TW200903514A - Level-converted and clock-gated latch and sequential logic circuit having the same - Google Patents

Description

200903514 九、發明說明： 據％咖§ 119主張於_年4月2曰 的優先權)==1=案第 本案以供參考。 木之揭路内容併入 【發明所屬之技術領域】 本發明是關於半導體積體電路， 閂鎖器(gated latch)。 叫心’批 【先前技術】 數位邏輯電路(DigitalI〇gic加沾)通常可表 ^(combma^onal circuit)^#^ t^(sequential circuit)： ==路基於邏輯間極(1啦㈣，且邏輯_的輸出直 加到電路的當錄人絲决定。組合電路執行 ^=i32i(BCK)IeaneXPreSSi〇n)所指定的操 也可u括邏輯閘極，但額外地採用諸如正 之儲存裝i。儲存裝置之輸出不僅取决於某些 當雨輪入的值，而且還取决於某些先前輪入的值。因此7 猶序邏輯電路的操作的特徵爲内部狀態以及其輸入時序。 所有數位系統均包括組合電路，且大多數數位系統還 包括諸如閂鎖器(】atch)之儲存裝置。採用正反器之儲存裝 ί Ϊ實例包括問鎖器、、暫存器(regisier)、計數器（co_er): 月夢態5己憶體陣列(siaijc mem〇ry array)等。由於正反器的操 =會影響數位系統的速度和功率，所以有效地設計猶序邏 輯电路以達成高速度且低功率的操作是非常重要的。 200903514

特定而言，已引入閘控時脈邏輯電路(d〇ck_gated ι〇 cnxuit)來减小正反器所消耗的功率。 S 圖1是顯示習知閘控邏輯電路的電路圖。 。參見圖1，在控制訊號EN*TE啓用時，閘控時脈邏 輯電路産生開控時脈訊號細㈣也成細哪⑴其與時 脈訊號CK同步，控時脈訊號GCK的振幅實質上與時脈 訊號的振幅相同。在新近提出的高速且低功率的系統 〇 中丄時脈訊號產生器（clock signal generator)配備有低電源 电壓，且正反器配備有高電源電壓。然而，在圖丨所示的 電路中，當閘控時脈訊號GCK的振幅實質上與時脈訊號 CK的振幅相同時，正反器的要徑中的延遲增加。因此广 使正反器的效能降級。此外，在施加高電源電壓的部件中 可能出現大的短路電流。 圖2是顯示具有低擺動電位(swing level)之閘控時脈 GCK被施加到配備有高電壓之反相器的電路圖。 假定閘控時脈訊號GCK在0[V]與1[V]之間擺動，且 。 電源電壓VDDH之電壓電位是2[V]。電源電壓VDDH連 接到包括於反相器10中的P型金屬氧化物半導體(p_type

metal oxide semiconductor，PM0S)電晶體 MP。假定 pMOS 電晶體MP和η型金屬氧化物半導體(n_type metal 〇xide semiconductor，NM〇S)電晶體MN的每個閾值電壓均爲 〇.5[V]。當閘控時脈訊號GCK是低電位時，即爲〇[v]時， 反相器10正常操作。當閘控時脈訊號GCK是高電位，即 爲1[V]時，NMOS電晶體MN的閘極-源極電壓對應於 8 200903514 二]炻且因此：M〇S電晶體開啓。當NM0S電晶體_ 之間極-源極電壓對應於1[v]時，PM〇s電晶體_ ^原極電㈣對應於明，且因此，電晶體MP亦 開啓。因此，大的短路電流流經自電源電壓vddh經 PMOS電晶體MP和NM〇s電晶體_ 流路徑。短路電流增加功耗。爲了防止此 -種方案，其中經由電位轉換器(】evd晴代刪之閑控 脈訊號GCK被施加到正反器。 ’ 正反=顯示了經由電位轉換器之閘控時脈訊號被施加到 茶㈣3,馳時脈訊號咖之電壓電位藉由電位轉 而增加，且經電位轉換之·時脈訊號被施加到正 =3。。然而，雖然可以防正短路電流，但由於電位轉換 裔20，總電路尺寸增加。 【發明内容】 局本發明之實施例實質上排除了由於習知技術的 局限1*生和缺陷所造成的一個或多個問題。 之實施例提供—種電位轉換及閘控時脈 ’而無需額外的電位轉換器。 鎖哭實施例提供一種包括電位轉換及閘控時脈閃 、負。。的循序邏輯電路。 括耻之實施例中’電位轉換及閑控時脈閃鎖器包 脈電位轉換單元和閃鎖電路(1編蜂 生生為配備有第-電源電壓並且回應於時脈訊號而産 200903514 二電源=⑽電位之脈衝訊號。電位賴單元配備有第 號而回=相時脈訊號、時脈訊號和致能訊 電時脈訊號並且提供具有第二 訊號之啓用間^;喊。基於致能訊號來控制閘控時脈 電壓种’第—電源電壓之電位可能低於第二電源 元和衝τ可包括第-反相器、延遲單 以提供反相時脈訊號。延遲單 虎進订反相 遲的時脈訊號。心=== :絲提⑽衝倾。纽實^ 〒田W“fL#u和反相且延遲的時脈訊號 L, ，用脈衝訊號。延遲單^可包括偶數““ 訊號的啓用間隔。早凡中之反相"的數量來控制脈衝 t 可包括物〇問極和 弟-反相A，NAND _純反相且 脈訊號，而第二反相器對NAND問極==寺 供脈衝訊號。 贝運订反相以扠 在實施例中，電位轉換單元可包括輪 锁PMOSU曰曰體和…聰電晶體且可在第二 10 200903514 料ριΓ 中間時脈訊號。第—PMOS電晶 體的閘極接到第二PMQS電晶體之沒極，第二 電晶體之閘極可耦接到第一 p M 〇 s電 PMOS雷s躺μ ^ 騷之/及極且弟一 二Γ;曰3 電晶體的源極可麵接到第二電 源電壓。下拉早元可在第一節 的憾日Μ〜^ 1接u —PMC)S電晶體 /一 —gp點_接到第二PM〇S電晶體的沒極。下 反相時脈訊號下拉第一節點並且基於脈衝訊 Ϊ :下拉第二節點。下拉單元可包括第1型全 m導體(刪帽晶體、第二购⑽電晶體和第 ，第一顧os電晶體之閑極接收反相時 =减，沒_接到第一 PMQS電晶體的汲極，而源 到接地电壓’第二NM0S電晶體之閘極接收致 f玲接到第二電晶體的汲極，且第三綱^虎電 曰曰體之閘極接收脈衝訊號，汲極_到第二NM0S電 的源極，而源極耦接到接地電壓。 as - Ο 在實施例中，下拉單元可包括第- nmos電晶體、第 -電晶體串和第二NM0S電晶體，第一 NM0S電 閘極接收反相時脈訊號，沒極_到第—PM0S電晶 没極，而源極麵接到接地電壓，第一電晶體串具有=鈒 如連接的NM0S電晶體和耦接到第二pM〇s電晶體之 極的第-端子，所述多個級聯連接的NM〇s電晶體的每 閘極接收致能職，且第二NMQS電㈣之閘極接收 訊號，汲_接到第-電晶體串的第二端子， 挺 到接地電壓。 祸钱 200903514 在貫把例中，閂鎖電路可 。 _和第三反相器，保持問^ j保持閃鎖益（rete_n 態且第三反相器對被維持稈定二φ中，時脈訊號之穩定 以提供閘㈣脈訊號。于反相 (_—)的第皮此交叉輕接 器可包括彼此交叉耦接&= α 保符閂鎖 (―r)。耦接的弟四反相器和三態緩衝器

^發明之實施例中’電位轉換及閘糾關鎖哭包 ===、中間時脈訊號產生器和問鎖電路。脈衝產 弟一電源電壓和第二電權並且回應於時脈 喊而產生脈衝訊號。時脈城具㈣_電壓電位且脈 ^^第,電壓電位。中間時脈訊號產生器配備有第二 梦而产生呈ΪΪ回應於反相時脈訊號、時脈訊號和致能訊 口二電塵綱中間時脈訊號。閃鎖電路配 電壓’謝間時脈訊號並且提供具有第二電 二脈訊號。基於致能訊號來控制閘控時脈訊 電壓种，第—電源電壓的電位可能低於第二電源 一在實施例中，脈衝産生器可包括第—反相器、延遲 :::訊號提供單元。第一反相器對時脈訊號進行反相 反^ 時脈訊號。祕單元輯反_脈訊號以提供 延遲的時脈訊號。脈衝訊號提供單元配備有第二電 /'、包1亚基於時脈訊號和反相且延遲的時脈訊號而提供脈 12 200903514 衝訊號。在此實施例中，在時脈訊號和反相且延遲的日士 訊號同時啓用時，可啓用脈衝訊號。脈衝訊號提供單= - 包# NAND閘極和第三反相器，NAND閑極接收反相 遲的時脈訊號和時脈訊號，而第二反相器對Nand閘極 輸出進行反相以提供脈衝訊號。 f實施例中，中間時脈訊號産生器可包括輸出單元、 下拉單元和上拉單元(pull_up unit)。輸出單元可包括第一 f 3 型金屬氧化物半導體(PM0S)電晶體和第二pM〇S電曰^ ^ ’且可在第二PMQS電晶體的汲極輸出中間時脈訊號。 苐-j>MOS電晶體之開極可輕接到第二pM〇s電晶體之汲 極’第二PMOS電晶體之閘極可爐到第一 pM〇s電晶體 之沒極，且第-和第二PM〇s電晶體之源極可轉接到第二 屯源電壓。下拉單元可在第—節點_接到第—pM〇s電晶 體的，極且在第二節點麵接到第二pM〇s電晶體的汲極曰: 下拉單元可基於反相時脈訊號下拉第一節點，並且基於脈 , 純號和致能訊號下拉第二節點。下拉單元可包括第一 n 型^屬氧化物半導體(NM〇S)電晶體、第二NM〇s電晶體 "f ^二NM0S電晶體，第一 NM〇s電晶體之閘極接收反 .目時脈訊號’沒極触到第—mos電晶體的汲極，而源 =接到接地電壓，第二NM0S電晶體之閘極接收致能訊 ^及極耗接到第二PM0S電晶體的没極，且第三nm〇s :晶體之間極接收脈衝訊號，汲極輕接到第二nm〇s電晶 體的源極，而源極輕接到接地電壓。上拉單元可減於第 電源電壓與第二節點之間。上拉單元可回應於反相時脈 13 200903514 訊號而上拉第二筋赴 ,j. „ _ 俨，1門梳拉^ 拉早兀可包括第四NMOS +日 體/、閘極接收反相時脈訊號，沒極 0S “ 而源極耦接到第二節點。 彳弟一电源電壓， 在本發明之實施例中，循序邏勺 間控時脈關器和至少 路匕括電位轉換及 咖配備有第-電;換及閉控時脈 有第一電壓電位之時脈赠而亚且回應於具 控時脈訊號。在此實施例中。，第：：電^電塵電位之間 壓具有彼此不同的電璧電位且其^源錢和第二電源電 脈訊號之啓㈣訊號來控制閑控時 壓，接收輸mJ、’ ^ 反器配财第二電源電 唬和反相輸出訊號。 Ώ扠仏翰出矾

U 鎖哭:H ί據本發明之實施例的電位轉換及閉控時脈阿 成源電堡與接地糕之間擺動的時脈訊號轉換 =電壓熱地電壓之職_閘糾脈 L Λ知方式】 中顯附圖更全面地描述本發明之實施例，在附圖 、本毛明之貫施例。然而本發明能夠以許多不同形 二二應被理解爲侷限於本案所述的實施例。而是， : ^%例僅是為了使本揭露内容更透徹且完整並且 個太熟知此項技術者全面地傳達本發明之範鳴。在整 们本申h案中，相同的附圖標記表示相同的元件。 脈：據本發明之實施例的電位轉換編 14 Ο

200903514 産生ί =、4雷電位轉換及閑控時脈問鎖器100包括脈衝 電位轉換單元140和閂鎖電路170。 脈衝產生器11〇包括第一反相哭 - 供單元，延遲單包 =二V24。延遲單元120可包括偶數個級聯•接 =反相益。脈衝訊號提供單元130包括Ν 第二反相器134。 2#σ 咕π第反相°。112接收日守脈訊號CK並提供反相時脈訊 k ΚΒ。延遲單S 120接收反相時脈訊號CKB並且提供 反相且延遲㈣脈訊號CKBD。脈衝訊號提供單元13〇接 收時脈訊？虎ck和反相且延遲的時脈訊號CKBD並且提供 脈衝訊號p和反相脈衝喊PB。第二反相器134對反相 脈衝戒5虎PB進行反相以提供脈衝訊號p。當反相且延遲 的時脈訊號CKBD和時脈訊號CK同時啓用時，啓用脈衝 ，號。因此，可基於包括於延遲單元12〇中之反相器的數 里末控制脈衝號p之啓用間隔（activati〇n interval)。 圖5是繪示根據本發明之實施例的圖4的電位轉換及 閘控時脈閂鎖器中的延遲單元丨2〇的電路圖。 參見圖5’延遲單元12〇可包括四個反相器^1^23、 125和127。脈衝訊號p之啓用間隔可根據包括於延遲單 元120中之反相器的數目而增加。 再次參見圖4，第一電源電壓VDDa被施加到脈衝産 生器110。因此，時脈訊號CK和脈衝訊號P可在第一電 源電壓VDDA與接地電壓之間擺動。當第一電源電壓 15 200903514 VDfA對應於1 [v]左右時，時脈訊號CK和脈衝 可在ι[ν]與0[v]之間擺動。 峋-錢p 並且一電源電一 之電位的脈衝：産具有弟一電源電壓一 電位轉換單元14〇包括輸出單元ι5〇和 一 副。輸出單幻40分別包括第一 p型金屬氧化 = ffM〇S)電晶體152和第二PMOS電晶體154。第—編ς Ϊ晶體152的開極輕接到第二PMOS電晶體！54的 第二PM0S電晶體154的閘極耦接到第一 電曰二 1糊^且第—和第二PM0S電晶體叫二: 極耗接到第二電源電壓VDDB。下拉單幻6q包括一’、 半導體(NM0S)電晶體162、第二nm〇s ‘

曰曰體⑹和弟三NM0S電晶體i 66。第一 NM ⑹的閑極接收反相時脈訊號CKB，沒極在第一節^^ t. j =到！：PM0S電晶體152的汲極，且源極耦接到接地 且U::os電晶體164的閘極接收致能訊號en， 一弟一即點N2祕到第二PM0S電晶體154的汲 說垃=:NM〇s电晶體166的閘極接收脈衝訊號p，沒極 ΞΓ 電晶體164的源極，且源極墟到接地 二背11CKI在第二節點N2提供且中間時脈 ϋ 3 €源_ vddb的電位。也就是，電位 =應韻相時脈訊號CKB、脈衝訊號p和致 …遣E㈣提供具有第二電源電壓VDDB之電 200903514

、CKI:即’電位轉換單元140轉換時脈訊號CK 芦vnnR源電壓VDDA的電位並且提供具有第二電源電 ㈣之電位的中間時脈訊號CKI。當第二電源電壓 盥_、〜於2 [V]左右時，中間時脈訊號CKI可在2 [V] 與〇[V]之間擺動。 Ο 閃鎖電路17G包括保朗鎖器⑽和第三反相哭 ^持⑽器18Q包括相互_的第四反相器182和第 j 谢。第四反相器182具有雛到第三節點N3 ίΤ：子。第五反相器184具_㈣第四反相器182 子:保子和·接到第三節點Ν3的輸出端 …卜1鎖 0穩定地維持中間時脈訊號CKI的狀 t相器172、具有耦接到第三節點Ν3的輪入端子。 、隹/目，對狀,％被穩定地維持的中間時脈訊號CKI k订反相以提供閘控時脈訊號GCK。 二電亦配備有提供到電位轉換單元刚的第 ^ 。因此，閘控時脈訊號GCK在第二電 與接地電壓之間擺動。保持問鎖器二由 反相β 182和184以外的其它裝置實現。 電路^是緣示根據本發明之實施例的保朗鎖器⑽的 巧圖7’保持閃鎖器18〇可包括反相器 緩衝态185。反相器in沾私u山7 L , Λ J 端子耦接到第三節謂。 衝=182的輸人端子麵到反相· 182的輸出端 子亚且輸出端子輕接到第三節點m。三態緩衝器⑻ 17 200903514 具有兩個控制端子，复 衝訊號p和反相脈衝;^β自脈衝產生器110所提供的脈

ck相同的脈訊號GCK具有與時脈訊號 閑控時脈訊號GCK。電支能峨碰來决定是否啓用 有第一電壓餘(例如，^閘控咖⑴顧⑽將具 CK之電位轉換爲電壓V舰)之時脈訊號 VDDB)以提供具有第位(例如’第：電源電壓 二電壓電位大於第一 ^電位的閘控時脈訊號GCK。第 - 、C：电土电位。閘控時脈訊號GCK可提 供到正反态，正反器在軔古 ^ 個致能訊號可施加高效能°多 14〇。 久雜數位糸統中的電位轉換單元 致^%至圖6C疋會不根據本發明之實施例的接收多個 致月匕訊唬之下拉單元16〇的電路圖。 漏ηΐί圖6A’第—電日日日體串1611可替換圖4之第二 電晶體164°第—電晶體串1611包括三個級聯連接 的NMOS電晶體1631、1651和。致能訊號腿、膽、 EN3中之每一者分別被施加到nm〇s電晶體、觀 和1671之每個閘極。圖6A之電路組態可執行邏輯 功能。 參見圖6B，第二電晶體串1612可替換圖4之第二 NMOS电曰曰體164。第二電晶體串1612包括三個並聯耦接 的NMOS電晶體1632、1652和1672。致能訊號EN1、EN2 和EN3中之每一者分別被施加到NM〇s電晶體丨632、丨652 18 200903514 和1672中之每個閘極。圖6B之電路組態可執行〇R邏 功能。 6C’第三電晶體串Mu可替換圖4之第二 體164。第三電晶體串1613包括三個nmos 參見圖

NMOS 電 電晶體U 电日日脰1633、1653和ι673。NM0S電晶體1633和1653 級聯輛接。NM0S電晶體1673並聯耦接到NMOS電晶體 1633和1653。致能訊號Ε>Π、EN2和£N3中之每一者分 〇 別被施加aNM〇S電晶體1633、1653和1673中之每個閘 圖8是繪示圖4之電位轉換及閘控時脈閂鎖器1〇〇 時序圖。 7 =見3 4和@ 8，將描述圖4之電位轉換及閘控時脈 問鎖器I00的操作。間隔d表示包括於電位轉換及閘控時 脈閂鎖态100中的各反相器的時間延遲。 、

在圖8中假疋日τ脈§fl號在時間Ή致能，在時間丁2 禁能，並且在瞎FS1 U

19 200903514 時間τι ^:占N1在^間丁1之前是低電位。因此，在 寸间u之刖，第二PMOS番R 隹 是第^電源電壓VDDB的高:。154開啓且第二節點N2 §反相時脈訊號Ckb麵4友

電晶體162 _。此時如轉換到低電位時，第一 _OS

電晶體L 由，能訊號碰開啓第二NM0S 且第-節點二衝開啓第三NM〇S電晶體166 心二ΓΛ高電位轉換到低電位。當第二節點μ 第一節ϊέΝ1、^低電位時，第—PM0S電晶體Ρ1開啓且 弟即點N1自低電位轉換到高電位。 訊號===__，_ 带你±，遲了 T間延遲4之後自低電位轉換到高 日H氏訊號CK、反相時脈訊號ckb、反相且延遲的 t D、脈衝訊號P、致能訊號EN、第-節點 口乐—即點N2之邏輯狀態維持在其各自別狀態直至時 间]_2 〇 在第二節點N2提供的中間時脈訊號㈤在第二電源 =VDDB與接地糕之間鶴，此，_時脈訊號 gck亦在第二電源_ VDDB與接地電壓之間擺動。 時脈訊號CK在時間T2 #禁能，且反相時脈訊號⑽ ，延遲了延遲時間d之後被魏。反相且延遲的時脈訊號 CKBD相對於反相時脈訊號CKB被延遲了兩個延遲時間 2d三當反相時脈訊號CKB自低電位轉換到高電位時，第 一節點N1自高電位轉換到低電位。當第一節點Νί自高電 位轉換到低電位時，第二PMOS電晶體154開啓且第二節 20 200903514 點N2自低電位轉換到高電位。因此，閘控時脈訊號GCK 自尚電位轉換到低電位。時脈訊號CK、反相時脈訊號 CKB、反相且延遲的時脈訊號CKBD、脈衝訊號p、致能 讯號EN '第一節點N1以及第二節點N2的邏輯狀態維持 在其各自狀態直至時間T3。 由於致忐§fL號EN之邏輯狀態並不在時間轉換，第 節點N1與第一節點N2之邏輯狀態並不轉換。因此，閘 控時脈訊號GCK之邏輯狀態並不轉換。也就是，閘控時 脈訊號GCK之啓用間隔可藉由致能訊號EN控制。換言 之，在時間T3，時脈訊號〇^切換，然而，閘控時脈訊號 GCK並不切換。因此，可以减小藉由切換所造成的不必要 的功耗。此外，閘控時脈訊號GCK在第二電源電壓vddb -、接地琶壓之間擺動，且因此根據本發明之實施例，可在 無需額外電位轉換器的情况下提供電位轉換功能。 圖9是緣示根據本發明之實施例之電位轉換及閑控時 脈閂鎖器的電路圖。 參見圖9，電位轉換及閑控時脈問鎖器2〇〇包括脈衝 產生器210、中間時脈産生器24〇和閂鎖電路28〇。 脈衝産生态210包括第一反相器212、延遲單元 ^脈衝訊號提供單it 230。延遲單元22G包括兩個級_ =反相器222和224。延遲單元22〇可包括偶數個級聯 _的反㈣、。提鮮元23q包括N細間極 232和第二反相器234。第一電_ vdda被提供到圖 4 «提供單元源電壓vdm被提 21 200903514

Si 1之脈衝訊號提供單元23G。第—電源電壓VDDA 之：汽：位可大於圖9之實施例中的第二電源電壓VDDB 疋电Μ電位。 Γ 反相222接收時脈訊號CK並提供反相時脈訊 =。延遲單7〇 220接收反相時脈訊號CKB並提供反 =延遲的時脈訊號CKBD。脈衝訊號提供單元23〇接收 ck和反相且延遲的時脈訊號CKBD並提供脈衝 訊^咬相脈衝訊號PB。第二反相器细對反相脈衝 脱^π 相以提供脈衝訊號p。當反相且延遲的時 二,和時觀號CK被同時啓用時，啓用脈衝訊

Hr ’可基於包括於延遲單元220 _之反相器的數 =來控制脈衝訊號P之啓用間隔。脈衝產生器21〇接收 原ΐ壓與接地電壓之間擺動的時脈訊號《 衝竹Ϊ弟一電源電壓VDDB與接地電壓之間擺動的脈 ^就P。在圖4中’電位轉換單元14〇執行電位轉換摔 ^而在圖9中，脈衝訊號産生單元23〇執行電位轉換操 中間時脈訊號産生器240包括輸出單元25〇、下拉„„ 元260和上拉單元270。輸出單元24〇包括第一腿 晶體252和第二PMOS電晶體254。第一 PM〇s電晶體攻 的閘極耦接到第二PMOS電晶體254的汲極，第二pM 電晶體254的閘極麵接到第一 PM〇s電晶體拉的沒極， ^ -和第二PM0S電晶體252和254的源軸接 笔源電壓卿B。下拉單元分別包括第—nm〇s二 22 200903514 第-爾NM〇S I晶體264和第三NM〇S電晶體266。 、、請产-^電晶體262之問極接收反相時脈訊號CKB , :。弟—即點N1 ·接到第- PMOS電晶體252的沒 原極編妾到接地電塵。第二NM〇S電晶體264之閉 PMOsi曰能<^號™，沒極在第二節點N2 _接到第二 祕ar Ϊ 54的没極。第三NM〇S電晶體266的閘極 Ϊ ::喊P ’汲極耦接到第二NM〇S電晶體264的源 :二接到接地電壓。中間時脈訊號⑶存在於第 -:點N2对間時脈職⑽具有第二電源電壓ν〇Μ ^拉單元270包括第四NM〇S電晶體272。第四 祕/晶體272之沒極麵接到第二電源電壓VDDB，閘 寺脈訊號CKB，而源極输到第二節點N2。 脈訊號CKB被致能時，上拉單元別上拉第二 即點到弟二電源電壓VDDB之電位。 282 Μ""包括保持_器290和第三反相器 。呆Μ鎖器29G包括相互_的f四反相器2 = = 294:四反相器292具麵接到第三節點N3 反相器、294具有輕接到第四反相器292 =輸=子的輸入端子和耗接到第三節點N3之輸出端 …:、持問鎖益290穩定地維持中間時脈訊號㈤之狀 Ϊ ^反相盗282具有純到第三節點N3之輸人端子。 弟-反相《282 態被穩定地轉的巾_脈喊進 =;=脈訊號GCK，電路亦配· 200903514 圖10疋圖9之電位轉換及閘控時脈⑽器的訊號 的時序圖。 在時間T卜T2和T3，圖1〇之時脈訊號CK、反相時 脈訊號⑽、反相且延遲的時脈訊號CKBD、脈衝訊號p、 U號EN、第雖點N1以及第二節點的邏輯狀能 以於圖8所示之時脈訊號CK、反_夺脈訊號

C 二且延遲的時脈訊?虎CKBD、脈衝訊號P、致能 UN、第一即^Nl以及第二節點n 且由於R 9 Γ料[ 與接地電壓之間擺動 ，圖9中的弟四NM〇s電晶體π之 2 N2在時間T2迅逮地轉換到高電位。也 = 包括於上拉單元270中之第四_〇 = 控時脈訊號GCK之作用_卿,電曰曰體272末控制開 方塊是繪示根據本糾之實施狀循序邏輯電路的 參見圖11’循序邏轾雷较 脈問鎖器310和至少—個正反器^括電位轉換及閑控時 電位時脈閃鎖器310配備有具有不同電题 电位之乐一電源電壓VD J电！ 轉換及閘控時㈣翻3 二、源電廢VDDB。電位 控時脈訊號GCK。時脈哪日;脈訊號CK而產生間 vdda與接地電壓之二士κ擺動於第一電源電壓 電源電壓V二:電脈擺動於第二 電屋VDDA之電壓 】乃圖11中’第-電源 人於弟一電源電壓VDDB之電 24 200903514 壓電位 GCK同步地提供輸時脈訊號 :::二=:脈_二== 如上文所述，根據本發明竇 =問鎖器和包括電位轉換及閑控時脈附貞^^:

成在壓與接地_之間擺動之時脈訊號ί換 ^在4源電壓與接地電叙間縣之 7 能。 此猎岐供向電源電壓而達成高效 例和其優點，但 可以對本發明做 雖然已經詳細地描述了本發明之實施 應瞭解在不偏離本發明之範疇的情况下， 出各種變化、替代和更改。 【圖式簡單說明】 將會更詳細地瞭解本 透過結合附圖考慮之後續描述 發明之實施例。 、 圖1是繪示習知閘控時脈邏輯電路之電路圖。 是緣示具有低擺動電位之閘控時脈訊號被施加到 有鬲電壓之反相器的電路圖。 圖3⑸經由f位職蕃之難時脈訊雜施加到正 圖4是緣示根據本發明之實施例之電位轉換及閉控時 200903514 脈閂鎖器的電路圖。 圖5是繪示根據本發明之每 問控時脈閃鎖器中的延遲單元^路_ 4之電位轉換及 的電:^圖一根據本:明之實施例的下拉單元 圖。圖7⑽示根據本料之實施_保持_器的電路 Γ_ 的時序圖疋、θ不圖4之電位轉換及閘控時脈閃鎖器之訊號 圖9是根據本發明的實施例 鎖器的電路圖。 冤轉換及閘控時脈閂 圖10是繪示圖9之電位轉拖 的時序圖。 ~換及’時脈p-ι鎖器之訊號 圖11是繪示根據本發明每 方塊示意圖。 貝t例之循序邏輯電路的 【主要元件符號說明】 ’·反相器 20 :電位轉換器 30 :正反器 電位轉換及閘控時脈 no.脈衝產生哭 ，二 112 :第一反相器 !20 :延遲單元 :反相器 200903514 122 :反相器 123 :反相器 124 :反相器 ' 125 :反相器 127:反相器 130 :脈衝訊號提供單元 132 : NAND 閘極 ^ 134:第二反相器 ' 140:電位轉換單元 150 :輸出單元 152 :第一 PMOS電晶體 154 :第二PMOS電晶體 160 :下拉單元 162 :第一 NMOS電晶體 164 :第二NMOS電晶體 166 :第三NMOS電晶體 170 :閂鎖電路 172 :第三反相器 180 :保持閂鎖器 ' 182 :第四反相器 183 :反相器 184 :第五反相器 185 :三態缓衝器 200:電位轉換及閘控時脈閂鎖器 27 200903514 210 ： 212 ： 220 ： ' 222 ： ' 224 ： 230 ： 232 ： 234 ： 240 ： 250 ： 252 ： 254 ： 260 ： 262 ： 264 ： 266 ： J 270 ： 272 ： 280 ： ' 282 ： 290 ： 292 ： 294 ： 300 ： 脈衝產生器 第一反相器 延遲單元 反相器 反相器 脈衝訊號提供單元 NAND閘極 第二反相器 中間時脈産生器 輸出單元 第一 PMOS電晶體 第二PMOS電晶體 下拉單元 第一 NMOS電晶體 第二NMOS電晶體 第三NMOS電晶體 上拉單元 第四NMOS電晶體 閂鎖電路 第三反相器 保持閂鎖器 第四反相器 第五反相器 循序邏輯電路 28 200903514 ^ 1 ; 一丄 310:電位轉換及閘控時脈問鎖器 350 :正反器 1611 :第一電晶體串 ' 1612 :第二電晶體串 ' 1613 :第三電晶體串 1631 : NMOS電晶體 1632 ·· NMOS 電晶體 ^ 1633: NMOS 電晶體 1651 : NMOS電晶體 1652 : NMOS電晶體 1653 : NMOS電晶體 1671 : NMOS電晶體 1672 : NMOS電晶體 1673 : NMOS電晶體 CK :時脈訊號 CKB :反相時脈訊號 CKI :中間時脈訊號 CKBD :反相且延遲的時脈訊號 D :輸入訊號 d :間隔 EN :控制訊號 EN1 :致能訊號 EN2 :致能訊號 EN3 :致能訊號 29 200903514 GCK :閘控時脈訊號 MN : NMOS電晶體 MP : PMOS電晶體 N1 ··第一節點 N2 :第二節點 N3 :第三節點 P:脈衝訊號 PB :反相脈衝訊號 Q:輸出訊號 QB :反相輸出訊號 T1 :時間 T2 :時間 T3 :時間 TE :控制訊號 VDDA :第一電源電壓 VDDB :第二電源電壓 VDDH :電源電壓 30

Claims (1)

1. 200903514 十、申請專利範圍： 1.一種電位轉換及閘控時脈閂鎖器，包 脈衝產生器，配備有第—電源電壓，i回廉於向並饋 蚊產生具有第::電壓電位之脈衝_; 二：早兀’配備有第二電源電壓’且回應於向其 貝脈訊號、所述時脈訊號和致能訊號而産生具 有弟一電壓电位之中間時脈訊號；以及 Γ 時if 路L配備有所述第二電源_，閂鎖所述中間 二有所述第二電璧電位之_時脈訊 關隔 致能訊號來控制所述_時脈訊號之啓 脈門專概㈣1項料之電位賴及間控時 源錢之電位。 電昼之電位低於所述第二電 3.根據申請專利範圍第彳s 脈f-1鎖器，其中所述脈衝產生器包二：’、位轉換及閉控時 相時相器，對所述時脈訊號進行反相以提供所述反 的時==騎物目卿號嫩反相且延遲 且延遲的時脈訊號被同時啓用；二： 31 200903514 > ~ j— 4. 根據申請專利範圍第3項所述之電位轉換及閘控時 脈閂鎖器，其中所述延遲單元包括偶數個級聯輕接之反相 器。 5. 根據申請專利範圍第4項所述之電位轉換及閘控時 " 脈閂鎖器，其中基於包括於所述延遲單元中之反相器的數 量來控制所述脈衝訊號之啓用間隔。 6. 根據申請專利範圍第4項所述之電位轉換及閘控時 P 脈閂鎖器，其中所述脈衝訊號提供單元包括： 工 % NAND閘極，接收所述反相且延遲的時脈訊號和所述 時脈訊號；以及 第二反相器，對所述NAND閘極之輪出進行反相以提 供所述脈衝訊號。 7. 根據申請專利範圍第1項所述之電位轉換及閘控時 脈閂鎖器，其中所述電位轉換單元包括： 輸出單元，包括第一 PMOS電晶體和第二pM〇s電晶 體，並且在所述苐一 PMOS電晶體之汲極輸出所述中間時 U 脈訊5虎，所述第一 PMOS電晶體之閘極輕接到所述第二 PMOS電晶體之所述汲極，所述第二pM〇s電晶體之閘極 躺接到所述弟一 PMOS電晶體之沒極，且所述第一 pMOS • 電晶體之源極和所述第二PMOS電晶體之源極耦接到所述 第二電源電壓；以及 下拉早元，在弟郎點麵接到所述第>一 PMOS電晶體 之所述汲極且在第二節點耦接到所述第二p M 〇 S電晶體之 所述汲極，所述下拉單元基於所述反相時脈訊號下拉所述 32 200903514 U j處的電壓且基於所述脈衝訊號和所述致能訊號下 拉所述4二節點處的電壓。 根據U利範圍第7項所述之電位轉換及閉控時 脈閂鎖器，其中所述下拉單元包括： 、第NM0S电日日體’其閘極接收所述反相時脈訊號， 及極輕接到料第—PMQS電晶體之所粒極，且源極輕 接到接地電壓； 第一 NMOS電晶體，其閘極接收所述致能訊號，汲極 補^所述第二PM〇S電晶體之所述汲極；以及 第一 NMOS電曰曰體，其閑極接收所述脈衝訊號，沒極 絲到所述第二NMOS電㈣之所述源極，且源極減到 戶斤诚接地雪懕。 9.根據中請專利範圍第7項所述之電位轉換及間控時 脈閂鎖器，其中所述下拉單元包括： 第一 NMOS電晶體，其閘極接收所述反相時， 沒極減到所述第-PMQS電―之所歧極，且源 接到接地電壓； 第-電晶體串，具有多個級聯連接的NM〇s電晶體和 耦接到所述第二PM0S電晶體的所述汲極之第一端子， 述多個級聯連接的NMOS電晶體之每個閘極#_述致 能訊號；以及 第二NMOS電晶體，其閘極接收所述脈_& 麵接到所述第-電晶體串㈣二端子，且祕_到 接地電壓。 33 200903514 iU.根據申請專利笳廟 時朗鎖器，其中所述^電；；=述之電位轉換及間控 以及…1鎖’穩疋地維持所述中間時脈訊號之狀態； 脈訊號進行反相以,悲'被穩定地維持之所述中間時 η ^ ^所述閘控時脈訊號。 時脈】G項所述之電位轉換及間控 相器和第五反相器。 '、字⑽器包括彼此麵接的第四反 時脈=圍第10項所述之電位轉換及閉控 相器與三態緩衝器 鎖器包括彼_接的第四反 13'種電位轉換及閘控時脈閂鎖器，包括·· 且回應於:ΐ;送:壓和第二電源電壓， 鮮且古〜、、、守脈訊號而產生脈衝訊號，所述時脈 位;〜有弟—f壓電位且所述脈衝訊號具有第二電壓電 中間時脈訊號纽器，配備有所述第二電源電壓，且 ==向其舰的反相時脈減、所述時脈訊號和致能訊 ^産生具有所述第二電壓電位之中間時脈訊號；以及 士閂鎖電路，配備有所述第二電源電壓，閂鎖所述中間 ^脈訊號，且提供具有所述第二電壓電位之閘控時脈訊 ^，其中基於所述致能訊號來控制所述鬧控時脈訊號之啓 用間隔。 34 200903514 時脈圍第13項所述之電位轉換及開控 嚷一 二τ所述脈衝產生器包括： 相時㈣i相11 ’對所料脈訊錢行反相以提供所述反 的時以;遲所述反相時脈訊號以提供反相且延遲 所述::=r元，配備有所述第二電帽且基於 衝管二：二:歧相且延遲的時脈訊號來提供所述脈 :二號和所述反相且延遲的時脈訊號被 门日可啓用日寸，所述脈衝訊號被啓用。 士 15.根據申請專利範圍帛Μ項所述之電位轉換及問控 %•脈閂鎖器，其中所述脈衝訊號提供單元包括： NAND閘極，接收所述反相且延遲的時脈訊號和所述 時脈訊號；以及 第二反相器，對所述NAND閘極之輸出進行反相以提 供所述脈衝訊號。 16.根據申請專利範圍第13項所述之電位轉換及閘控 時脈閂鎖器，其中所述中間時脈訊號產生器包括： 輸出單元，包括第一 PMOS電晶體和第二PM〇s電晶 體並且在所述第二PMOS電晶體之；:及極輸出所述中間時脈 訊號，所述第一 PMOS電晶體之閘極耦接到所述第二 PMOS電晶體之所述汲極，所述第二PMOS電晶體之閑極 李馬接到所述第一 PMOS電晶體之没極，且所述第一 pM〇s 電晶體之源極和所述第二PMOS電晶體之源極輕接到所述 35 200903514 第二電源電壓；以及 下拉單几，在第一節點♦馬接到所述第一削⑽電晶體 之所述及極且在第二節·_接到所述第二刚⑽電晶體之 所述汲極，所述下拉單絲於所述反相__下拉所述 弟-即點處的電壓且基於所述_城和騎致能訊號下 拉所述第二節點處的電壓；以及 上拉早兀’輕接於所述第二電源電壓與所述第二節點 之間，所述上拉單元回應於所述反相時脈訊號上拉所述第 二節點處的所述電壓。 17. 根據中請專利範圍第16項所述之電位轉換及間控 時脈閂鎖器，其中所述下拉單元包括： 第%晶體，其閘極接收所述反相時脈訊號， 没極耗接到所述第- PM0S電晶體的所述没極，且源極輕 接到接地電壓； 第二NMOS電晶體，其閉極接收所述致能 耦接到所述第二PMOS電晶體的所述汲極；以及 第二NMOS電晶體，其閘極接收所述脈衝訊號，汲極 耦接到所述第二NMOS電晶體之所述源極，且源極耦接到 所述接地電壓；以及 其中所述上拉單元包括第四NM0S電晶體，其閘極接 收所述反相時脈訊號，汲極輕接到所述第二電源電壓，且 源極耦接到所述第二節點。 18. 根據申請專利範圍第15項所述之電位轉換及閘控 時脈閂鎖器，其中所述閂鎖電路包括： 200903514 保持閂鎖器，包括第三反相器和第四反相器，穩定地 維持所述中間時脈訊號之狀態，所述第三反相器和第四反 相益彼此交叉輕接到所述第二節點；以及 第三反相器，對所述狀態被穩定地維持之所述中間時 脈訊號進行反相以提供所述閘控時脈訊號。 19.一種循序邏輯電路，包括：

   —電位轉換及閘控時脈閂鎖器，配備有第一電源電壓和 =二電源^壓’且回應於具有第—電壓電位之時脈訊號而 提供，有第二電壓電位之閘控時脈訊號，所述第—電源電 壓和第二電源電壓具有彼此不同的電壓電位，且基於致能 訊號來控細相控時脈訊號之啓關隔；以及 至少-個正反器，配備有所述第二電源電遷，接收輸 ^訊號並且與所相㈣脈赠同步地提 和反 相輸出訊號。 20.根據申請專利範圍第19項所述之循序邏輯電路， /、中所述電位轉換及閘控時脈閂鎖器包括： 脈^產生配備有所述第—電源電壓且回應於所述 喊而産生具有第一電壓電位之脈衝訊號. 相時換電路1配備有所述第二電源電^且回應於反 -二；Γ戶斤述日寸脈訊號和所述致能訊號而産生具有第 ―電㈣位之中間時脈訊號；以及 號。 供具有所述弟二電壓電位之閘控時脈訊 37