TW200832565A - Trench FET with improved body to gate alignment - Google Patents

Description

200832565 九、發明說明： t 明所屬領 發明相案件 本發明為於2004年12月29日申請之美國專利申請案第 5 11/026,2765號之部份連續案，其中該申請案主張於2〇〇3年 12月30曰臨時申請案第60/5343,790號之權利，該二案全文 併入本案參考。 發明領域 本發明有關於半導體功率元件技術，且詳言之，有關 10 具有改良式本體對閘極之對準的溝槽閘極場效電晶體。 【先前3 發明背景 在傳統溝槽閘極場效電晶體(FETs)，本體區域對閘極 電極底部之對準影響電晶體通道長度，以及因此影響導通 15電阻Rds—}與閘極-沒極電荷QED。假如本體區域延伸太深， Rdsm上升則QED下降。假如本體區域太淺，qed上升則R〇s㈣ 下降。不幸地，歸因於數個因素，包括磊晶層及形成於磊 晶層的本體區域二者中的摻雜濃度、本體趨入製程及溝槽 凹槽的變數，此對準受制於大幅度的變數。在更複雜結構 2〇中，如遮蔽閘極FET，額外因素可造成更大的變異，如遮蔽 電極凹槽及内電極介電質（亦即，介電層隔絕遮蔽及閘極電 極)厚度。此高度變異成為產品規格表中較高最大評比的形 式及限制產品的可市場性。 因此，需求一可提供在溝槽1^丁§中本體區域對閘極電 5 200832565 極底部之對準具較嚴密控制的技術。 【發明内容】 發明概要 依據本發明之一實施例，如後序形成一場效電晶體。 5 在一第一導電型半導體區域中形成溝槽。每一溝槽以一或 多種材料部份填入。進行一雙通角度植入以將第二導電型 摻質穿過半導體區域上表面及未被該一或多種材料覆蓋的 溝槽上側壁植入進半導體區域。進行一高溫製程以驅使植 入之摻質更深入該平台區域，而形成介於鄰近溝槽的第二 10 導電型之本體區域。接著，在每一本體區域形成第一導電 型之源極區域。 在一實施例中，本體區域比介於鄰近溝槽間之平台區 域的中央部更深入接近溝槽。 在另一實施例中，該些溝槽部份地以一介電質材料填 15 入，且接著該介電質材料在每一溝槽中凹陷至第一深度。 '在另一實施例中，在雙通角度植入後，該介電質材料 進一步凹陷，其中該介電質材料的剩餘部份在每一溝槽底 部形成一厚底部介電質。 在另一實施例中，該高溫製程為形成一襯層於每一溝 20 槽側壁之閘極介電層的製程。 在另一實施例中，形成一襯層於每一溝槽側壁之閘極 介電層，且該高溫製程包括一本體趨入製程。 在另一實施例中，形成一概層於每一溝槽側壁之閘極 介電層。接著，在每一溝槽形成一閘極電極。在該本體區 6 200832565 成4 一導電型的源極區域。第卞 於該本體區域，因此該 第一h型重井區域形成 濃度。 井^域具有較本體區域高的接雜 在另一實施匈中，溝 5溝槽底部以遮蔽t極填a9如下述方式部份地填滿。每— 離。每—溝槽的樹餘部份以=遮蔽電極與半導體區域隔 的介電質材料接著凹紅電質材料填入。每—溝槽内 在另-實施例中，在雔弟冰度。 10 15 20 —步凹陷，其令在每 通角度植入後，介電質材科進 蔽電極上形成内·電極介電:内介電質材料的剩餘部份的遮 在另一實施例中，形9 蔽介電層，其中在每—、、冓一襯層於每—溝槽下側壁之遮 隔離遮蔽電極。形成中^遮蔽介電層由半導體區域 層。閘極介電層較遮蔽介;溝槽上側壁之閘極介電 -閘極電極’其中每 :°在母-溝槽上半部形成 離。在鄰近於溝槽之^ ^極與位於其下的遮蔽 電極隔 域。在本體區域形成第二、曾品+或^成第一導電型之源極區 區域具有較本體區域高重井區域’其中該重井 在另-實施例中，溝槽如讀。 -襯層於每-溝槽侧 下述方式部份地填滿。形成 入-導電材料。接著Γ在=的遮蔽介電層。每—溝槽填 —第一深度。 溝槽内的該導電材料凹陷至 在另一實施例中， 步凹陷進每-溝槽，s 〃纟植人後’導電材料進- 母1電材料的剩餘部份在每一 200832565 溝槽形成遮蔽電極。 在另一實施例中，在 陷導電材料覆蓋的遮蔽介電=植入之w，薄化未被凹 在另—實施例中，飛 極介電層，射_介電1祕每—溝槽上侧壁之間 上半部形成-間極電極，』：遮敝介電層薄。在每-溝槽 遮蔽電極隔離。在切「母一間極電極與位於其下的 源極區域。在本體巴^域鄰近於溝槽處形成第一導電型 料體e域形成苐 區域具有較本邮域“摻 重扣域。該重井 10 佳瞭解 導電型重井區域 雜;農度。 4文4細㈣及附圖提供對本發明之本 質及優點一最 圖式簡單說明 第1A-1F圖圖示依據本發明之一實施例之形成一具有 15 改良式本體對閘極之對準的溝槽閘極fet製程在不同階段 之簡化側面圖； 第2A 2F圖圖不依據本發明之一實施例之形成一具有 改良式本體對閘極之對準之遮蔽閘極FET的製程在不同階 段之簡化側面圖；及 第3A 3E圖圖不依據本發明之另一實施例之形成一具 2〇有改良式本體對閘極之對準之遮蔽間極ρΕτ的另 一製程在 不同階段之簡化侧面圖。 t JjMT ^ 較佳實施例之詳細說明 依據本發明之實施例，形成在介於本體區域及閘極電 200832565 極底部間具有實質上改良式對準的溝槽場效元件。在-實 施例中，一種形成實質上最小化本體區域深度變異的溝槽 FET本體區域的方法如下所述L伸至一第一導電型半導體 區域之溝槽以一或多種材料部份地填入。接著進行一雙通 5角度植入以將第二導電变換質穿過半導體區域上表面及未 被該一或多種材料覆蓋的溝槽上側壁植入進半導體區域。 接著進行一高溫製程（其可為一形成閘極介電質的製程、或 快速熱退火、或本體趨入）以驅使植入之掺質更深入該半導 體區域，因而形成介於鄰近溝槽間的本體區域。 10 因為本體摻質植入進溝槽上側壁（除了半導體區域的 頂部表面外），一實質量之植入摻質進入半導體區域於一比 傳統方法深的位置，其中所有本體摻質通過半導體區域之 頂表面進入半導體區域。因此，此植入之摻質的驅使不需 如同傳統方法般的多。此顯著地降低最小化本體區域深度 15 變異之本體趨入的需求。此技術有利於實行在描繪於第 1A-1F圖製程順序的溝槽閘極FETs，及描繪於第2A-2F及 3A-3E圖製程順序的遮蔽閘極FETs。這些說明實施例接著詳 述之。 第1A-1F圖圖示依據本發明之一實施例之形成一具有 20 改良式本體對閘極之對準的溝槽閘極FET製程在不同階段 之簡化側面圖。在第1A圖，溝槽112在η-型半導體區域114 中形成。在一實施例中，半導體區域114包括一延伸於該基 材上之具有低摻雜η型磊晶層的高摻雜η-型基材（繪示於第 1F圖之區域142)，及溝槽112視設計及性能目標可終止於磊 9 200832565 晶層或基材。溝槽112使用傳統方法(例如，氧化物沈積）以 一介電質材料116A(例如，包括氧化物)填入。介電質材料 116A可延伸於鄰近溝槽112間的平台區域。在此揭露中，，， 平台區域’’係用來指在介於鄰近溝槽間延伸之部份的半導 5 體區域。

在第1B圖中，實現第一介電質凹槽以在溝槽112中凹陷 介電質材料116 A至一預定深度，其係使用例如計時介電質 蝕刻，如濕蝕刻。介電質材料116B凹陷的深度介於平台區 域之頂表面118及尚未形成之本體區域的底部間。在第1 c 10 圖中，在晶粒的活化區域未使用一光罩，進行一二通角度 之植入120，因而p-型摻質通過平台區域之頂表面118與曝 露之上溝槽側壁二者以植入至平台區域，如圖示。凹陷之 介電質材料116B阻止植入之摻質經由低溝槽側壁進入平台 區域。因此，在半導體區域114上半部形成p_型區域132A。 15因為經由曝露之上溝槽側壁的角度植入，p-型區域132A沿 溝槽側壁較平台區域的中央部份更深入。植入劑量及能量 部份依標的起始電壓及趨入製程而定。在一實施例，當使 用較少的趨入製程時，使用較低的植入劑量（例如，在i X 1〇12 cm-3至1 xio12 cm、範圍）及較高的植入能量(例如，在 20 50 keV至500 KeV的範圍）。 在第1D圖，介電質材料116B再次凹陷至最終深度，使 用例如-相似於在第-介電質姓刻使用之計時濕介電質姓 刻。因此在溝槽m的底部形成一厚底部介電質u6c。在第 _，襯層溝槽側壁及在曝露之平台表面延伸之閘極介電 10 200832565 層138(例如，包括氧化物 聊成。接著進行本體: (例如，間極氧化作 而x驅使植 < 摻質更深入，因 太奸w 如圖所不L有角度的植入， 本體《咖具有突起的中間輪廓。在1施例中 形成閘極介電質的相同古 用於 M 溫製程用來驅使木體換暂 入，且因此不需要一分離“ I本體摻貝更深 ❸本體趨入製種。可替代地 進仃一快速熱製程以僅法 等 植入之抬貝而未明顯驅入其 15 此:步驟介電質蝕刻及中間介質雙通角度本體 供多個優點。因為本體接質經由溝槽上側壁植入，十 =之植入摻質進入平台區域於_比傳統方法深的位置，： 中所有本體換質經由頂平台表面進入平台區域。因此，i 植入之摻質的驅使不需如同傳統方法般的深。此顯著地降 低最小化本體區域深度變異之本體趨入的需求。因此獲得 介於本體深度及閘極電極底部間的較佳對準。在此對準的 嚴控制使能夠使用較短的通道長度，其改良導通電阻Rds(— 及閘極-沒極電荷qed。在一實施例中，帛—介電質钱刻凹 陷介電質材料116A至一介於中間與最終本體區域之標的深 度間的深度。在另一實施例中，本體趨入的最小化係藉由 2〇確保在第一介電質凹槽獲得最終凹槽深度的顯著量（例 如，大於50%)。 在第1F圖，凹陷入溝槽112之閘極電極i4〇(例如，包括 摻雜多晶矽）使用己知技術形成。高摻雜心型源極區域146 及卜型重井區域148使用傳統技術在本體區域132B形成。接 11 200832565 觸源極區域146及重井區域148之介電質圓突i5〇(例如，包 括BPSG)及頂侧部内連線層152(例如，包括金屬）使用已知 方法形成。在其他實施例中，形成介電質材料15〇以具有一 頂表面’該頂表面質貫與平台區域之頂表面共平面、或稍 5 微相對平台區域之頂表面凹陷，以使内連接線層152實質平 面化。 藉由使用相似於形成本體區域之技術在遮蔽之閘極 FET可實現相似於前述優點之優點。在一遮蔽閘極結構中， 遮蔽電極或内-電極介電質（IED)可用來取得改良式介於本 10體區域及閘極電極底部之對準。第2A-2F圖繪示依據本發明 之一實施例的說明製程順序，其中IED用來取得改良式本體 對閘極之對準。 在第2A圖，溝槽212形成於半導體區域214，其使用傳 統矽蝕刻技術。如前述實施例，半導體區域214包括一延伸 15 於該基材上之具有低摻雜η-型磊晶層的高摻雜η·型基材（繪 示於第2F圖之區域242)。溝槽212視設計及性能目標可終止 於磊晶層或基材。襯層溝槽側壁及底部並在平台區域延伸 之遮蔽介電層222(例如，包括氧化物)使用傳統技術形成。 溝槽212使用傳統方法(例如，氧化物沈積）以一介電質材料 20 216Α(例如，包括氧化物）填入。介電質材料216Α可延伸於 溝槽212間的平台區域。在一實施例中，形成介電質材料 216Α之前，移除遮蔽介電層222的暴露部份。可替代地，形 成介電質材料216Α之前，遮蔽介電層222的曝露部份可薄 化，以致沿上溝槽側壁及在平台表面上保留一薄介電層， 12 200832565 故經由薄介電層進行後序的雙通植入（第2C圖）。 在第2B圖，實現一第一介電質凹槽以在溝槽212中凹陷 介電質材料216A及遮蔽介電質222至第一深度，其係使用 例如計時介電質姓刻，如濕钱刻。介電質材料216B凹陷的 5 深度介於半導體區域214之頂表面218及尚未形成之本體區 域的底部間。在第2C圖，在晶粒的活化區域未使用一光罩， 進行一二通角度之植入220，因而p-型摻質通過平台區域之 頂表面218與曝露之上溝槽側壁以植入至平台區域，如圖 示。因此，在半導體區域214上半部形成p_型區域232A。因 10角度植入上溝槽侧壁的結果，P-型區域232A沿溝槽側壁較 平台區域的中央部份更深人。 在第2D圖巾’介電層216B及遮蔽電極第二次凹陷 至一最終深度’使用例如計咖介電質_，其類似於使 15 20 用於第-介電質_的方法。因此在每—魏電極224上形 成-内-介電質216C。在第咖，襯層上溝槽側壁及在曝露 之平台表面延伸之問極介電細(例如，包括氧化物)使用 已知技術(例如’ _氧化作_蛾。接著進行—本體趨入 以驅使植入推質更深入， 形成本體區域232B。如圖所示， =ΓΓΓ為角度植人而具有突起的中間輪廓。在- 本體摻質更深介電質的相同高溫製程用來驅使 可替代地，進行—快速:::要2離的本一^ 該些植入摻質。、、、彳…、活化但未顯著地驅使 此二步驟介編刻及中間介質雙通角度本體植入在 13 200832565 遮蔽閘極結構上特別有利’因為遮蔽電極及及内_電極介電 質（其並不存在於前一實施例）在本體區域及閘極電極底部 間之對準造成一均等的較大變異。此改良式對準可使通道 長度顯著縮短，其餘依序實質改良導通電阻RDS(Qn)及閘極_ 5 及極電荷Qed。第一介電質餘刻凹陷介電質材料216A至一 介於中間與最終本體區域之標的深度間的深度。在另一實 施例，在第一介電質凹槽獲得最終凹槽深度的顯著量（例 如，大於50%)。 在第2F圖，凹陷入溝槽212之閘極電極236(例如，包括 10摻雜多晶石夕）使用己知技術形成。高摻雜n-型源極區域246 及ρ-型重井區域248使用傳統技術在本體區域232Β形成。接 觸源極區域246及重井區域248之介電質圓突（例如，包括 BPSG)及頂側部内連線層252(例如，包括金屬）使用已知方 法形成。在其他實施例中，形成介電質材料250以具有一頂 15表面，該頂表面質實與平台區域之頂表面共平面、或稍微 相對平台區域之頂表面凹陷，以使内連接線層252實質平面 化0 第3A-3F圖圖示依據本發明之另一實施例之例示製順 序，其中使用遮蔽電極以獲得改良式本體對閘極之對準。 20在第3A圖，使用傳統矽蝕刻技術在η-型半導體區域314中形 成溝槽312。如前述實施例，半導體區域314包括一延伸於 忒基材上之具有低摻雜化型磊晶層的高摻雜化型基材。溝槽 312可終止於該磊晶層或該基材。襯層溝槽侧壁及底部並在 平口區域延伸之遮蔽介電層322。使用已知方法形成一導電 14 200832565 材料336A(例如，包括多晶矽)填入溝槽312。 在第3B圖，實現一第一介電質凹槽以在溝槽312中凹陷 ”電質材料316A至第一深度，其係使用已知技術。第一深 度介於平台區域之頂表面318及尚未形成之本體區域的底 5部間。遮蔽介電層322A的曝露部份薄化以準備用於後序的 本體植入。在第3C圖中，在晶粒的活化區域未使用一光罩， 進行一二通角度之植入320,因而卜型摻質通過平台區域之 頂表面318與通過未以凹陷導電材料336B覆蓋的上溝槽側 壁而植入平台區域。因此，形成P-型區域332A。因經過上 1〇溝槽側壁角度植入的結果，卜型區域332A沿溝槽側壁較平 台區域的中央部份更深入。 ，在第3D圖中，導電材料336B再次凹陷至一最終深度。 、田^电材料336B凹陷時，遮蔽介電層的薄化部份322b防止 平口區域的凹。然後，導電材料凹陷至其最終深度，移 5除4遮蔽，|電層的暴露部份。一内-電極介電質316使用已 知的技術或揭露於前述相關申請案中之技術在每一遮蔽電 極224上形成。在第_，襯層上溝槽側壁及在平台表面延 伸之閘極介電層338(例如，包括氧化物)使用 已知技術（例 如’閘極氧化作用）形成。 2〇 心進彳了―本體軌製程驅使植人摻質更深，而形成 本體區域332B。如圖所示，本體區域33_為角度植入而 具有突起的中間輪廓。用於形成閘極介電質的相同高溫製 程用來驅使本體摻質更深入，且因此不需要一分離的本體 趨入製&可替代地，進行_快速熱製程，其只活化但未 15 200832565 顯著地驅使該些植入摻質。 用以完成結構的後續製程步步驟相似於前述於第2F圖 中者，且因此不再重複。此實施例的優點相似於前述之第 3A-3F圖實施例中者。 5 雖然已前文已呈現及描述數個特定實施例，本發明之 實施例並未限制於此等。例如，雖然本發明之實施例的技 術為實現於η-通道FETs，此技術亦可僅藉由改變不同區域 的導電型式而實現於p-通道FET。且，雖然此技術為實現於 MOSFET，其亦可僅藉由使用相反於前述實施例之導電型 10 基材而實現於IGBTs。此外，雖然前述多個實施例為實現於 傳統矽_，此些實施例及其不同變化亦可實現於碳化石夕、 砷化鎵、氮化鎵、鑽石或其他半導體材料。再者，本發明 之一或多個實施例的特徵可與前述相關之申請案中的—或 多個實施例組合以在未偏離本發明技術範疇下獲得在元件 15 性能及物理特性上進一步的改良。 因此’本發明的範_並非參照前述之說明而決定，而 應參照後附之申請專利範圍與其對等物全部範缚而定。 I：圖式簡單說明2 第ΙΑ-1F圖圖示依據本發明之一實施例之形成—耳有 2〇改良式本體對閘極之對準的溝槽閘極FET製程在不同階段 之簡化側面圖； 第2A-2F圖圖示依據本發明之一實施例之形成_具有 改良式本體對閘極之對準之遮蔽閘極FET的製程在不同階 段之簡化側面圖；及 16 200832565 第3A-3E圖圖示依據本發明之另一實施例之形成一具 有改良式本體對閘極之對準之遮蔽閘極FET的另一製程在 不同階段之簡化側面圖。 【主要元件符號說明】 112···溝槽 216Β...介電層 114…半導體區域 216C...内-介電質 116A...介電質材料 218...頂表面 116B…介電質材料 220···二通角度之植入 118...平台區域之頂表面 224...遮蔽電極 120·.·—二通角度之植入 232Α...Ρ-型區域 132A...P-型區域 232Β··.本體區域 132B...本體區域 236…閘極電極 138...閘極介電層 238...閘極介電層 140…閘極電極 246…源極區域 146...高摻雜η-型源極區域 248…重井區域 148.. .ρ-型重井區域 252...内連線層 150...介電質材料 250…介電質材料 152...内連線層 312···溝槽 212…溝槽 314…半導體區域 214…半導體區域 316...内-電極介電質 222...遮蔽介電層 316Α...介電質材料 216A...介電質材料 318...頂表面 17 200832565 320.. .二通角度之植入 322.. .遮蔽介電層 322B...遮蔽介電層的薄化部份 332A...P-型區域 332B...本體區域 336A...導電材料 336B_導電材料 338...閘極介電層 18

Claims (1)

1. 200832565 十、申請專利範圍： 1. 一種形成場效電晶體的方法’其包括· 在一第一導電型半導體區域形成個溝槽； 以一或多種材料部份填充每一溝槽； 5 進行一雙通角度植入以將第二導電型摻質穿過半 導體區域上表面及未被該一或多種材料覆蓋的溝槽上 側壁植入進半導體區域； 進行一高溫製程以驅使植入之摻質更深入該平台 區域，而形成介於鄰近溝槽的第二導電型本體區域；及 10 在每一本體區域形成弟一導電型源極區域。 2. 如申請專利範圍第1項所述之方法，其中該本體區域比 介於鄰近溝槽間之平台區域的中央部更深入接近溝槽。 3. 如申請專利範圍第1項所述之方法，其中該部份填充於 溝槽的步驟包括： 15 以一介電質材料填充該溝槽；及 實現第一介電質凹槽以在每一溝槽中凹陷介電質 材料至第一深度。 4-如申請專利範圍第3項所述之方法，其更包括： 在雙通角度植入後，實現一第二介電質凹槽以進一 20 步凹陷該介電質材料，其中該介電質材料在第二介電質 凹槽後之剩餘部份在每一溝槽底部形成一厚底部介電 質。 5.如申請專利範圍第4項所述之方法，其中該高溫製程包 括形成一襯層於每一溝槽侧壁之閘極介電層。 19 200832565 6. 如申請專利範圍第4項所述之方法，其更包括形成一襯 層於每一溝槽側壁之閘極介電層，其中該高溫製程包括 一本體趨入製程。 7. 如申請專利範圍第4項所述之方法，其更包括： 5 形成一襯層於每一溝槽側壁之閘極介電層； 在每一溝槽形成一閘極電極； 在該本體區域形成第一導電型的源極區域；及 於該本體區域形成第二導電型重井區域’該重井區 域具有較本體區域高的摻雜濃度。 10 8.如申請專利範圍第1項所述之方法，其中該部份填充溝 槽的步驟包括： 每一溝槽底部以遮蔽電極填入，其中遮蔽電極與半 導體區域隔離， 每一溝槽的剩餘部份以介電質材料填入；及 15 在每一溝槽内實現第一介電質凹槽以凹陷介電質 材料至一第一深度。 9. 如申請專利範圍第8項所述之方法，其更包括： 在雙通角度植入後，實現第二介電質凹槽以更凹陷 介電質材料，其中在每一溝槽内介電質材料的剩餘部份 20 在第二介電質凹槽後形成内-電極介電層。 10. 如申請專利範圍第9項所述之方法，其中該高溫製程包 括形成襯層每一溝槽上側壁之閘極介電層。 11. 如申請專利範圍第9項所述之方法，其更包括形成一襯 層於每一溝槽上側壁之閘極介電層，其中該高溫製程包 20 200832565 括一本體趨入製程。 12. 如申請專利範圍第9項所述之方法，其更包括： 形成一襯層於每一溝槽下側壁之遮蔽介電層，在每 一溝槽中之遮蔽介電層由半導體區域隔離遮蔽電極； 5 形成一概層於每一溝槽上側壁之閘極介電層，閘極 介電層較遮蔽介電層薄； 在每一溝槽上半部形成一閘極電極，每一閘極電極 與位於其下的遮蔽電極隔離； 在鄰近於溝槽之本體區域形成第一導電型之源極 10 區域，及 在本體區域形成第二導電型重井區域’該重井區域 具有較本體區域高的摻雜濃度。 13. 如申請專利範圍第1項所述之方法，其中該部份填充溝 槽之步驟包括： 15 形成一襯層於每一溝槽側壁及底部的遮蔽介電層； 每一溝槽填入一導電材料；及 在每一溝槽内的該導電材料凹陷至一第一深度。 14. 如申請專利範圍第13項所述之方法，其更包括： 在雙通角度植入後，導電材料進一步凹陷進每一溝 20 槽，每一導電材料的剩餘部份在每一溝槽形成遮蔽電 極0 15. 如申請專利範圍第14項所述之方法，其更包括： 在雙通角度植入之前，薄化未被凹陷導電材料覆蓋 的遮蔽介電層部份。 21 200832565 16. 如申請專利範圍第14項所述之方法，其中該高溫製程包 括形成一襯層於每一溝槽上側壁之閘極介電層。 17. 如申請專利範圍第14項所述之方法，其更包括形成一襯 層於每一溝槽上側壁之閘極介電層，其中該高溫製程包 5 括一本體趨入製程。 18. 如申請專利範圍第14項所述之方法，其更包括： 形成一襯層於每一溝槽上側壁之閘極介電層，閘極 介電層較遮蔽介電層薄； 在每一溝槽上半部形成一閘極電極，每一閘極電極 10 與位於其下的遮蔽電極隔離； 在鄰近於溝槽之本體區域形成第一導電型之源極 區域；及 在本體區域形成第二導電型重井區域，該重井區域 具有較本體區域高的摻雜濃度。 15 19. —種形成場效電晶體的方法，其包括： 在一第一導電型之半導體區域形成溝槽； 以一介電質材料填充溝槽； 凹陷在每一溝槽内之介電質材料至一第一深度； 進行一雙通角度植入以將第二導電型摻質穿過未 20 被凹陷介電材料覆蓋的溝槽上側壁植入介於相鄰溝槽 間的平台區域； 在雙通角度植入後，更凹陷該已凹陷之電質材料； 及 進行一高溫製程以驅使植入之摻質更深入該平台 22 200832565 區域，而在半導體區域中形成第二導電型之本體區域。 20.如申請專利範圍第19項所述之方法，其中該介電質材料 之剩餘部份在第二介電質凹槽後在每一溝槽底部形成 一厚底部介電質。 5 21.如申請專利範圍第19項所述之方法，其中該高溫製程包 括形成襯層每一溝槽側壁之閘極介電層。 22.如申請專利範圍第19項所述之方法，其更包括一襯層於 每一溝槽側壁之閘極介電層，其中該高溫製程包括一本 體趨入製程。 10 23.如申請專利範圍第19項所述之方法，其更包括： 形成一概層於每一溝槽側壁之閘極介電層；及 在每一溝槽形成一閘極電極。 24. 如申請專利範圍第19項所述之方法，其更包括： 在該本體區域形成第一導電型的源極區域； 15 於該本體區域形成第二導電型重井區域’該重井區 域具有較本體區域高的摻雜濃度。 25. 如申請專利範圍第19項所述之方法，其中該本體區域比 介於鄰近溝槽間之平台區域的中央部更深入接近溝槽。 26. 如申請專利範圍第19項所述之方法，其中該半導體包括 20 —基材及一延伸於基材上之蠢晶層’該蠢晶層具有比該 基材低的摻雜濃度，且該溝槽延伸入且終止於磊晶層 内。 27. —種形成遮蔽閘極之場效電晶體的方法，其包括： 在一第一導電型之半導體區域形成溝槽； 23 200832565 以一遮蔽電極填充每—溝槽… 於半導體區域； ’遮蔽電極隔離 以一介電質材料填充每 凹陷在I ^ 屏僧的剩餘部份； 凹心在母-溝槽内之介電質材. 進行一雙通角度植入以將第二二度， 被凹陷介電材贿蓋的㈣ “牙過未 間的平台區域； 土植入介於相鄰溝槽 及 在雙通角度植人後，更凹陷該已凹陷之電質材料； 10 20 …皿練以驅使植人之摻質更深入該平a :’而在半導體區域中形成第二導電型之 : 28.如申請補賴狀枝，其巾料電質材料 之剩餘部份在二凹时驟後形H電極介電層 一溝槽的遮蔽電極上。 申明專利範圍第27項所述之方法，其中該高溫製程包 括形成襯層每一溝槽上側壁之閘極介電層。 30.如申請專利範圍第27項所述之方法，其更包括形成—概 層於每H側壁之閘極介電層，其巾該高溫製程包 括一本體趨入製程。 31·如申請專利範圍第27項所述之方法，其更包括： 形成一襯層於每一溝槽下側壁之遮蔽介電層，在每 一溝槽中之遮蔽介電層由半導體區域隔離遮蔽電極； 形成一襯層於每一溝槽上側壁之閘極介電層，閘極 介電層較遮蔽介電層薄；及 24 200832565 在每一溝槽上半部中於每一溝槽形成一閘極電 極，每一閘極電極與位於其下的遮蔽電極隔離。 32·如申請專利範圍第27項所述之方法，其更包括： 在介於相鄰溝槽之本體區域中形成第一導電型的 5 源極區域； 於該本體區域形成第二導電型重井區域，該重井區 域具有較本體區域高的換雜濃度。 33·如申請專利範圍第27項所述之方法，其中該本體區域比 介於鄰近溝槽間之平台區域的中央部更深入接近溝槽。 10 34·如申請專利範圍第27項所述之方法，其中該半導體包括 一基材及一延伸於基材上之磊晶層，該磊晶層具有比該 基材低的摻雜濃度，且該溝槽延伸入且終止於磊晶層 内。 35·如申請專利範圍第27項所述之方法，其中該半導體包括 15 一基材及一延伸於基材上之磊晶層，該磊晶層具有比該 基材低的摻雜濃度，且該溝槽延伸通過磊晶層並終止於 基材内。 36· 一種形成遮蔽閘極之場效電晶體的方法，其包括： 在一第一導電型之半導體區域形成溝槽； '〇 形成襯層每一溝槽之侧壁及底部之遮蔽介電質； 以一導電質材料填充每一溝槽； 凹陷在每—溝槽内之導電質材料至一第一深度； 進行—雙通角度植入以將第二導電型掺質穿過未 被凹陷導電材料覆蓋的溝槽上側壁植入介於相鄰溝槽 25 200832565 間的平台區域； 在雙通角度植入後，更凹陷該導電材料進入每一溝 槽，每一導電材料的剩餘部份在每一溝槽形成一遮蔽電 極；及 5 進行一高溫製程以驅使植入之摻質更深入該平台 區域’而在半導體區域中形成第二導電型之本體區域。 37.如申請專利範圍第36項所述之方法，其更包括： 在雙通角度植入之前，薄化未被凹陷導電材料覆蓋 的遮蔽介電層部份。 10 38.如申請專利範圍第36項所述之方法，其中該高溫製程包 括形成一襯層於每一溝槽上側壁之閘極介電層。 39.如申請專利範圍第36項所述之方法，其更包括形成一襯 層於每一溝槽上側壁之閘極介電層，其中該高溫製程包 括一本體趨入製程。 15 40.如申請專利範圍第36項所述之方法，其更包括： 形成一襯層於每一溝槽上侧壁之閘極介電層，閘極 介電層較遮蔽介電層薄；及 於每一溝漕中在每一溝槽上半部形成一閘極電 極，每一閘極電極與位於其下的遮蔽電極隔離。 20 41.如申請專利範圍第36項所述之方法，其更包括： 在介於相鄰溝槽之本體區域中形成第一導電型的 源極區域； 於該本體區域形成第二導電型重井區域’該重井區 域具有較本體區域高的摻雜濃度。 26 200832565 42. 如申請專利範圍第36項所述之方法，該本體區域比介於 鄰近溝槽間之平台區域的中央部更深入接近溝槽。 43. 如申請專利範圍第36項所述之方法，其中半導體包括一 基材及一延伸於基材上之磊晶層，該磊晶層具有比該基 5 材低的摻雜濃度，且該溝槽延伸入且終止於磊晶層内。 44. 如申請專利範圍第36項所述之方法，其中該半導體包括 一基材及一延伸於基材上之磊晶層，該磊晶層具有比該 基材低的摻雜濃度，且該溝槽延伸通過磊晶層並終止於 基材内。 10 27