AT506507A2 - Trench-fet mit verbesserter body/gate-ausrichtung - Google Patents
Trench-fet mit verbesserter body/gate-ausrichtung Download PDFInfo
- Publication number
- AT506507A2 AT506507A2 AT0944807A AT94482007A AT506507A2 AT 506507 A2 AT506507 A2 AT 506507A2 AT 0944807 A AT0944807 A AT 0944807A AT 94482007 A AT94482007 A AT 94482007A AT 506507 A2 AT506507 A2 AT 506507A2
- Authority
- AT
- Austria
- Prior art keywords
- trench
- forming
- dielectric layer
- trenches
- conductivity type
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
- H10D30/66—Vertical DMOS [VDMOS] FETs
- H10D30/668—Vertical DMOS [VDMOS] FETs having trench gate electrodes, e.g. UMOS transistors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/028—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs
- H10D30/0291—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of vertical DMOS [VDMOS] FETs
- H10D30/0297—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of vertical DMOS [VDMOS] FETs using recessing of the gate electrodes, e.g. to form trench gate electrodes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/611—Insulated-gate field-effect transistors [IGFET] having multiple independently-addressable gate electrodes influencing the same channel
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
- H10D62/393—Body regions of DMOS transistors or IGBTs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/111—Field plates
- H10D64/117—Recessed field plates, e.g. trench field plates or buried field plates
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions
- H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
- H10D64/311—Gate electrodes for field-effect devices
- H10D64/411—Gate electrodes for field-effect devices for FETs
- H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
- H10D64/514—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the insulating layers
- H10D64/516—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the insulating layers the thicknesses being non-uniform
-
- H10P30/222—
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
Description
·· Μ · ·· ·· Μ«« • · · · · · · · «· • · · · · · ·· ··«· • · · ····· ·· · * ········ · ·· ·· · ···· β· ··· Ρ43623
TREWCH-FET MIT VERBE88ERTER BODY/QATE-AUSR1CHTUNQ QUERVERWEISE AUF VERWANDTE ANMELDUNGEN 5
Diese Anmeldung ist eine Continuation-in-Part der US-Anmeldung Nr. 11/026,276, die am 29. Dezember 2004 eingereicht wurde, die die Priorität der vorläufigen US-Anmeldung Nr. 60/533,790 beansprucht, die am 30. Dezember 2003 eingereicht wurde, die beide hierin durch Bezugnah-10 me vollständigen zu allen Zwecken mit aufgenommen sind.
HINTERGRUND DER ERFINDUNG
Die vorliegende Erfindung betrifft im Allgemeinen die Halbleiterleistungs-15 einrichtungstechnologie und im Besonderen Trench-Gate-Feldeffekttran-sistoren mit verbesserter Body/Gate-Ausrichtung.
Bei herkömmlichen Trench-Gate-Feldeffekttransistoren (FEH') beeinflusst die Ausrichtung des Body-Bereichs mit dem Boden der Gate-Elektrode die 20 Transistorkanallänge und somit den Ein-Widerstand Rds(oii) und die Gate-Drain-Ladung Qgd. Wenn sich der Body-Bereich zu tief erstreckt, geht RüS(on) hoch und Qgd geht runter. Wenn der Body-Bereich zu flach ist, geht Qgd hoch und RDS(on) geht runter. Leider ist diese Ausrichtung anfällig gegenüber großen Schwankungen aufgrund mehrerer Faktoren, die 25 Schwankungen der Dotierungskonzentration sowohl der Epitaxieschicht als auch des Body-Bereichs, der in der Epitaxieschicht gebildet wird, dem Eintreibeprozesses in den Body und das Vertiefen des Grabens oder Tren-ches umfassen. Bei komplexeren Strukturen, wie etwa FET mit abgeschirmtem Gate können zusätzliche Faktoren, wie etwa das Vertiefen der 2 ·· • · • · • · • · • · • · · • ···· ·· · • · • ·♦·· • · ♦ • ·
·· ♦··
Abschirmelektrode und die Dicke des Zwischenelektrodendielektrikums (d.h. die Dielektrikumschicht, die die Abschirmung und die Gate-Elektroden voneinander isoliert) noch größere Schwankungen bewirken. Diese starke Schwankung nimmt die Form einer höheren maximalen Klassie-5 rung auf einem Datenblatt an und begrenzt die Vermarktbarkeit des Produkts.
Es gibt somit einen Bedarf nach Techniken, die eine genauere Steuerung bei der Ausrichtung des Body-Bereichs mit dem Boden der Gate-Elektrode 10 in Trench-FET bereitstellen.
KURZZUSAMMENFASSUNG DER ERFINDUNG
Gemäß einer Ausfuhrungsform der Erfindung wird ein Feldeffekttransistor 15 wie folgt gebildet. Es werden Gräben in einem Halbleiterbereich von einem ersten Leitfähigkeitstyp gebildet. Jeder Graben wird teilweise mit einem oder mehreren Materialien gefüllt. Es wird eine schräge Implantation mit zwei Durchgängen ausgeführt, um Dotiermittel von einem zweiten Leitfähigkeitstyp in den Halbleiterbereich durch eine obere Oberfläche des 20 Halbleiterbereichs und durch obere Grabenseitenwände, die nicht von dem einen Material oder den mehreren Materialien bedeckt sind, zu implantieren. Es wird ein Hochtemperaturprozess ausgeführt, um die implantierten Dotiermittel tiefer in den Mesa-Bereich zu treiben, wodurch zwischen benachbarten Gräben Body-Bereiche von dem zweiten Leitfähig-25 keitstyp gebildet werden. Anschließend werden in jedem Body-Bereich Source-Bereiche von dem ersten Leitfähigkeitstyp gebildet.
In einer Ausführungsform erstreckt sich der Body-Bereich in der Nähe der Gräben tiefer als in der Mitte des Mesa-Bereichs zwischen benachbarten 30 Gräben. 3 3 ···· • · · · · , β· ·· · ··♦· ·· ···
In einer anderen Ausführungsform werden die Gräben teilweise gefüllt, indem die Gräben mit einem Dielektrikummaterial gefüllt werden, und anschließend wird das Dielektrikummaterial in jedem Graben bis zu einer 5 ersten Tiefe vertieft.
In einer anderen Ausführungsform wird nach der schrägen Implantation mit zwei Durchgängen das Dielektrikummaterial weiter vertieft, wobei ein verbleibender Abschnitt des Dielektrikummaterials in einem Bodenab-10 schnitt jedes Grabens ein dickes Bodendielektrikum bildet.
In einer anderen Ausführungsform ist der Hochtemperaturprozess der Prozess zum Bilden einer Gate-Dielektrikumschicht, die Seitenwände jedes Grabens auskleidet. 15
In einer anderen Ausführungsform wird eine Gate-Dielektrikumschicht, die Seitenwände jedes Grabens auskleidet, gebildet, und der Hochtemperaturprozess umfasst einen Body-Eintreibeprozess. 20 In einer anderen Ausführungsform wird eine Gate-Dielektrikumschicht, die Seitenwände jedes Grabens auskleidet, gebildet. Anschließend wird eine Gate-Elektrode in jedem Graben gebildet. Es werden in dem Body-Bereich Source-Bereiche von dem ersten Leitfähigkeitstyp gebildet. Es werden in den Body-Bereichen Heavy-Body-Bereiche von dem zweiten 25 Leitfähigkeitstyp gebildet, so dass die Heavy-Body-Bereiche eine höhere Dotierungskonzentration als die Body-Bereiche aufweisen.
In einer anderen Ausführungsform werden die Gräben teilweise wie folgt gefüllt. Ein Bodenabschnitt jedes Grabens wird mit einer Abschirmelekt-30 rode gefüllt, wo die Abschirmelektrode von dem Halbleiterbereich isoliert 4 4 • · ···· ···· ·· ··· ist. Ein verbleibender Abschnitt jedes Grabens wird mit einem Dielektrikummaterial gefüllt. Anschließend wird das Dielektrikummaterial in jedem Graben bis zu einer ersten Tiefe vertieft. 5 In einer anderen Ausführungsform wird nach der schrägen Implantation mit zwei Durchgängen das Dielektrikummaterial weiter vertieft, wodurch ein verbleibender Abschnitt des Dielektrikummaterials über der Abschirmelektrode in jedem Graben eine Zwischenelektrodendielektrikumschicht bildet. 10
In einer anderen Ausführungsform wird eine Abschirmdielektrikumschicht, die untere Seitenwände jedes Grabens auskleidet, gebildet, wo die Abschirmdielektrikumschicht die Abschirmelektrode in jedem Graben gegenüber dem Halbleiterbereich isoliert. Es wird eine Gate-Dielektrikum- 15 Schicht, die die oberen Seitenwände jedes Grabens auskleidet, gebildet.
Die Gate-Dielektrikumschicht ist dünner als die Abschirmdielektrikumschicht. Es wird eine Gate-Elektrode in einem oberen Abschnitt jedes Grabens gebildet, wo jede Gate-Elektrode gegenüber ihrer darunter liegenden Abschirmelektrode isoliert ist. Es werden in dem Body-Bereich 20 benachbart zu den Gräben Source-Bereiche von dem ersten Leitfähigkeitstyp gebildet. Es werden Heavy-Body-Bereiche von dem zweiten Leitfähigkeitstyp in den Body-Bereichen gebildet, wo die Heavy-Body-Bereiche eine höhere Dotierungskonzentration als die Body-Bereiche aufweisen. 25 In einer anderen Ausführungsform werden die Gräben teilweise wie folgt gefüllt. Es wird eine Abschirmdielektrikumschicht, die Seitenwände und einen Boden jedes Grabens auskleidet, gebildet. Jeder Graben wird mit einem leitfähigen Material gefüllt. Anschließend wird das leitfähige Material in jedem Graben bis zu einer ersten Tiefe vertieft. 30 5
• ·· · »··· ♦ ··
In einer anderen Ausführungsform wird nach der schrägen Implantation mit zwei Durchgängen das leitfähige Material weiter in jedem Graben vertieft, wodurch ein verbleibender Abschnitt jedes leitfähigen Materials in jedem Graben eine Abschirmelektrode bildet. 5
In einer anderen Ausführungsform werden vor der schrägen Implantation mit zwei Durchgängen Abschnitte der Abschirmdielektrikumschicht, die nicht von dem vertieften leitfahigen Material bedeckt sind, abgedünnt. 10 In einer anderen Ausführungsform wird eine Gate-Dielektrikumschicht, die obere Seitenwände jedes Grabens auskleidet, gebildet, wo die Gate-Dielektrikumschicht dünner als die Abschirmdielektrikumschicht ist. Es wird in einem oberen Abschnitt jedes Grabens eine Gate-Elektrode gebildet, so dass jede Gate-Elektrode von ihrer darunter liegenden Abschirm-15 elektrode isoliert ist. Es werden in dem Body-Bereich benachbart zu den Gräben Source-Bereiche von dem ersten Leitfähigkeitstyp gebildet. Es werden in dem Body-Bereich Heavy-Body-Bereiche von dem zweiten Leitfähigkeitstyp gebildet. Der Heavy-Body-Bereich weist eine höhere Dotierungskonzentration als der Body-Bereich auf. 20
Die folgende ausführliche Beschreibung und die begleitenden Zeichnungen bieten ein besseres Verständnis der Natur und Vorteile der vorliegenden Erfindung.
25 KURZBESCHREIBUNG DER ZEICHNUNGEN
Fig. 1A - 1F zeigen vereinfachte Querschnittsansichten in verschie denen Stadien eines Prozesses zum Bilden eines Trench-Gate-FET mit einer verbesserten Body/Gate- 6
··· ·
Ausrichtung gemäß einer Ausführungsform der vorliegenden Erfindung;
Fig. 2A - 2F zeigen vereinfachte Querschnittsansichten in verschie-
5 denen Stadien eines Prozesses zum Bilden eines FET mit abgeschirmten Gate mit einer verbesserten Body/Gate-Ausrichtung gemäß einer Ausführungsform der vorliegenden Erfindung; und 10 Fig. 3A - 3E zeigen vereinfachte Querschnittsansichten in verschie denen Stadien eines anderen Prozesses zum Bilden eines FET mit abgeschirmtem Gate mit verbesserter Body/ Gate-Ausrichtung gemäß einer anderen Ausführungsform der vorliegenden Erfindung. 15
AUSFÜHRLICHE BESCHREIBUNG DER ERFINDUNG
Gemäß Ausführungsformen der Erfindung werden Trench-Feldeffektein-richtungen mit wesentlich verbesserter Ausrichtung zwischen dem Body-20 Bereich und dem Boden der Gate-Elektrode gebildet. In einer Ausführungsform ist ein Verfahren zum Bilden des Body-Bereichs eines Trench-FET, dass Schwankungen der Tiefe des Body-Bereichs wesentlich minimiert, wie folgt. Gräben (Trenche), die sich in einem Halbleiterbereich von einem ersten Leitfähigkeitstyp erstrecken, werden teilweise mit einem oder 25 mehreren Materialien gefüllt. Anschließend wird eine schräge Implantation mit zwei Durchgängen ausgeführt, um Dotiermittel von einem zweiten Leitfähigkeitstyp in den Halbleiterbereich durch sowohl die obere Oberfläche des Halbleiterbereichs als auch die oberen Grabenseitenwände, die nicht durch von dem einen Material oder den mehreren Materialien be-30 deckt sind, zu implantieren. Anschließend wird ein Hochtemperaturpro- 7 zess (der der Prozess zum Bilden des Gate-Dielektrikums oder ein schnelles Warmbehandeln oder ein Body-Eintreiben sein kann) ausgeführt, um die implantierten Dotiermittel tiefer in den Halbleiterbereich zu treiben, wodurch zwischen benachbarten Gräben Body-Bereiche gebildet werden. 5
Da die Body-Dotiermittel durch die oberen Seitenwände der Gräben (zusätzlich zu der oberen Oberfläche des Halbleiterbereichs) implantiert werden, tritt eine beträchtliche Menge der implantierten Dotiermittel in den Halbleiterbereich an tieferen Stellen als bei herkömmlichen Verfahren 10 ein, bei denen alle Body-Dotiermittel durch die obere Oberfläche des
Halbleiterbereichs in den Halbleiterbereich eintreten. Somit müssen die implantierten Dotiermittel nicht so weit wie bei herkömmlichen Verfahren eingetrieben werden. Dies verringert die Eintreibeanforderungen in den Body beträchtlich, was Schwankungen der Tiefe des Body-Bereichs mini-15 miert. Diese Technik wird vorteilhafterweise in Trench-Gate-FET implantiert, wie es beispielhaft durch die Prozessfolge ausgeführt ist, die in den Fig. 1A - 1F gezeigt ist, und in FEH' mit abgeschirmtem Gate, wie es beispielhaft durch die Prozessfolgen ausgeführt ist, die durch die Fig. 2A - 2F und 3A - 3E gezeigt sind. Diese beispielhaften Ausführungsformen werden 20 als Nächstes ausführlich beschrieben.
Fig. 1A - 1F zeigen vereinfachte Querschnittsansichten in verschiedenen Stadien eines Prozesses zum Bilden eines Trench-Gate-FET mit verbesserter Body/ Gate-Ausrichtung gemäß einer Ausführungsform der vorliegen-25 den Erfindung. In Fig. 1A werden in einem n-leitenden Halbleiterbereich 114 Trenche oder Gräben 112 gebildet. In einer Ausführungsform umfasst der Halbleiterbereich 114 ein hoch dotiertes n-leitendes Substrat (das in Fig. 1F als Bereich 142 gezeigt ist) mit einer schwach dotierten n-leitenden Epitaxieschicht, die sich über dem Substrat erstreckt, und Gräben 112 30 können entweder in der Epitaxieschicht oder in dem Substrat in Abhän- 8 8 ···· ·· ·· · ·· * ·· ♦· · · · • · · · · · · · * · · ····· · · • · · · · · · ·· ·· · ···· gigkeit von dem Entwurf und Leistungszielen enden. Die Gräben 112 werden mit einem Dielektrikummaterial 116A (das z.B. Oxid umfasst) unter Verwendung herkömmlicher Verfahren (z.B. Oxidabscheidung) gefüllt. Das Dielektrikummaterial 116A kann sich über den Mesa-5 Bereichen zwischen benachbarten Gräben 112 erstrecken. In dieser Offenbarung wird "Mesa-Bereich" dazu verwendet, den Abschnitt des Halbleiterbereichs zu bezeichnen, der sich zwischen benachbarten Gräben erstreckt. 10 In Fig. 1B wird ein erstes Dielektrikumvertiefen ausgeführt, um das Dielektrikummaterial 116A unter Verwendung beispielsweise eines zeitlich abgestimmten Dielektrikumätzens, wie etwa eines Nassätzens, bis zu einer vorbestimmten Tiefe in den Gräben 112 zu vertiefen. Die Tiefe, bis zu der das Dielektrikummaterial 116B vertieft wird, liegt zwischen der oberen 15 Oberfläche 118 des Mesa-Bereichs und einem Boden des Body-Bereichs, der noch nicht gebildet ist. In Fig. IC wird ohne Verwendung einer Maske in dem aktiven Bereich des Chips eine schräge Implantation mit zwei Durchgängen 120 ausgeführt, wodurch wie gezeigt durch sowohl die obere Oberfläche 118 der Mesa-Bereiche als auch die frei gelegten oberen Gra-20 benseitenwände p-leitende Dotiermittel in den Mesa-Bereich implantiert werden. Das vertiefe Dielektrikummaterial 116B verhindert, dass implantierte Dotiermittel durch die unteren Grabenseitenwände in den Mesa-Bereich eintreten. Somit wird in dem oberen Abschnitt des Halbleiterbereichs 114 ein p-leitender Bereich 132A gebildet. Wegen der schrägen 25 Implantation durch die frei gelegten oberen Grabenseitenwände erstreckt sich der p-leitende Bereich 132A entlang der Grabenseitenwände tiefer als in der Mitte des Mesa-Bereichs. Die Implantationsdosis und -energie hängen zum Teil von der Zielschwellenspannung und dem Eintreibepro-zess ab. In einer Ausführungsform, bei der ein verminderter Eintreibe-30 prozess verwendet wird, werden eine niedrigere Implantationsdosis (z.B. 9 9
im Bereich von 1 x 1012 cnr3 bis 1 x 1012 cm 3) und eine höhere Implantationsenergie (z.B. im Bereich von 50 keV bis 500 keV) verwendet.
In Fig. ID wird das Dielektrikummaterial 116B unter Verwendung bei-5 spielsweise eines zeitlich abgestimmten Nass-Dielektrikumätzens ähnlich dem, das bei dem ersten Dielektrikumätzen verwendet wird, wieder bis zu seiner Endtiefe vertieft. Somit wird in dem Bodenabschnitt der Gräben 112 ein dickes Bodendielektrikum 116C gebildet. In Fig. IE wird eine Gate-Dielektrikumschicht 138 (die z.B. Oxid umfasst), welche die Graben-10 seitenwände auskleidet und sich über den frei gelegten Mesa-Oberflächen erstreckt, unter Verwendung bekannter Techniken (z.B. Gate-Oxidation) gebildet. Anschließend wird ein Body-Eintreiben ausgeführt, um die implantierten Dotiermittel tiefer einzutreiben und somit einen Body-Bereich 132B zu bilden. Wie es zu sehen ist, weist der Body-Bereich 132B auf-15 grund der schrägen Implantation ein erhöhtes Mittenprofil auf. In einer
Ausführungsform dient der gleiche Hochtemperaturprozess, der verwendet wird, um das Gate-Dielektrikum zu bilden, dazu, die Body-Dotiermittel tiefer einzutreiben, und somit ist kein separater Body-Eintreibeprozess erforderlich. Alternativ wird ein schneller thermischer Prozess nur ausge-20 führt, um die implantierten Dotiermittel zu aktivieren, ohne sie wesentlich einzutreiben.
Das zweistufige Dielektrikumätzen und die dazwischen liegende schräge Body-Implantation mit zwei Durchgängen bieten eine Anzahl an Vorteilen. 25 Da die Body-Dotiermittel durch die oberen Seitenwände der Gräben implantiert werden, tritt eine beträchtliche Menge der implantierten Dotiermittel in den Mesa-Bereich an tieferen Stellen als bei herkömmlichen Verfahren ein, bei denen alle Body-Dotiermittel durch die obere Mesa-Oberfläche in den Mesa-Bereich eintreten. Somit müssen die implantier-30 ten Dotiermittel nicht so tief wie bei herkömmlichen Verfahren eingetrie- 10 10 • · · * · • · · ···· • · · · ·· ·
• · · · · • · « · • · · * ben werden. Dies verringert die Body-Eintreibeanforderungen beträchtlich, was Schwankungen der Tiefe des Body-Bereichs minimiert. Somit wird eine bessere Ausrichtung zwischen der Body-Tiefe und dem Boden der Gate-Elektrode erhalten. Die genauere Kontrolle über diese Ausrich-5 tung ermöglicht die Verwendung einer kürzeren Kanallänge, was den Widerstand im Ein-Zustand Rds(oii) und die Gate-Drain-Ladung Qgd verbessert. In einer Ausführungsform vertieft das erste Dielektrikumätzen das Dielektrikummaterial 116A bis zu einer Tiefe zwischen der Mitte bis zu der Endzieltiefe des Body-Bereichs. In einer anderen Ausführungsform 10 wird das Eintreiben minimiert, indem sichergestellt wird, dass eine beträchtliche Menge (z.B. mehr als 50 %) seiner Endvertiefungstiefe mit dem ersten Dielektrikumvertiefen erhalten wird.
In Fig. 1F wird eine Gate-Elektrode 140 (die z.B. dotiertes Polysilizium 15 umfasst), die in Gräben 112 vertieft wird, unter Verwendung bekannter Techniken gebildet. Es werden in dem Body-Bereich 132B unter Verwendung herkömmlicher Techniken hoch dotierte n-leitende Source-Bereiche 146 und p-leitende Heavy-Body-Bereiche 148 gebildet. Es werden eine Dielektrikumkuppel 150 (die z.B. BPSG umfasst) und eine oberseitige Ver-20 bindungsschicht 152 (die z.B. Metall umfasst), welche die Source-Bereiche 146 und die Heavy-Body-Bereiche 148 kontaktiert, unter Verwendung bekannter Verfahren gebildet. In anderen Ausführungsformen wird das Dielektrikummaterial 150 derart gebildet, dass seine obere Oberfläche im Wesentlichen koplanar mit oder geringfügig vertieft relativ zu der oberen 25 Oberfläche des Mesa-Bereichs ist, so dass die Verbindungsschicht 152 im Wesentlichen planar ist. Ähnliche Vorteile wie jene, die oben ausgeführt sind, können bei FET mit abgeschirmtem Gate unter Verwendung ähnlicher Techniken beim Bilden 30 des Body-Bereichs realisiert werden. In einer Struktur mit abgeschirmtem 11 • · • · ····
Gate kann die Abschirmelektrode oder das Zwischenelektrodendielektrikum (IED) verwendet werden, um eine verbesserte Ausrichtung zwischen dem Body-Bereich und dem Boden der Gate-Elektrode zu erhalten. Die Fig. 2A - 2F zeigen eine beispielhafte Prozessfolge, bei der das IED dazu 5 verwendet wird, die verbesserte Body/ Gate-Ausrichtung zu erhalten, gemäß einer Ausführungsform der Erfindung.
In Fig. 2A werden Gräben 212 in einem Halbleiterbereich 214 unter Verwendung herkömmlicher Siliziumätztechniken gebildet. Wie bei der vor-10 hergehenden Ausführungsform kann der Halbleiterbereich 214 ein hoch dotiertes n-leitendes Substrat (das in Fig. 2F als Bereich 242 gezeigt ist) mit einer schwach dotierten n-leitenden Epitaxieschicht, die sich über dem Substrat erstreckt, umfassen. Gräben 212 können entweder in der Epitaxieschicht oder in dem Substrat in Abhängigkeit von dem Entwurf 15 und Leistungszielen enden. Es wird eine Abschirmdielektrikumschicht 222 (die z.B. Oxid umfasst), welche die Grabenseitenwände und den Boden auskleidet und sich über den Mesa-Bereichen erstreckt, unter Verwendung herkömmlicher Techniken gebildet. Es wird eine Abschirmelektrode 236 (die z.B. Polysilizium umfasst), welche einen unteren Abschnitt 20 jedes Grabens 212 füllt, unter Verwendung bekannter Verfahren gebildet. Es wird ein Dielektrikummaterial 216A (das z.B. Oxid umfasst), um die Gräben 112 zu füllen, unter Verwendung herkömmlicher Verfahren (z.B. Oxidabscheidung) gebildet. Das Dielektrikummaterial 216A kann sich wie gezeigt über den Mesa-Bereichen zwischen den Gräben 212 erstrecken. In 25 einer Ausführungsform werden vor dem Bilden des Dielektrikummaterials 216A die frei gelegten Abschnitte der Abschirmdielektrikumschicht 222 entfernt. Alternativ werden vor dem Bilden des Dielektrikummaterials 216A die frei gelegten Abschnitte der Abschirmdielektrikumschicht 222 abgedünnt, so dass entlang oberer Grabenseitenwände und über den Mesa-Oberflächen eine dünne Dielektrikumschicht verbleibt, so dass die 30 ·· • · · • · · • ♦ · • · ♦ ·· • · · · · • · · ««V • ♦ · · • · · · ···· ♦♦ *«· 12 spätere Implantation mit zwei Durchgängen (Fig. 2C) durch die dünne Dielektrikumschicht durchgeführt wird.
In Fig. 2B wird ein erstes Dielektrikumvertiefen ausgeführt, um das Di-5 elektrikummaterial 216A und das Abschirmdielektrikum 222 unter Verwendung beispielsweise einem zeitlich abgestimmten Dielektrikumätzens, wie etwa eines Nassätzens, bis zu einer ersten Tiefe innerhalb der Gräben 212 zu vertiefen. Die Tiefe, bis zu der das Dielektrikummaterial 216A vertieft wird, liegt zwischen der oberen Oberfläche 218 des Halbleiterbe-10 reichs 214 und einem Boden des Body-Bereichs, der noch nicht gebildet worden ist. In Fig. 2C wird ohne Verwendung einer Maske in dem aktiven Bereich des Chips eine schräge Implantation mit zwei Durchgängen 220 ausgeführt, wodurch wie gezeigt durch die obere Oberfläche 218 des Mesa-Bereichs und die frei gelegten oberen Grabenseitenwände p-leitende 15 Dotiermittel in den Mesa-Bereich implantiert werden. Somit wird in einem oberen Abschnitt des Halbleiterbereichs 214 ein p-leitender Bereich 232A gebildet. Infolge der schrägen Implantation in die frei gelegten oberen Grabenseitenwände erstreckt sich der p-leitende Bereich 232A entlang der Grabenseitenwände tiefer als in der Mitte des Mesa-Bereichs. 20
In Fig. 2D werden eine Dielektrikumschicht 216B und eine Abschirmelektrode 222 ein zweites Mal bis zu einer Endtiefe unter Verwendung beispielsweise eines zeitlich abgestimmten Nass-Dielektrikumätzens ähnlich dem, das bei dem ersten Dielektrikumätzen verwendet wurde, vertieft. 25 Somit wird ein Zwischenelektrodendielektrikum 216C über jeder Ab schirmelektrode 224 gebildet. In Fig. 2E wird eine Gate-Dielektrikumschicht 238 (die z.B. Oxid umfasst), welche die oberen Grabenseitenwände auskleidet und sich über den frei gelegten Mesa-Oberflächen erstreckt, unter Verwendung bekannter Techniken (z.B. Gate-Oxidation) gebildet. 30 Anschließend wird ein Body-Eintreiben ausgeführt, um die implantierten ·♦ ·
·· ·· ···· ·· ···' 13
Dotiermittel tiefer einzutreiben und dadurch den Body-Bereich 232B zu bilden. Wie es zu sehen ist, weist der Body-Bereich 232B aufgrund der schrägen Implantation ein erhöhtes Mittenprofil auf. In einer Ausführungsform dient der gleiche Hochtemperaturprozess, der verwendet wird, 5 um das Gate-Dielektrikum zu bilden, dazu, die Body-Dotiermittel tiefer einzutreiben, und somit ist kein separater Body-Eintreibeprozess erforderlich. Alternativ wird ein schneller thermischer Prozess nur ausgeführt, um die implantierten Dotiermittel zu aktivieren, ohne diese wesentlich einzutreiben. 10
Das zweistufige Dielektrikumätzen und die dazwischen liegende schräge Body-Implantation sind besonders nützlich bei der Struktur mit abgeschirmten Gate, da die Abschirmelektrode und das Zwischenelektrodendielektrikum (die bei der vorhergehenden Ausführungsform nicht vorhan-15 den sind) noch größere Schwankungen in der Ausrichtung zwischen dem Body-Bereich und dem Boden der Gate-Elektrode bewirken. Die verbesserte Ausrichtung ermöglicht eine wesentliche Verkürzung der Kanallänge, die wiederum den Widerstand im Ein-Zustand Ros(on) und die Gate-Drain-Ladung Qgd wesentlich verbessert. In einer Ausführungsform ver-20 tieft das erste Dielektrikumätzen das Dielektrikummaterial 216A bis zu einer Tiefe zwischen der Mitte bis zu der Endzieltiefe des Body-Bereichs. In einer anderen Ausführungsform wird mit dem ersten Dielektrikumvertiefen eine wesentliche Menge (z.B. mehr als 50 %) der abschließenden Dielektrikumvertiefungstiefe erhalten. 25
In Fig. 2F wird eine Gate-Elektrode 236 (die z.B. dotiertes Polysilizium umfasst) in jedem Graben 212 unter Verwendung bekannter Techniken gebildet. Es werden in dem Body-Bereich 232B unter Verwendung herkömmlicher Techniken hoch dotierte n-leitende Source-Bereiche 246 und 30 p-leitende Heavy-Body-Bereiche 248 gebildet. Es werden eine Dielektri- 14 14 ·· ·· • ·· ·· 99-99 • · • « • • · • · 9 • · • ♦ • · • · • · ···· • • • ♦ 9 9 999 * • · • · • • 9 9 ·· ·· • ···· 99 ··· kumkuppel (die z.B. BPSG umfasst) und die oberseitige Verbindungsschicht 252 (die z.B. Metall umfasst), welche die Source-Bereiche 246 und die Heavy-Body-Bereiche 248 kontaktiert, unter Verwendung bekannter Verfahren gebildet. In anderen Ausführungsformen wird Dielektrikumma-5 terial 250 derart gebildet, dass eine obere Oberfläche vorliegt, die im Wesentlichen koplanar mit oder geringfügig vertieft relativ zu der oberen Oberfläche des Mesa-Bereichs ist, so dass die Verbindungsschicht 252 im Wesentlichen planar ist. 10 Fig. 3A - 3F zeigen eine beispielhafte Prozessfolge, bei der die Abschirmelektrode, um die verbesserte Body/Gate-Ausrichtung zu erhalten, gemäß einer anderen Ausführungsform der Erfindung verwendet wird. In Fig. 3A werden Gräben 312 in dem Halbleiterbereich 214 unter Verwendung herkömmlicher Siliziumätztechniken gebildet. Wie bei den vorhergehenden 15 Ausführungsformen kann der Halbleiterbereich 314 ein hoch dotiertes n-leitendes Substrat mit einer schwach dotierten n-leitenden Epitaxieschicht, die sich über dem Substrat erstreckt, umfassen. Die Gräben 312 können entweder in der Epitaxieschicht oder in dem Substrat enden. Eine Abschirmdielektrikumschicht 322A, die die Grabenseitenwände und den 20 Boden auskleidet und sich über den Mesa-Bereichen erstreckt, wird unter Verwendung herkömmlicher Techniken gebildet. Es wird ein leitfähiges Material 336A (das z.B. Polysilizium umfasst), welches die Gräben 312 füllt, unter Verwendung bekannter Verfahren gebildet. 25 In Fig. 3B wird ein erstes Abschirmelektrodenvertiefen ausgeführt, um unter Verwendung bekannter Techniken leitfahiges Material 336A bis zu einer ersten Tiefe in den Gräben 312 zu vertiefen. Die erste Tiefe wäre zwischen der oberen Oberfläche 318 des Mesa-Bereichs und einem Boden des Body-Bereichs, der noch nicht gebildet worden ist. Die frei gelegten Abschnitte der Abschirmdielektrikumschicht 322A werden in Vorberei- 30 15 15 ·· ·· ·· • · · ···· • · · · • · · ··· • · · · • · · · ···· ·· ··« tung auf die anschließende Body-Implantation abgedünnt. In Fig. 3C wird ohne Verwendung einer Maske in dem aktiven Bereich des Chips eine schräge Implantation mit zwei Durchgängen 320 ausgeführt, wodurch durch die obere Oberfläche 318 des Mesa-Bereichs und durch die oberen 5 Grabenseitenwände, die nicht von dem vertieften leitfähigen Material 336B bedeckt sind, p-leitende Dotiermittel in den Mesa-Bereich implantiert werden. Somit wird der p-leitende Bereich 332A gebildet. Infolge der schrägen Implantation durch die oberen Grabenseitenwände erstreckt sich der p-leitende Bereich 332A tiefer entlang der Grabenseitenwände als 10 in der Mitte des Mesa-Bereichs.
In Fig. 3D wird leitfähiges Material 336B weiter bis zu seiner Endtiefe vertieft. Die abgedünnten Abschnitte 322B der Abschirmdielektrikumschicht verhindern eine Vertiefung der Mesa-Bereiche, wenn das leitfahige 15 Material 336B vertieft wird. Nach dem Vertiefen des leitfähigen Materials bis zu seiner Endtiefe werden die frei gelegten Abschnitte der Abschirmdielektrikumschicht entfernt. Anschließend wird ein Zwischenelektrodendielektrikum 316 über jeder Abschirmelektrode 224 unter Verwendung bekannter Techniken oder einer der Techniken, die in der oben genannten 20 Anmeldung offenbart sind, gebildet. In Fig. 3E wird eine Gate-Dielektrikumschicht 338 (die z.B. Oxid umfasst), welche die oberen Grabenseitenwände auskleidet und sich über den Mesa-Oberflächen erstreckt, unter Verwendung bekannter Techniken (z.B. Gate-Oxidation) gebildet. 25 Anschließend wird ein Body-Eintreibeprozess ausgeführt, um die implantierten Dotiermittel tiefer einzutreiben, wodurch der Body-Bereich 332B gebildet wird. Wie es zu sehen ist, weist der Body-Bereich 332B der schrägen Implantation ein erhöhtes Mittenprofil aufgrund auf. In einer Ausführungsform dient der gleiche Hochtemperaturprozess, der verwendet wird, 30 um das Gate-Dielektrikum zu bilden, dazu, die Body-Dotiermittel tiefer 16 ·· ·· • • · • · • • • • ♦ • · • • • · ··· • · • ♦ ♦ ·· ·· • ·· ·· • · · · · ···· • · • · • · ·· ··· einzutreiben, und somit ist kein separater Body-Eintreibeprozess erforderlich. Alternativ wird ein schneller thermischer Prozess nur ausgeführt, um die implantierten Dotiermittel zu aktivieren, ohne diese wesentlich einzutreiben. 5
Die nachfolgenden Prozessschritte zum Fertigstellen der Struktur sind ähnlich wie jene, die oben in Verbindung mit Fig. 2F beschrieben wurden, und werden somit nicht wiederholt. Die Vorteile dieser Ausführungsform sind ähnlich wie jene der Ausführungsform der Fig. 3A - 3F, die oben 10 umrissen wurden.
Obwohl oben eine Anzahl von spezifischen Ausführungsformen gezeigt und beschrieben wurde, sind Ausführungsformen der Erfindung nicht darauf beschränkt. Während die Techniken gemäß Ausfuhrungsformen 15 der Erfindung beispielsweise in n-Kanal-FET implementiert sind, können die Techniken auch in p-Kanal-FET implementiert sein, indem lediglich der Leitfähigkeitstyp der verschiedenen Bereiche verändert wird. Obgleich die Techniken in MOSFET implementiert sind, können sie auch in IGBT implementiert sein, indem lediglich das Substrat mit dem entgegengesetz-20 ten Leitfähigkeitstyp gegenüber den oben beschriebenen Ausführungsformen verwendet wird. Obgleich die oben beschriebenen verschiedenen Ausführungsformen in herkömmlichem Silizium implementiert sind, können diese Ausführungsformen und ihren offensichtlichen Varianten zusätzlich auch in Siliziumcarbid, Galliumarsenid, Galliumnitrid, Diamant 25 oder anderen Halbleitermaterialien implementiert sein. Ferner können die Merkmale von einer oder mehreren Ausführungsformen der Erfindung vorteilhaft mit Merkmalen von einer oder mehreren Ausführungsformen, die in der oben genannten Anmeldung offenbart sind, kombiniert werden, um weitere Verbesserungen des Vorrichtungsleistungsvermögens und der ··♦· ···· ·· 17 physikalischen Eigenschaften zu erhalten, ohne vom Schutzumfang der Erfindung abzuweichen.
Daher sollte der Schutzumfang der vorliegenden Erfindung nicht anhand 5 der obigen Beschreibung, sondern stattdessen anhand der beigefugten Ansprüche zusammen mit ihrem vollen Umfang an Äquivalenten ermittelt werden.
Claims (30)
- P43623 Patentansprüche Verfahren zum Bilden eines Feldeffekttransistors, umfassend: Bilden von Gräben in einem Halbleiterbereich von einem ersten Leitfähigkeitstyp; teilweises Füllen jedes Grabens mit einem oder mehreren Materialien; Durchführen einer schrägen Implantation mit zwei Durchgängen, um Dotiermittel von einem zweiten Leitfähigkeitstyp in den Halbleiterbereich durch eine obere Oberfläche des Halbleiterbereichs und durch obere Grabenseitenwände, die nicht von dem einen Material oder den mehren Materialien bedeckt sind, zu implantieren; Durchfuhren eines Hochtemperaturprozesses, um die implantierten Dotiermittel tiefer in den Mesa-Bereich einzutreiben, wodurch zwischen benachbarten Gräben Body-Bereiche von dem zweiten Leitfähigkeitstyp gebildet werden; und Bilden von Source-Bereichen vom ersten Leitfähigkeitstyp in jedem Body-Bereich. Verfahren nach Anspruch 1, wobei sich der Body-Bereich in der Nähe der Gräben tiefer als in der Mitte des Mesa-Bereiches zwischen benachbarten Gräben erstreckt. Verfahren nach Anspruch 1, wobei der Schritt des teilweisen Füllens der Gräben umfasst: Füllen der Gräben mit einem Dielektrikummaterial; und Durchführen eines ersten Dielektrikumvertiefens, um das Dielektrikummaterial in jedem Graben bis zu einer ersten Tiefe zu vertiefen. Verfahren nach Anspruch 3, ferner umfassend: nach der schrägen Implantation mit zwei Durchgängen Durchführen eines zweiten Dielektrikumvertiefens, um das Dielektrikummaterial weiter zu vertiefen, wodurch ein verbleibender Abschnitt des Dielektrikummaterials nach dem zweiten Dielektrikumvertiefen in einem Bodenabschnitt jedes Grabens ein dickes Bodendielektrikum bildet. Verfahren nach Anspruch 4, wobei der Hochtemperaturprozess das Bilden einer Gate-Dielektrikumschicht, die Seitenwände jedes Grabens auskleidet, umfasst. Verfahren nach Anspruch 4, das ferner das Bilden einer Gate-Dielektrikumschicht, die Seitenwände jedes Grabens auskleidet, umfasst, wobei der Hochtemperaturprozess einen Body-Eintreibe-prozess umfasst. Verfahren nach Anspruch 4, ferner umfassend: Bilden einer Gate-Dielektrikumschicht, die Seitenwände jedes Grabens auskleidet; Bilden einer Gate-Elektrode in jedem Graben; Bilden von Source-Bereichen von dem ersten Leitfähigkeitstyp in dem Body-Bereich; und Bilden von Heavy-Body-Bereichen von dem zweiten Leitfähigkeitstyp in den Body-Bereichen, wobei die Heavy-Body-Bereiche eine höhere Dotierungskonzentration als die Body-Bereiche aufweisen. 3 3 ·· ···· ···· ···♦ · • t · · • · · « · ♦ ♦ 4 ··»« • · · · ·· ·
- 8. Verfahren nach Anspruch 1, wobei der Schritt des teilweisen Füllens der Gräben umfasst: Füllen eines Bodenabschnitts jedes Grabens mit einer Ab-5 schirmelektrode, wobei die Abschirmelektroden von dem Halbleiter bereich isoliert sind; Füllen eines verbleibenden Abschnitts jedes Grabens mit einem Dielektrikummaterial; Durchführen eines ersten Dielektrikumvertiefens, um das Di-10 elektrikummaterial in jedem Graben bis zu einer ersten Tiefe zu ver tiefen.
- 9. Verfahren nach Anspruch 8, umfassend: nach der schrägen Implantation mit zwei Durchgängen Durchführen 15 eines zweiten Dielektrikumvertiefens, um das Dielektrikummaterial weiter zu vertiefen, wobei ein verbleibender Abschnitt des Dielektrikummaterials nach dem zweiten Dielektrikumvertiefen über der Abschirmelektrode in jedem Graben eine Zwischenelektrodendielektrikumschicht bildet. 20
- 10. Verfahren nach Anspruch 9, wobei der Hochtemperaturprozess das Bilden einer Gate-Dielektrikumschicht, die obere Seitenwände jedes Grabens auskleidet, umfasst.
- 11. Verfahren nach Anspruch 9, das ferner das Bilden einer Gate-Di- elektrikumschicht, die obere Seitenwände jedes Grabens auskleidet, umfasst, wobei der Hochtemperaturprozess einen Body-Eintreibe-prozess umfasst. Verfahren nach Anspruch 9, ferner umfassend: Bilden einer Abschirmdielektrikumschicht, die untere Seitenwände jedes Grabens auskleidet, wobei die Abschirmdielektrikumschicht die Abschirmelektrode in jedem Graben von dem Halbleiterbereich isoliert; Bilden einer Gate-Dielektrikumschicht, die obere Seitenwände jedes Grabens auskleidet, wobei die Gate-Dielektrikumschicht dünner als die Abschirmdielektrikumschicht ist; Bilden einer Gate-Elektrode in einem oberen Abschnitt jedes Grabens, wobei jede Gate-Elektrode von ihrer darunter liegenden Abschirmelektrode isoliert ist; Bilden von Source-Bereichen von dem ersten Leitfähigkeitstyp in dem Body-Bereich benachbart zu den Gräben; und Bilden von Heavy-Body-Bereichen von dem zweiten Leitfähigkeitstyp in den Body-Bereichen, wobei die Heavy-Body-Bereiche eine höhere Dotierungskonzentration als die Body-Bereiche aufweisen. Verfahren nach Anspruch 1, wobei der Schritt des teilweisen Füllens der Gräben umfasst: Bilden einer Abschirmdielektrikumschicht, die Seitenwände und einen Boden jedes Grabens auskleidet; Füllen jedes Grabens mit einem leitfähigen Material; und Vertiefen des leitfähigen Materials in jedem Graben bis zu einer ersten Tiefe. Verfahren nach Anspruch 13, ferner umfassend: nach der schrägen Implantation mit zwei Durchgängen weiteres Vertiefen des leitfähigen Materials in jeden Graben, wobei ein verbleibender Abschnitt jedes leitfähigen Materials in jedem Graben eine Abschirmelektrode bildet. ·· ·· · • · · · • · · · · » · · ··· Λ · · · · ·· ·· « ·· ·· ···· • · • • • • • • ··· • • · • • · • ···· ·# ··· 5
- 15. Verfahren nach Anspruch 14, ferner umfassend: vor dem Durchführen der schrägen Implantation mit zwei Durchgängen Abdünnen von Abschnitten der Abschirmdielektrikum-5 Schicht, die nicht von dem vertieften leitfähigen Material bedeckt sind.
- 16. Verfahren nach Anspruch 14, wobei der Hochtemperaturprozess das Bilden einer Gate-Dielektrikumschicht, die obere Seitenwände jedes 10 Grabens auskleidet, umfasst.
- 17. Verfahren nach Anspruch 14, das ferner das Bilden einer Gate- Dielektrikumschicht, die obere Seitenwände jedes Grabens auskleidet, umfasst, wobei der Hochtemperaturprozess einen Body-Ein-15 treibeprozess umfasst.
- 18. Verfahren nach Anspruch 14, ferner umfassend: Bilden einer Gate-Dielektrikumschicht, die obere Seitenwände jedes Grabens auskleidet, wobei die Gate-Dielektrikumschicht dün-20 ner als die Abschirmdielektrikumschicht ist; Bilden einer Gate-Elektrode in einem oberen Abschnitt jedes Grabens, wobei jede Gate-Elektrode von ihrer darunter liegenden Abschirmelektrode isoliert ist; Bilden von Source-Bereichen von dem ersten Leitfähigkeitstyp 25 in dem Body-Bereich benachbart zu den Gräben; und Bilden von Heavy-Body-Bereichen von dem zweiten Leitfähigkeitstyp in dem Body-Bereich, wobei die Heavy-Body-Bereiche eine höhere Dotierungskonzentration als der Body-Bereich aufweisen.• •Μ • · · · • · · · · · • · · • · · • ·· ··· 6 19. 5 10 15 Verfahren zum Bilden eines Feldeffekttransistors, umfassend: Bilden von Gräben in einem Halbleiterbereich von einem ersten Leitfähigkeitstyp; Füllen der Gräben mit einem Dielektrikummaterial; Vertiefen des Dielektrikummaterials in jedem Graben bis zu einer ersten Tiefe; Durchführen einer schrägen Implantation mit zwei Durchgängen, um Dotiermittel von einem zweiten Leitfähigkeitstyp in Mesa-Bereichen zwischen benachbarten Gräben durch obere Grabenseitenwände, die nicht von dem vertieften Dielektrikummaterial bedeckt sind, zu implantieren; nach der schrägen Implantation mit zwei Durchgängen weiteres Vertiefen des vertiefen Dielektrikummaterials; und Durchführen eines Hochtemperaturprozesses, um die implantierten Dotiermittel tiefer in den Mesa-Bereich einzutreiben und somit in dem Halbleiterbereich einen Body-Bereich von dem zweiten Leitfähigkeitstyp zu bilden. 20. 20 Verfahren nach Anspruch 19, wobei ein verbleibender Abschnitt des Dielektrikummaterials nach dem zweiten Dielektrikumvertiefen in einem Bodenabschnitt jedes Grabens ein dickes Bodendielektrikum bildet. 21. 25 Verfahren nach Anspruch 19, wobei der Hochtemperaturprozess das Bilden einer Gate-Dielektrikumschicht, die Seitenwände jedes Grabens auskleidet, umfasst.
- 22. Verfahren nach Anspruch 19, das ferner das Bilden einer Gate-Dielektrikumschicht, die Seitenwände jedes Grabens auskleidet,• · • · 7 umfasst, wobei der Hochtemperaturprozess einen Body-Eintreibe-prozess umfasst.
- 23. Verfahren nach Anspruch 19, das ferner umfasst: 5 Bilden einer Gate-Dielektrikumschicht, die die Seitenwände jedes Grabens auskleidet; und Bilden einer Gate-Elektrode in jedem Graben.
- 24. Verfahren nach Anspruch 19, ferner umfassend: 10 Bilden von Source-Bereichen von dem ersten Leitfähigkeitstyp in dem Body-Bereich; Bilden von Heavy-Body-Bereichen von dem zweiten Leitfahigkeitstyp in dem Body-Bereich, wobei die Heavy-Body-Bereiche eine höhere Dotierungskonzentration als der Body-Bereich aufweisen. 15
- 25. Verfahren nach Anspruch 19, wobei sich der Body-Bereich in der Nähe der Gräben tiefer als in der Mitte des Mesa-Bereichs zwischen benachbarten Gräben erstreckt.
- 26. Verfahren nach Anspruch 19, wobei der Halbleiter ein Substrat und eine Epitaxieschicht umfasst, die sich über dem Substrat erstreckt, wobei die Epitaxieschicht eine niedrigere Dotierungskonzentration als das Substrat aufweist, wobei sich die Gräben in die Epitaxieschicht erstrecken und in dieser enden. 25
- 27. Verfahren zum Bilden eines Feldeffekttransistors mit abgeschirmtem Gate, umfassend: Bilden von Gräben in einem Halbleiterbereich von einem ersten Leitfähigkeitstyp; 8 Füllen eines Bodenabschnitts jedes Grabens mit einer Abschirmelektrode, wobei die Abschirmelektrode von dem Halbleiterbereich isoliert ist; Füllen eines verbleibenden Abschnitts jedes Grabens mit ei-5 nem Dielektrikummaterial; Vertiefen des Dielektrikummaterials in jedem Graben bis zu einer ersten Tiefe; Durchführen einer schrägen Implantation mit zwei Durchgängen, um Dotiermittel von einem zweiten Leitfähigkeitstyp in Mesa-10 Bereiche zwischen benachbarten Gräben durch obere Grabensei tenwände, die nicht von dem vertiefen Dielektrikummaterial bedeckt sind, zu implantieren; nach der schrägen Implantation mit zwei Durchgängen weiteres Vertiefen des vertiefen Dielektrikummaterials; und 15 Durchführen eines Hochtemperaturprozesses, um die implan tierten Dotiermittel tiefer in den Mesa-Bereich einzutreiben und somit in dem Halbleiterbereich einen Body-Bereich von dem zweiten Leitfahigkeitstyp zu bilden.
- 28. Verfahren nach Anspruch 27, wobei ein verbleibender Abschnitt des Dielektrikummaterials nach den zwei Vertiefungsschritten über der Abschirmelektrode in jedem Graben eine Zwischenelektrodendielektrikumschicht bildet.
- 29. Verfahren nach Anspruch 27, wobei der Hochtemperaturprozess das Bilden einer Gate-Dielektrikumschicht, die obere Seitenwände jedes Grabens auskleidet, umfasst. Verfahren nach Anspruch 27, das ferner das Bilden einer Gate-Dielektrikumschicht, die obere Seitenwände jedes Grabens auskleidet, 30. 30 9 ♦ ♦♦♦ • ·· · ··· umfasst, wobei der Hochtemperaturprozess einen Body-Eintreibe-prozess umfasst.
- 31. Verfahren nach Anspruch 27, ferner umfassend: 5 Bilden einer Abschirmdielektrikumschicht, die untere Seiten wände jedes Grabens auskleidet, wobei die Abschirmdielektrikumschicht die Abschirmelektrode in jedem Graben von dem Halbleiterbereich isoliert; Bilden einer Gate-Dielektrikumschicht, die obere Seitenwände 10 jedes Grabens auskleidet, wobei die Gate-Dielektrikumschicht dün ner als die Abschirmdielektrikumschicht ist; und Bilden einer Gate-Elektrode in jedem Graben in einem oberen Abschnitt jedes Grabens, wobei jede Gate-Elektrode von ihrer darunter liegenden Abschirmelektrode isoliert ist. 15
- 32. Verfahren nach Anspruch 27, ferner umfassend: Bilden von Source-Bereichen von dem ersten Leitfähigkeitstyp in dem Body-Bereich benachbart zu den Gräben; Bilden von Heavy-Body-Bereichen von dem zweiten Leitfähig-20 keitstyp in dem Body-Bereich, wobei die Heavy-Body-Bereiche eine höhere Dotierungskonzentration als der Body-Bereich aufweisen. 33. Verfahren nach Anspruch 27, wobei sich der Body-Bereich in der Nähe der Gräben tiefer als in der Mitte des Mesa-Bereichs zwischen benachbarten Gräben erstreckt.
- 34. Verfahren nach Anspruch 27, wobei der Halbleiter ein Substrat und eine Epitaxieschicht umfasst, die sich über dem Substrat erstreckt, wobei die Epitaxieschicht eine niedrigere Dotierungskonzentration 2510 als das Substrat aufweist, wobei sich die Gräben in die Epitaxieschicht erstrecken und in dieser enden.
- 35. Verfahren nach Anspruch 27, wobei der Halbleiter ein Substrat und 5 eine Epitaxieschicht umfasst, die sich über dem Substrat erstreckt, wobei die Epitaxieschicht eine niedrigere Dotierungskonzentration als das Substrat aufweist, wobei sich die Gräben durch die Epitaxieschicht erstrecken und in dem Substrat enden.
- 36. Verfahren zum Bilden eines Feldeffekttransistors mit abgeschirm tem Gate, umfassend: Bilden von Gräben in einem Halbleiterbereich von einem ersten Leitfähigkeitstyp; Bilden einer Abschirmdielektrikumschicht, die Seitenwände 15 und einen Boden jedes Grabens auskleidet; Füllen jeden Grabens mit einem leitfähigen Material; Vertiefen des leitfähigen Materials bis zu einer ersten Tiefe in jedem Graben; Durchführen einer schrägen Implantation mit zwei Durchgän-20 gen, um Dotiermittel von einem zweiten Leitfähigkeitstyp in Mesa- Bereiche zwischen benachbarten Gräben durch obere Grabenseitenwände, die nicht von dem vertieften leitfähigen Material bedeckt sind, zu implantieren; nach der schrägen Implantation mit zwei Durchgängen weite-25 res Vertiefen des leitfähigen Materials in jeden Graben, wobei ein verbleibender Abschnitt jedes leitfähigen Materials in jedem Graben eine Abschirmelektrode bildet; und Durchführen eines Hochtemperaturprozesses, um die implantierten Dotiermittel tiefer in den Mesa-Bereich einzutreiben und da-·♦ ··«· ♦ · ♦ ··· 11 durch in dem Halbleiterbereich einen Body-Bereich von dem zweiten Leitfähigkeitstyp zu bilden.
- 37. Verfahren nach Anspruch 36, ferner umfassend: 5 vor dem Durchführen der schrägen Implantation mit zwei Durch gängen Abdünnen von Abschnitten der Abschirmdielektrikumschicht, die nicht von dem vertieften leitfähigen Material bedeckt sind.
- 38. Verfahren nach Anspruch 36, wobei der Hochtemperaturprozess das Bilden einer Gate-Dielektrikumschicht, die obere Seitenwände jedes Grabens auskleidet, umfasst.
- 39. Verfahren nach Anspruch 36, das ferner das Bilden der Gate-Di-15 elektrikumschicht, die obere Seitenwände jedes Grabens auskleidet, umfasst, wobei der Hochtemperaturprozess einen Body-Ein-treibeprozess umfasst.
- 40. Verfahren nach Anspruch 36, ferner umfassend: 20 Bilden einer Gate-Dielektrikumschicht, die obere Seitenwände jedes Grabens auskleidet, wobei die Gate-Dielektrikumschicht dünner als die Abschirmdielektrikumschicht ist; und Bilden einer Gate-Elektrode in jedem Graben in einem oberen Abschnitt jedes Grabens, wobei jede Gate-Elektrode von ihrer dar-25 unter liegenden Abschirmelektrode isoliert ist.
- 41. Verfahren nach Anspruch 36, ferner umfassend: Bilden von Source-Bereichen von dem ersten Leitfahigkeitstyp in dem Body-Bereich benachbart zu den Gräben; J• Ml ··· 12 Bilden von Heavy-Body-Bereichen von dem zweiten Leitfahig-keitstyp in dem Body-Bereich, wobei die Heavy-Body-Bereiche eine höhere Dotierungskonzentration als der Body-Bereich aufweisen.
- 42. Verfahren nach Anspruch 36, wobei sich der Body-Bereich in der Nähe der Gräben tiefer als in der Mitte des Mesa-Bereiches zwischen benachbarten Gräben erstreckt.
- 43. Verfahren nach Anspruch 36, wobei der Halbleiter ein Substrat und 10 eine Epitaxieschicht umfasst, die sich über dem Substrat erstreckt, wobei die Epitaxieschicht eine niedrigere Dotierungskonzentration als das Substrat aufweist, wobei sich die Gräben in die Epitaxieschicht erstrecken und in dieser enden.
- 44. Verfahren nach Anspruch 36, wobei der Halbleiter ein Substrat und eine Epitaxieschicht umfasst, die sich über dem Substrat erstreckt, wobei die Epitaxieschicht eine niedrigere Dotierungskonzentration als das Substrat aufweist, wobei sich die Gräben durch die Epitaxieschicht erstrecken und in dem Substrat enden. 20
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US11/551,992 US7416948B2 (en) | 2003-12-30 | 2006-10-23 | Trench FET with improved body to gate alignment |
| PCT/US2007/081554 WO2008147437A1 (en) | 2006-10-23 | 2007-10-16 | Trench fet with improved body to gate alignment |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| AT506507A2 true AT506507A2 (de) | 2009-09-15 |
Family
ID=37911470
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| AT0944807A AT506507A2 (de) | 2006-10-23 | 2007-10-16 | Trench-fet mit verbesserter body/gate-ausrichtung |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US7416948B2 (de) |
| KR (1) | KR101389412B1 (de) |
| CN (1) | CN101529581B (de) |
| AT (1) | AT506507A2 (de) |
| DE (1) | DE112007002488T5 (de) |
| TW (1) | TWI438846B (de) |
| WO (1) | WO2008147437A1 (de) |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006135746A2 (en) | 2005-06-10 | 2006-12-21 | Fairchild Semiconductor Corporation | Charge balance field effect transistor |
| TWI400757B (zh) * | 2005-06-29 | 2013-07-01 | 快捷半導體公司 | 形成遮蔽閘極場效應電晶體之方法 |
| US7544571B2 (en) * | 2006-09-20 | 2009-06-09 | Fairchild Semiconductor Corporation | Trench gate FET with self-aligned features |
| KR100879733B1 (ko) * | 2007-06-26 | 2009-01-20 | 삼성전자주식회사 | 비휘발성 메모리 장치 및 그 형성 방법 |
| ATE515064T1 (de) * | 2007-10-29 | 2011-07-15 | Nxp Bv | Graben-gate-mosfet und verfahren zu dessen herstellung |
| US8174067B2 (en) | 2008-12-08 | 2012-05-08 | Fairchild Semiconductor Corporation | Trench-based power semiconductor devices with increased breakdown voltage characteristics |
| US8304829B2 (en) | 2008-12-08 | 2012-11-06 | Fairchild Semiconductor Corporation | Trench-based power semiconductor devices with increased breakdown voltage characteristics |
| US8227855B2 (en) | 2009-02-09 | 2012-07-24 | Fairchild Semiconductor Corporation | Semiconductor devices with stable and controlled avalanche characteristics and methods of fabricating the same |
| US8148749B2 (en) | 2009-02-19 | 2012-04-03 | Fairchild Semiconductor Corporation | Trench-shielded semiconductor device |
| US8049276B2 (en) | 2009-06-12 | 2011-11-01 | Fairchild Semiconductor Corporation | Reduced process sensitivity of electrode-semiconductor rectifiers |
| US8319290B2 (en) | 2010-06-18 | 2012-11-27 | Fairchild Semiconductor Corporation | Trench MOS barrier schottky rectifier with a planar surface using CMP techniques |
| US9142662B2 (en) * | 2011-05-06 | 2015-09-22 | Cree, Inc. | Field effect transistor devices with low source resistance |
| CN103094324B (zh) * | 2011-11-08 | 2016-03-23 | 无锡华润上华半导体有限公司 | 沟槽型绝缘栅双极型晶体管及其制备方法 |
| JP7465123B2 (ja) | 2020-03-12 | 2024-04-10 | 株式会社東芝 | 半導体装置 |
| JP7417499B2 (ja) * | 2020-09-14 | 2024-01-18 | 株式会社東芝 | 半導体装置の製造方法及び半導体装置 |
| US12389620B2 (en) * | 2020-12-30 | 2025-08-12 | Stmicroelectronics S.R.L. | Split-gate trench MOS transistor with self-alignment of gate and body regions |
| CN113594043A (zh) * | 2021-09-28 | 2021-11-02 | 杭州芯迈半导体技术有限公司 | 沟槽型mosfet器件及其制造方法 |
| US12490451B2 (en) | 2022-03-02 | 2025-12-02 | Semiconductor Components Industries, Llc | Process of forming an electronic device including a component structure adjacent to a trench |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB9512089D0 (en) * | 1995-06-14 | 1995-08-09 | Evans Jonathan L | Semiconductor device fabrication |
| KR19980014820A (ko) * | 1996-08-16 | 1998-05-25 | 김광호 | 트랜치 게이트형 모스 전계효과 트랜지스터 및 그 제조방법 |
| DE19908809B4 (de) * | 1999-03-01 | 2007-02-01 | Infineon Technologies Ag | Verfahren zur Herstellung einer MOS-Transistorstruktur mit einstellbarer Schwellspannung |
| US6316806B1 (en) * | 1999-03-31 | 2001-11-13 | Fairfield Semiconductor Corporation | Trench transistor with a self-aligned source |
| GB0022149D0 (en) * | 2000-09-09 | 2000-10-25 | Zetex Plc | Implantation method |
| JP4699692B2 (ja) * | 2003-12-26 | 2011-06-15 | ローム株式会社 | 半導体装置の製造方法および半導体装置 |
| US20050242411A1 (en) * | 2004-04-29 | 2005-11-03 | Hsuan Tso | [superjunction schottky device and fabrication thereof] |
| DE102004024661B4 (de) * | 2004-05-18 | 2006-04-13 | Infineon Technologies Ag | Verfahren zur Herstellung eines Trenchtransistors |
| JP4976658B2 (ja) * | 2005-04-05 | 2012-07-18 | セイコーインスツル株式会社 | 半導体装置の製造方法 |
| TWI400757B (zh) * | 2005-06-29 | 2013-07-01 | 快捷半導體公司 | 形成遮蔽閘極場效應電晶體之方法 |
-
2006
- 2006-10-23 US US11/551,992 patent/US7416948B2/en not_active Expired - Lifetime
-
2007
- 2007-10-16 AT AT0944807A patent/AT506507A2/de not_active Application Discontinuation
- 2007-10-16 CN CN2007800395926A patent/CN101529581B/zh not_active Expired - Fee Related
- 2007-10-16 KR KR1020097009087A patent/KR101389412B1/ko active Active
- 2007-10-16 DE DE112007002488T patent/DE112007002488T5/de not_active Withdrawn
- 2007-10-16 WO PCT/US2007/081554 patent/WO2008147437A1/en not_active Ceased
- 2007-10-22 TW TW096139476A patent/TWI438846B/zh active
Also Published As
| Publication number | Publication date |
|---|---|
| KR101389412B1 (ko) | 2014-04-25 |
| KR20090078816A (ko) | 2009-07-20 |
| WO2008147437A1 (en) | 2008-12-04 |
| TW200832565A (en) | 2008-08-01 |
| DE112007002488T5 (de) | 2009-09-10 |
| US20070082441A1 (en) | 2007-04-12 |
| US7416948B2 (en) | 2008-08-26 |
| CN101529581B (zh) | 2013-02-13 |
| CN101529581A (zh) | 2009-09-09 |
| TWI438846B (zh) | 2014-05-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| AT506507A2 (de) | Trench-fet mit verbesserter body/gate-ausrichtung | |
| AT504289A2 (de) | Trench-gate-feldeffekttransistoren und verfahren zum bilden derselben | |
| AT504290A2 (de) | Feldeffekttransistor mit ladungsgleichgewicht | |
| DE69735349T2 (de) | Graben-dmos-transistor mit leichtdotierter wanne | |
| DE112006000832B4 (de) | Trenched-Gate-Feldeffekttransistoren und Verfahren zum Bilden derselben | |
| DE69430768T2 (de) | Graben-DMOS transistor mit einem kurzen Kanal | |
| DE102013113284B4 (de) | Halbleitervorrichtung und Verfahren zum Herstellen einer Halbleitervorrichtung | |
| DE10196441B4 (de) | Verfahren zur Herstellung eines MOSFET | |
| DE102008039845B4 (de) | IGBT mit einem Halbleiterkörper | |
| DE102013105763B4 (de) | Verfahren zum herstellen einer halbleitervorrichtung | |
| DE102018104581A1 (de) | Siliziumcarbid-Halbleitervorrichtung und Herstellungsverfahren | |
| DE102009031657A1 (de) | Aufbau und Verfahren zum Ausbilden eines Trench-Fet mit abgeschirmtem Gate mit einem Zwischenelektroden-Dielektrikum mit einem Low-K-Dielektrikum darin | |
| DE102005041793B4 (de) | Top Drain MOSgated Einrichtung und Herstellungsprozess dafür | |
| DE102014109926A1 (de) | Halbleitervorrichtung mit einer Vielzahl von Transistorzellen und Herstellungsverfahren | |
| DE112007000700T5 (de) | Trench-FET mit hoher Dichte und integrierter Schottky-Diode und Herstellungsverfahren | |
| DE112008002677T5 (de) | FET hoher Dichte mit integriertem Schottky | |
| DE10131705B4 (de) | Verfahren zur Herstellung eines DMOS-Transistors | |
| DE102015121497B4 (de) | Halbleitervorrichtung mit einem ersten gategraben und einem zweiten gategraben | |
| DE102014119603B4 (de) | Verfahren zum herstellen einer halbleitervorrichtung und halbleitervorrichtung | |
| AT505498A2 (de) | Selbstjustierende graben-mosfet-struktur und herstellungsverfahren | |
| DE102009002813B4 (de) | Verfahren zur Herstellung eines Transistorbauelements mit einer Feldplatte | |
| DE102016114229B3 (de) | Transistorbauelement mit einer zwei schichten umfassenden feldelektrodeund sein herstellverfahren | |
| DE10131706B4 (de) | Verfahren zur Herstellung eines DMOS-Transistors | |
| DE102013102491A1 (de) | Halbleitervorrichtung mit hilfsstruktur und verfahren zur herstellung einer halbleitervorrichtung | |
| DE10131707B4 (de) | Verfahren zur Herstellung eines DMOS-Transistors und dessen Verwendung zur Herstellung einer integrierten Schaltung |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| REJ | Rejection |
Effective date: 20160515 |