TW200839836A - Method and system for logic design for cell projection particle beam lithography - Google Patents

Description

200839836 九、發明說明： 發明領域 [0001]本發明的領域係與粒子束微影法有關，並且其係 4寸別地與用於晶胞投射粒子束微影術之邏輯設計有關。

V C先前技術3 發明背景 [0002] 在今日的半導體製造程中，通常會使用運用光罩 之光學微影術。然而，會隨著結構特徵尺寸縮小而快速地 1〇增加之光罩成本，將會對半導體的製備造成嚴重的問題。 未使用光罩的各種不同的方法已經被提出以解決這個問 題’例如ML2(較少光罩微影術）。在各種不同的ML2技術中 之較有前景的是一電子束直接描繪作用（EBDW)。然而，這 個方法的問題在於其之相對較低的產率，其阻礙了其之量

Is 產用途。因此，EBDW僅被運用於研發與生產ASICs之互相 連接層中。 [0003] —晶胞投射(CP)技術已經被提出來減少eb的描 繪時間，該技術包括使用一包含有晶胞組形並允許晶胞組 形可以用一次照射作用來形成之模板光罩，其相較於傳统 20 的VSB(可變形光束）方法將可以減少總描繪時間。 [0004] 第1圖顯不一晶胞投射EB描纟會技術的概念。一電 子束來源100會投射出一電子束102，其係以形成於一第〜 孔洞106中之矩形孔洞104來形成矩形1〇8外形，然後被投射 通過形成於一模板光罩112中之第二孔洞11〇。 5 200839836 [0005] —傳統的VSB機器通常會運用一相對較簡單的 圖案來作為模板光罩112孔洞n〇,以形成具有可變的尺寸 之矩形者三角形，並將其投射於晶圓或基材116之一表面 上，而在晶圓116上之晶片圖案114係藉著將那些簡單的矩 5开/或一角形之开々狀組合而形成。另一方面，在晶胞投射的 情況中，該模板光罩112可以包含作為模板光罩112之孔洞 110的許多複雜圖案。每個孔洞圖案11〇可以是尺寸為 lOxlOmn2之任何複雜圖案。包含在模板光罩上之此等圖案 的典型具體例，係為例如邏輯閘電路或正反器電路的圖案 10 之標準晶胞庫的實體。 [0006] 第2圖顯示在在一具有數個晶胞區域2〇4的模板 光罩202上之晶胞組形佈設2〇〇的具體例。依據該晶胞區域 尺寸之不同，該晶胞區域之數目的具體例有1〇〇個。藉著選 定此等晶胞中之一者，晶胞組形可以藉著EB曝光而在一次 15知射作用下描繪於一晶圓上，因而相較於在VSB的情況中 之十次或更多次的照射作用而言，將可以減少描繪時間。 [0007] 然而，CP技術的問題在於可以被包含於一模板 光罩中之晶胞數目有限。因為一 ASICs之晶胞庫通常具有 300_500個晶胞，而該模板光罩應該要包含有每個晶胞之所 20有可能方位，所以使得在單一模板光罩上不太可能容納每 一種所需要之晶胞圖形。在此情況中於該模板上之有限的 晶胞數量’會使得僅有一部份之用於1€：晶片中的晶胞可以 採用CP作用來描繪，而使得其在產量上的改良有限。 [0008] 參照第3圖，傳統的LSI設計流程300包含有邏輯 6 200839836 電路設計與模板設計。大體而言，邏輯電路的合成係用來 作為一種使得該邏輯電路設計最佳化之技術，其通常係由 例如在RTL(暫存器轉移層次）中之功能性描述310，以及久 種不同的邏輯電路設計限制312開始。該功能性描述31〇首 先藉著邏輯轉換322而轉換成一邏輯電路，並接著藉由技術 元件對映(technology mapping)324而轉換為包含有_給定 晶胞庫304之晶胞實體的最終邏輯電路330，該晶胞庫係針 對一定加工技術而預先設計302,並且包含有一組具有例如 佈設圖案和性能資料之實施細節的標準晶胞。 10 15 20 [0009] 在此一邏輯電路合成加工處理32〇期間，一系列 的苓數和限制係被用於進行最適化作用。一般常用的參數 和限制包含有時間延遲（時序訊息）、能量消耗與面積大小 (實際尺寸）。在晶胞投射EB的情況中，在經過佈設設計34〇 之後，一用於CP作用的模板光罩354係被設計350與製造 352。在該模板光罩設計方面，通常被運用之晶胞組形係被 儘可能地包含於該模板中以減少該EB描繪時間。然後，該 佈設設計340與模板設計350係被用於EB資料製備360，而自 其取得之該EB資料362係與該模板354—起用來進行EB描 繪作用’並依照該佈設設計34〇而於一晶圓或基材38〇上製 造370該邏輯電路33〇。該LSI設計和模板設計之流程係普遍 地被應用於EB描繪作用中。 [0010] 然而，由於模板之容量有限，實質上很多的晶胞 將不會被包含在該模板中，其等必須要以VSB來進行描 繪。因此’由cp作用所減少之描繪時間就會受到限制。這 7 200839836 是在傳統的設計流程300在邏輯設計程序期間並不會被計 入描繪時間内。 [0011] 目鈾仍需要針為晶胞投射(Cp)電子束(eb)微影 術之較佳的邏輯設計方式。 5 【明内】 發明概要 [0012] 本發明係與一種用於藉著該晶胞投射（cp)電子 束(EB)微影術而製備之積體電路的邏輯設計之方法和系統 有關，其係為一種粒子束微影術的形式。此一邏輯設計方 10法之一特徵需要考量會影響EB描繪時間之該模板資訊以使 得該邏輯電路最適化。這個方法的一種應用係該模板為預 先設计之情況，而該邏輯設計係被最適化或者係至少使用 該模板貧訊（例如何種晶胞係被包含於該模板中）來加以改 良。另一種應用係該模板並非為預先設計之情況，而該邏 15輯電路以及接下來的模板係被最適切地設計，以在考量與 該模板有關之限制以及CP和VSB的照射次數下，最小化或 者至少至少減少該描繪時間。在任何一種情況中，都可以 在該電路的功能性質相同的時候，達成較短的E B描繪時間。 [0013] 本發明可以被應用於包括有電子束（eb)微影 20術、光+田射光束微影術以及x光束微影術之任何類型的粒 子束微影術技術(其係使用至少二個孔洞(模板光罩）以及例 如光+田射光束與X光波束之粒子束來源來描繪圖案）以及 電子束微影術。 [0 014 ]在-具體例中，—則於粒子束微影術的方法和 8 200839836 系統’係包含有預先界定一具有數個與—晶胞的特性參數 有關之晶胞組形的晶胞庫，預先界定一用於晶胞投射㈣ 作用的模板光罩，其具有數個帶有來自該晶胞庫之資訊的 該等晶胞組形，將該模板光罩的每個晶胞之與粒子束微影 5術有關的模板資訊加入至該晶胞庫，製造該模板光罩，考 罝與該粒子束微影術有關之該模板資訊，而以一給定之功 能性描述與限制來合成並最適化一邏輯電路，由該最佳的 邏輯電路設計來產生一佈設設計，並運用該佈設設計與模 板光罩，而藉著晶胞投射(cp)粒子束微影術來在一基材上 10 形成邏輯電路。 [0015]在一具體例中，一種用於粒子束微影術的方法和 糸、、、先係包δ有預先界疋一具有數個與一晶胞的特性參數 有關之晶胞組形的晶胞庫，預先界定一用於晶胞投射（cp) 作用的模板光罩，其具有數個帶有來自該晶胞庫之資訊的 15該等晶胞組形，將該模板光罩的每個晶胞之與粒子束微影 術有關的模板資訊加入至該晶胞庫，製造該模板光罩，考 ϊ與该粒子束微影術有關之該模板資訊，而用一功能性描 述與限制來合成並最適化一邏輯電路以作為一第一最適化 製程，進行該邏輯電路之時序分析，藉著反覆地更換晶胞 20來改良該邏輯電路設計，而解決或是減少由上述分析中所 發現之問題以作為第二最適化過程，由該最佳的邏輯電路 叹叶來產生一佈設設計，並運用該佈設設計與模板光罩， 而藉著晶胞投射(C P)粒子束微影術來在一基材上形成邏輯 電路。 9 200839836 ^ [0016]在一具體例中，一種用於粒子束微影術的方法和 系統，係包含有預先界定一具有數個與一晶胞的特性參數 有關之晶胞組形的晶胞庫，預先界定一用於晶胞投射(cp) 作用的模板光罩，其具有數個帶有來自該晶胞庫之資訊的 " ^等曰曰胞組形，將與該模板光罩之每個晶胞的粒子束微影 w 術相關的模板資訊加入至該晶胞庫，製造該模板光罩，在 不考里该模板資訊下以一依據該晶胞庫的邏輯元件之功能 • 性“述與限制來合成一邏輯電路，最適化地將該在該電路 1中的邏輯晶胞對映形成包含模板訊息之對應的實體晶胞實 0知組形’由該最佳的邏輯電路設計來產生一佈設設計，並 運用該佈设设計與模板光罩，而藉著晶胞投射㈣粒子束 微影術來在一基材上形成邏輯電路。 /[0017]在-具體例巾，_種用於粒子束微影術的方法和 1系、、先’係包含有預先界定一具有數個與一晶胞的特性參數 ‘ 15彳關之晶胞組形的晶胞庫，將模板限制資訊增加至該晶胞 • 冑’該資訊係為設計用於粒子束《彡狀模板光罩所需要 的，界定每個晶胞之‘描緣時間減少效率，(其會反應以晶胞 投射(CP)微影術來進行描繪的情況，以及以可變形光束 (VSB)微影術來進行描繪的情況巾之料時間的差異）並將 20其增加至該晶胞庫，在考量描搶時間減低效率下，而以一 給定的功能描述和限制來合成與最適化一邏輯電路，考量 該模板光罩之整體描繪時間減低效率，而在該給定的模板 光罩限制資訊下，藉著選擇欲被包含在該模板光罩中之晶 胞組形來設計-模板光罩，製造該模板光罩，考量該模: 200839836 貝Λ而以一功能性描述與限制來再次合成並最適化該邏輯 電^由該經最適化的邏輯電路設計來產生—佈設設計； 二藉著心胞投射(Cp)微影術而運用該佈設^計與模板光 罩，來在一基材上形成該邏輯電路。 5 _8]在-具體例中，-晶胞庫的-資料檔案包含有數 個與晶胞之特性參數有關之晶胞組形，以及與模板光罩的 母個晶胞至該晶胞庫之粒子束微影财_模板資訊。

[019]在-具體例中其係為_细來以—給定的功能 幻田述與限制來合成並最適化一邏輯電路之電腦程式，立 10會考量與該粒子束微影術有關之該模板資訊。 八 _0]本發明引用—‘描繪相數值，(其反應每個晶胞 =粒子束描繪時間）來作為邏輯電路合成卫具之最適化的 一參數或關。因此可以藉著該邏輯合成運算式之特性， 15 20 而獲得描繪時間的最適切的解決方式。 [0021]在-具體例中，—晶胞庫的資料檑案包含有鱼一 晶胞之特性參數有關的數個晶胞組形，以及對於設[粒 =束微影術之模板光罩至該晶胞庫鱗必需之模板限制資 _2]在-具體例中其係為_種用細—給定的功能 關來合錢最適化1輯電路之軟體程式，盆 g考篁设計-粒子束微影術模板光罩所需之該模板資^ ’3]本發明引用—‘描繪時間減少效率，⑽貼)(ι合 =應在以晶胞投射(〇>)與可變形光束(vsb)_^; U中之描__差異）來作為邏輯電路合成工^最 11 200839836 適化的一參數或限制。因此在使用晶胞投射作用之描繪時 間減少上，可以得到最適切的解決方法。 [0024] 本揭示内容的這些與其他之目的與優點，將可以 從下列的描述與該等隨附的圖式中而變得更完全地明顯。 5圖式簡要說明 [0025] 第1圖顯示一用於將一影像投射於一基材上之傳 統電子束描繪機器與模板光罩結構。 [0026] 第2圖顯示在一模板光罩上之晶胞組形的具體

例。 10 [0027]第3圖顯示包括有邏輯設計和模板設計之傳統的 LSI設計流程。 [0028] 第4圖顯示依據本發明之LSI設計流程的具體例。 [0029] 第5A-5D圖顯示一邏輯電路功能之各種不同實 施例。 15 [0030]第6圖顯示依據本發明之LSI設計流程的另一具 體例。 [0031] 第7圖顯示本發明之LSI設計流程的又另一具體 例。 [0032] 第8圖顯示本發明應用於邏輯設計之後的一模板 20設計中之一具體例。 【實施冷式】 較佳實施例之詳細說明 [0033] 在此參考該等圖式來描述本發明之各種不同具 體例。應"亥要达意的是，該等圖式並未依照比例來繪製， 12 200839836 並且具有類似結構或功能之元件，係在該等圖式各處中以 類似元件標號來表示。 [0034] 下述的討論係主要地將邱直寫卬6出代(^ writing ;EBDW)描述成一粒子束微影法的應用，而不應僅 5被侷限於一 EB直寫（EBDW)作用，然而本發明可以類似方 式使用具有晶胞投射(CP)能力之電子束(EB)直寫機，而應 用於光罩描繪作用中以付到一更佳的產能。 [0035] 因此，應該要瞭解的是，本發明也可以被應用於 • 具有描繪圖案的其他類型之粒子束描繪技術，該描繪圖案 10戲使用至少二孔洞（模板光罩)並且可以使用除了電子束 (EB)以外的其他類型的粒子束，例如光學（光）雷射光束、X 光射束，或是任何會以線狀前進並激活一敏感材料（光阻) 層，而在一基材上形成圖案之之其他的粒子束。 [0036] 本發明提供一種用於積體電路之邏輯設計的方 _ 15法，其可以大幅地減少運用晶胞投射（cp)作用之例如電子 φ 束(EB)的該粒子束描繪時間。本發明的邏輯設計方法係將 會影響粒子束描繪時間之新資訊或參數，考量於該邏輯電 路最適化過程中。 [0037] 應該要瞭解的是，本發明係與藉著考量例如來自 20邊核板之粒子束描繪的特性與限制而使得描繪時間最小化 之方法有關。同時，本發明提供模板的最佳設計方法，其 可以為大部分的電路提供較短的設計時間。 [0038] -些傳統的想法已經被用來減少描繪LSI晶片圖 案所需之晶胞的數目以減少粒子束描緣時間。然而，大部 13 200839836 份的傳統方法在邏輯電路設計期間都不會考量粒子束描繪 時間’僅會在之後的步驟中進行一些修改以減少以CP作用 來描繪的晶胞組形數目。 [0039]相對地，本發明係使用‘描繪時間值，(其反應每 、 5個晶胞之粒子束描繪時間）來作為邏輯電路合成之該最適 . 化參數或限制。因此，本發明在描繪時間的改良程度上係 優於傳統之方法。 φ [0040]本發明之一創新點係藉著不僅將模板光罩的限 制並且將藉CP或者VSB作用來加以描繪晶胞之照射次數 1〇 (或描繪時間）納入考量，而達成邏輯電路的最適宜設計，因 而達到最小的粒子束描繪時間。另一個創新點在於該模板 光罩係在設計該邏輯電路之前加以界定，因而其比起先前 的方法可以提供較短的粒子束描繪時間，其中該邏輯電路 係獨立於該模板而加以設計。本發明也可以被應用來設計 一 ‘適用模板(universally optimum stencil)。 φ [0041]本發明藉著模板是否係預先設計、模板設計的限 制以及该邏輯電路最適化之時間點的不同組合而可以包括 有以下之變化。 [0042] 參照第4圖，在本發明的LSI設計方法400中，一 2〇晶胞庫402係被預先界定，而一模板454也藉著模板設計450 來預先界定，並在LSI設計之前加以製備452，並考量該模 板454的特性來達成一邏輯電路設計44〇以使得該描繪時間 變成最少。 [0043] 在方法400的一具體例中，一模板454係被設計 14 200839836 450以使得其包含有可以採取cp作用來描繪之常用的晶胞 組形。未被包含在該模板中之其他晶胞則必須以VSB作用 來描繪。 [0044] 在製程400中，邏輯電路合成420係被用來作為最 5適地設計該邏輯電路之技術，其係由一例如在RTL(記錄器 傳遞層次)描述中之功能性描述41〇以及各種不同的邏輯電 路設計限制412開始。該功能性描述41〇係藉由一邏輯轉換 422作用而轉換成一邏輯電路430，然後以技術元件對映 (technology mapping)424而轉換為包含有一給定晶胞庫3 〇4 10中之晶胞實體的最終邏輯電路330，該晶胞庫係針對一定加 工技術而預先設計302,並且包含有一組具有例如佈設圖案 和性能資料之實施細節的標準晶胞。該佈設設計440與模板 设计450係被用於EB資料製備460中，而自其得到之eb資料 462係與該模板454—起被用於EB描繪作用，以依據該佈設 I5 没计440而在一晶圓或基材480上製造470邏輯電路43〇。 [0045] 在避輯電路合成420期間，模板與描纟會時間資訊 係與其他參數與限制一起用於邏輯電路之最適化。該佈設 設計440與具有模板資訊之晶胞庫402係被用於邱資料製備 460,而自其取得之EB資料462係與該模板454—起用來進行 2〇 EB描繪作用’並依照該佈設設計440而於一晶圓或美材邮〇 上製造470該邏輯電路430。 [0046] 在製程400中，一晶胞庫404係被製備以包含一例 如‘描繪時間數值’之數值，其代表每個晶胞之所有層次之 EB描繪時間。此一‘描繪時間數值，通常係藉由該晶胞的每 15 200839836 層次所需要被描繪之該等照射次數之線性方程式來計算， 而在最簡單的情況中係等於所有層次之總照射次數。為被 包含在該模板454中之晶胞的照射次數係為VSB之分解形 狀的數目，而包含在該模板454中之晶胞的照射次數係為 5 1，或是在該晶胞組形係以超過一次的晶胞投射作用來插繪 時，則為CP之照射次數。 1

[0047] 然而，在一態樣中，該‘描繪時間數值，可以是誃 等晶胞之每個層次的照射次數之任何函數。此外，在=二 恶樣中，如果僅有一些層次需要以cpEBDW來進行描繪作 10用，則僅需考量該等層次之照射次數。 曰 [0048] 在-態樣中，邏輯電路合成係為在該電路中 之所有之晶胞‘描I會時間數值，之總合包含有一最小值的情 況下，使用此晶胞庫404來進行。換句話說，‘描緣時間^ 值’之總合係被用來作為該邏輯電路的最適化之成本函 15數。此-邏輯電路合成42〇之成本函數並不限於‘描繪時= 數值，之總合mx是該t路之所有晶胞的‘贿時間數 值’之任何函數之總合。 [0049] 在上述方法之特別情況中，邏輯電路合成々加可 以僅運用被包含在模板454之中的晶胞。在這個情況中，誃 2〇電路係用可以由CP描繪之晶胞來合成。在一態樣中，此= 情況係與該等並未包含於該模板中之晶胞，係具有不確定 的或是夠大的數值之‘描繪時間數值，的情況相同。 [0050] 在上述方法4〇〇中，例如延遲電路、電量與面積 或是其等之任何子集合的其他邏輯電路最適化參數，可以 16 200839836 與該‘描繪時間數值’組合運用。那4b灸缸 一多数不僅可以被用來作 為參數來進行最適化，也可以作為最適化作以_ ^ 例來說’其可以依據優先次序並在電路時序、 · 進行一邏輯電路合成，以使得‘描綠時間數值，=3= • 5化。在一態樣中，最適化參數與限制之詳細類型以及描述 . 料之方法，係依據所使用之邏輯電路合拉具的規格而 定。 [〇〇51]參照第5A-_ ’其顯示-些邏輯功能係可以如 何地藉著改變照射次數來不同地實施，以及該發明可以如 !〇何最適切地選擇該晶胞組形之具體例在該邏 輯電路中所使用之標準晶胞(AND彻R_22l)的具體例。如 果此晶胞係被包含以作為該模板光罩中之一晶胞组形，該 圖案就可以運用CP作用而以單次照射作用來描綠，但絲 其係如第5B圖所示的並非包含於該模板光罩中，並且係以 ^ 5 VSB作用來進行描♦的話，該總照射次數就會變成138。然 _ ❿如果"化板光罩包含有其他的邏輯閘電路(例如反相閘 電路）’並且該照射次數資訊係被該邏輯合成工具所運用的 活’其將可以得到更最適當(也就是較少的照射次數)之如第 5C圖所不的電路。然而，其所需之晶片面積將會倍增。因 2〇此’如果其他的晶胞組形(例如反相閘電路)係被添加至該模 板而除了照射次數之外該晶片面積也被考量為最適化參 數之一的話，就可以得到如第5D圖所顯示的另外一種進一 v最適化的電路，其具有較少的面積犧牲並且可以適度地 減少照射次數。 17 200839836 [〇〇52]茶照第6圖，LSI設計與模板設計之另一種方法 600可以被用來取代第4圖的方法4〇〇。 [0053] 在方法60〇中，一邏輯電路最適化方法624可以被 分為二個或者更多個步驟，而該最適化方法中之一些部分 5可以藉著反覆地改良該方法634而於之後的設計階段中進 行。舉例來說’第一最適化階段的邏輯電路合成620步驟， 可以在技術元件對映過程中僅使用該‘描繪時間數值，來進 行隶適化’並且该等時序問題路徑(timing pr〇blematic paths) 可能使用一電路時序分析工具632來解析。然後，其可以進 10行一反覆改良634的第二最適化步驟，而藉著在該相關的路 徑上反覆地以功能上等效之晶胞來更換該等晶胞，以解決 那些時序問題，該等等效晶胞係具有較少的延遲但是可能 具有較大之描緣時間數值’。此一最適化步驟可以改良該電 路效能，以使得其在可以在犧牲較小之描繪時間和晶片面 15 積下，符合所預定之時序限制。 [0054] 在一態樣中，此等反覆地改良634可以在晶片設 片之任何其他後期階段中達成，例如在平面規劃（n〇〇r planning)之後、在規畫線路之後，或是在實質確認之後。 [0055] 參照第7圖’在本發明之LSI設計與模板設計之方 20法700的另一具體例中，邏輯電路合成720與EBDW作用726 之最適化可以被分別進行。在一態樣中，該邏輯電路合成 720可以運用該”邏輯電路”標準晶胞庫而以傳統的方式來 達成，其僅以例如面積、時序與電量之傳統參數來進行電 路隶適化。然後，母個晶胞係被對照至一對映的，，實質”晶 18 200839836 5 訊

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胞’其具有一實皙的隹:& . 該實體晶胞庫在邏輯=、日、= 圖案以及模板cp圖案736。 相對對應實體晶胞之間係具有 細固的，、… 之方法400(第4圖)-般係為 訊。此且母個都具有‘描繪時間數值，與模板相關資 ° 、々作用係藉著使用參照上述之方法400(第4圖) 的那些資訊與最適化標準㈣成。此—係為二輸人間電路 之複數個實施方式的具體例，補著不同的_圖案或是 不同的模板圖案來實施。另—個具體例係為同—模板圖案 之不同部分均係藉著部分投射技術來制的情況。 [0056]在上述之_或更多方法中，可以假定―邏輯電路 係不會在該邏輯設計步驟之後改變，直到進行用於製造之 該EB描繪作用。然而，應該要瞭解的在LSI研發過程中，在 屯路中之一些晶胞或是電路連接本身，可能因為一些理由 而在邏輯設計之後（甚至是佈設設計之後）進行手動改變。同 %，在其他的情況中，該設計係以手動進行而沒有使用邏 輯合成工具。在此等情況中，類似的方法和標準可被應用 來針對該等變化而選擇該新晶胞組，以使得EB描繪時間可 以被最小化。 [0057]在一具體例中，如第8圖所示本發明也可以被應 20用於該模板光罩並未在該邏輯設計步驟之前加以界定的情 況中，並以及在提供該方法得以適切地設計邏輯電路並接 著適切地設計該模板光罩的情況中，以使得運用晶胞投射 作用之EB描繪時間可以變成最小。其也可以具有如下所述 之一些變化。 200839836 [0058] 參照第8圖’在一具體例中，為了得到一最適切 的電路842與-最適切的模板854，就需要在晶胞庫中之每 個晶胞於cp描繪作用以及VSB描繪作用的情況中之‘描繪 時間數值’。晶胞Ci在VSB與CP作用的情況中之該‘描緣時間 5數值可以被分別地界Swv(i)與wc(i)。晶胞Ci的該‘描繪時 間縮減效率’可以被界定DW⑴，其係為在以cp作用進行描 繪與以VSB作用進行描繪的時候，其等描繪時間之差值； DW(i)= wv(i)_ wc(i) 〇 [0059] 在一態樣中，在此等與每個晶胞有關之參數係被 10儲存於該晶胞庫404中，並且該模板光罩的最大容量（例如 晶胞組形的最大數量或是晶胞組形的最大總面積）係為固 定的情況中，用來設計一最適切的電路842與模板光罩854 之具有模板設計、資訊和製造850,856,852步驟的方法8〇〇 係如下所述。 15 [0060]在該第一步驟之暫時邏輯設計中（1A)，進行該邏 輯電路合成820以使其僅可能地使用該等具有較大的Dw(i) 之晶胞。在一態樣中，一邏輯電路合成運算法則係被用使 參數最小化。為了要運用這種特性，可以使用該經修改的 參數來作為一種工具。舉例來說；為了要運用 20 IW⑴=(c_DW(i))(其中C係為一可以使的任何的IW(i)成為 正值之常數)或IW(i)=l/DW(i)，該邏輯電路合成步驟係被實 施以使得IW(i)之總合可以變成最小，或使得其可以被儘可 能地使用具有較小的IW(i)值之晶胞。如果該邏輯合成工具 有使得該參數的總合最大化之能力，DW⑴就可以被用來作 20 200839836 為一最適化參數或限制。在一態樣中，也包括有可以與〖貨⑴ 或DW(i)同時地考量之面積、時序與電量的其他參數。 [0061] 在一態樣中，在產生該用於最適化之邏輯電路合 成820、模板設計850與模板資訊850之後，該晶胞庫4〇4可 5 以用最適切之模板設計和模板資訊來加以更新858。 [0062] 在接下來的步驟(2A)中，當在一模板光罩上的晶 胞之隶大數置係被定為CN的時候，其可以藉著下列過程來 達成包含有決定哪些晶胞應被包含在該模板光罩854中之 模板設計850。在一態樣中，計算每個晶胞之由圯阳驟⑴ 10 所界定之‘加權描繪時間縮減效率’(WTRE)(其中f(i)係為在 該電路中晶胞Ci之具體例的數目），並以‘加權WTRE，由大至 小地來排列所有的晶胞。選擇一具有最高的‘加權Wtre， 之第一 CN晶胞。那些CN晶胞係為那些欲被包括於該模板光 罩854之内者。 15 [0063]在最終之邏輯電路設計之該最後步驟(3A)中，邏 輯電路合成842係運用在上述步驟(2A)中所界定之模板光 罩資訊856，而再次以描述於前述製程4〇〇,60〇或700中之方 法來實施。 [0064] 在一態樣中，應該要暸解的是解決該問題之詳細 20 的演算法並不限於上描演算法。 [0065] 在另一具體例中，上述步驟（1A)可以用另外的邏 輯電路合成或邏輯電路設計方式來取代。最簡單的方式係 僅以不考量‘描繪時間成本，之手動方式來進行該邏輯電路 合成’或甚至是在未再次進行邏輯電路合成下，使用現有 21 200839836 的或先前所設計之邏輯電路。 ’6]在上述的具體例中’僅需考慮選擇 一欲以CP作 用來描繪之邏輯電路的子集合。然而，在另一具體例中， 超過-個之符合設計限制的電路實施例係可以藉邏輯電路 - 5合成820來建立，並被用來得到更適切的解決方式。該方法 的一具體例係如下所述。 — [0067]在-步驟⑽中，藉著如在上述的步驟(1A)中之 邏輯合成工具，來產生超過_個具有相同功能性之邏輯電 _ 路實施例。 10 [0068]在一步驟(2B)中，計算該子集合的每晶胞Ci之被 界定為f(i)DW(i)的‘總加權描繪時間縮減效率，，其中『⑴在 所有的邏輯電路中晶胞Ci的實施例之數目，並以‘加權 WTRE’由大至小地來排列所有的晶胞。 [0069] 在一步驟(3B)中，選擇一具有最高的‘總加權w • 15描繪時間縮減效率，之該第一CN晶胞。那些CN晶胞係為那 些欲被包括於該模板光罩854之内者。 [0070] 在一態樣中，應該要瞭解的是解決問題詳細演算 法並不限於上述内容。 [0071] 如果需要考量超過一個之樣本電路的話，藉著應 20用上述之方法，可以設計一通用之最適切的（最適用於許多 電路)模板。也就是，在以上述的方法來設計特定電路樣本 之構成一模板的最適切晶胞子集合之後，選擇在所有的該 等子集合中最常出現的最高CN晶胞。在一態樣中，應該要 瞭解的是選擇CN晶胞之實際運算法則並不限於上文所描 22 200839836 述者。 [0072]在上述之-或更多種的方法中，可以假定該邏輯 電路與所使狀晶胞，錢彳巧輯設計讀朗進行製送 的職繪之步驟都不會改變。然而，在實際的⑶研發過程 中’在該電路或是電料接本料之-些晶胞，可能會在 邏輯電路輯之贱甚至於是職設計之後才崎改變。 在此等的情況中，如上所述之_的標準，將心被^

以因應該等變化而選擇新的晶胞組，以使得EB騎時㈣ 以被最小化。 卿]本發明包含有晶胞庫或是包括會影響四描緣時 間之模板資訊或其他資訊的技術㈣。同時，本發明包含 有可以自動或半自動地進行上述的方法之該軟體工具或系 θ [〇〇74]雖然本發明之特定具體例已經被顯示與描述，但 - 了解的是其等並非係制來將本發明缝於該等 • 車交佳的具體例中，同時習於此藝者顯然可以了解a等係可 以進行各種不同的改變和修正，而不會背離本㈣之範 圍。因此，本發明說明書與圖式應僅係為例示說明而不呈 2制性意涵。本發明係欲包括可以被包含於由該等申請專 ::界定之本發明的範圍中之該等替代例、修改方式 【圓式簡單說明】 2第1圖顯示一用於將一影像投射於—基材上之傳統電 子束描繪機器與模板光罩結構。 23 200839836 第2圖顯示在一模板光罩上之晶胞組形的具體例。 第3圖顯示包括有邏輯設計和模板設計之傳統的LSI設 計流程。 第4圖顯示依據本發明之LSI設計流程的具體例。 5 第5A-5D圖顯示一邏輯電路功能之各種不同實施例。 第6圖顯示依據本發明之LSI設計流程的另一具體例。 第7圖顯示本發明之LSI設計流程的又另一具體例。 第8圖顯示本發明應用於邏輯設計之後的一模板設計 中之一具體例。 10 【主要元件符號說明】 100…電子束來源 302…晶胞庫設計 102…電子束 304…晶胞庫 KH…矩形孔洞 310…RTL功能性描述 106…第一孔洞 312…設計限制 108…矩形外形 320…邏輯電路合成 110…第二孔洞 322…邏輯變換 112···模板光罩 324…技術元件對映 114··.晶片圖案 330…邏輯電路 116…晶圓或基材 340…佈設設計 200…晶胞組形佈設 350…模板設計 202…模板光罩 352…模板製造 204…晶胞區域 354…模板光罩 3〇〇…傳統LSI設計流程 360…EB資料製備 24 200839836 362…EB資料 370…晶圓製造 380…晶圓或基材 400…LSI設計方法 402…晶胞庫 404···製備一晶胞庫 410"vRTL功能性描述 412…邏輯電路設計限制 420…邏輯電路合成 422…邏輯轉換 424…驗元件對應 430…邏輯電路 440…邏輯電路設計 450…模板設計 460…EB資料製備 462…EB資料 452…模板製備 454…模板 470…晶圓製造 480…晶圓或基材 600…LSI設計與模板設計方法 620…邏輯電路合成 624…技術元件對映 634…反覆進行改良 632…時序分析 700—LSI設計與模板設計方法 720…邏輯電路合成最適化 726"-EBDW作用最適化 736···模板CP圖案 820…邏輯電路合成 842…最適電路 854…最適模板 850…模板設計 856···模板資訊 852…模板製造 858…更新晶胞庫 25

Claims (1)

1. 200839836 十、申請專利範圍： 1· 一種用於粒子束微影術的方法，其包含有： 預先界定一晶胞庫，其具有數個與一晶胞之特性參 數有關之晶胞組形； / - 1 2 3 預先界定一用於晶胞投射(cp)作用的模板光罩，其 一 具有數個帶有來自該晶胞庫之資訊的該等晶胞組形，· 將與孩模板光罩的每個晶胞之粒子束微影術相關 的模板資訊加入至該晶胞庫； 製造該模板光罩； 10 考讀该粒子束微影術有關之簡板資訊，而以一 給定之功能性描述與關來合成並最適化—邏輯電路，· 由該經最適化的邏輯電路設計來產生-佈設設 計，並且 運用該佈設設計與模板料，喊著晶胞投射(cp) 15 纟子束微影術來在—基材上形成該邏輯電路。 • 2·如申請專利範圍第1項之方法，其中該粒子束微影術包 含有電子束(EB)微影術。 26 1 .如申請專利第1項之方法，其巾錄子束微影術包 2 含有光學（光）雷射微影術。 扣（如申請專利範圍第旧之方法，其中該粒子束微影術包 含有X光束微影術。 3 ·如申請專利範圍第1項之方法，其中被加人至該晶胞庫 =她板胃包含有該‘鱗時間數值，，該數值係代表 每们曰曰胞㈣之至少—層次的粒子束购時間，或是該 200839836 晶胞之所有相關層次的總描繪時間。 6.如申請專利範圍第5項之方法，其中該‘描緣時間數值， 代表運用粒子束來描繪時’該晶胞的每個層次所需之或 是每個晶胞的所有相關層次總合之照射次數。 5 7·如申請專利範圍第1項之方法，其中該模板光罩係被設 計成儘可能地將常被使用之晶胞包含在該模板光罩中。 8·如申請專利範圍第1項之方法，其中該邏輯電路的合成 與最適化係被進行，以使得該粒子束之描繪時間可以被 10 9. 10. 15

   如申請專利範圍第8項之方法，其中該邏輯電路的合成 與最適化倾進行，以使得在該電財之財晶^所 有‘描繪時間數值’之總合可以被最小化。 如申請專利範圍第8項之方法，其中該邏輯電_ 與隶適化係被進行，以使得除了該粒子束之描誇萨 外，時間延遲(時序訊息）、能量消耗與面積(實際 中之至少一者可以被最小化。 、不寸) 20 如申請專利範圍第H)項之方法，其中該邏輯電_ 與最適化係被進行，以使得時間延遲（時序飞· 口成 消耗與面積(實際尺寸）中之至少一者，係被視量 其他茶數被最小化之該最適化仙的限制。…'使 12·如申請專利範圍第8項之方法，其中該邏輯電路 與最適化係僅使用被包含在該模板 、°戍 來進行。 皰 13· 一種用於㈣束微影術的方法，其包含有： 27 200839836 預先界疋-晶胞庫，其具有數個與—晶胞的特性參 數有關之晶胞組形； ^ 預先界定-用於晶胞投射(cp)_的模板光罩，其 具有數個帶有來自該晶胞庫之資訊的該等晶胞組形 5 冑雜板光罩的每個晶胞之與粒子束微影術有關 的模板資訊加入至該晶胞庫； 製造該模板光罩； 考量與該粒子束微影術有關之該模板資訊，而用一 功能性描述與限制來合成並最適化一邏輯電路，以作為 10 一第一最適化製程； 進行該邏輯電路之時序分析； 藉著反覆地更換晶胞來改良該邏輯電路設計，而解 決或是減少由上述分析中所發現之問題，以作為一第二 最適化製程； 15 由該最佳的邏輯電路設計來產生一佈設設計；並且 運用该佈設設計與模板光罩，而藉著晶胞投射(Cp) 粒子束微影術來在一基材上形成該邏輯電路。 14·如申請專利範圍第13項之方法，其中該粒子束微影術包 含有電子束(EB)微影術。 20丨5·如申請專利範圍第13項之方法，其中粒子束微影術包含 光學的（光）雷射微影術。 16·如申請專利範圍第13項之方法，其中該粒子束微影術包 含有X光束微影術。 17·如申請專利範圍第13項之方法，其中被加入至該晶胞庫 200839836 的該模板資訊包含有該‘描繪時間數值，，該數值係代表 每個晶胞組形之至少一層次的粒子束描繪時間，或是該 晶胞之所有相關層次的總描繪時間。 18·如申請專利範圍第17項之方法，其中該‘描繪時間數值， . 5 代表運用粒子束來描繪時，該晶胞的每個層次所需之或 . 疋母個晶胞的所有相關層次總合之照射次數。 19·如申請專利範圍第13項之方法，其中該模板光罩係被設 φ 計成儘可能地將常被使用之晶胞包含在該模板光罩中。 20.如申請專利範圍第13項之方法，其中該邏輯電路的合成 1〇 與最適化係被進行，以使得該粒子束之描繪時間可以被 最小化。 21·如申請專利範圍第17項之方法，其中該邏輯電路的合成 與最適化係被進行，以使得在該電路中之所有晶胞的所 有描繪時間數值’之總合可以被最小化。 • 15 22.如巾請專利範圍第13項之方法，其中該時序分析作用係 • 藉由使用靜態時序分析工具、統計性統計時序分析工 /、邏輯模擬器，電路模擬器，或是任何其他可以分析 電路以偵測該電路之時序問題的工具。 23·如申明專利範圍第13項之方法，其中該分析作用並不限 2〇 於時序分析，反而除了該時序分析之外還會進行耗電量 及/或日日片面積分析。 24.如申請專利範圍第13項之方法，其中該晶胞係反覆一個 接著個地或是一組接著一組地進行替換以改良該電 路設計。 29 200839836 25·如申請專利範圍第13項之方法，其中該反覆地改良之過 程係在該佈設設計之後進行而非在該佈設設計之前，或 者是係除了在該佈設設計之前以外。 26. —種用於粒子束微影術的方法，其包含有： 5 預先界定一晶胞庫，其具有數個與一晶胞的特性參 數有關之晶胞組形； 預先界定一用於晶胞投射(CP)作用的模板光罩，其 具有數個帶有來自該晶胞庫之資訊的該等晶胞組形 將該模板光罩的每個晶胞之與粒子束微影術有關 10 的模板資訊加入至該晶胞庫； 製造該模板光罩； 在不考量該模板資訊下，以一依據該晶胞庫的邏輯 元件之功能性描述與限制來合成一邏輯電路； 最適化地將該在該電路中的邏輯晶胞對映到包含 15 模板訊息之對應的實體晶胞實施組形； 由該經最適化的邏輯電路設計來產生一佈設設 計；並且 運用該佈設設計與該模板光罩，而藉著晶胞投射 (CP)粒子束微影術來在一基材上形成該邏輯電路。 20 27·如申請專利範圍第26項之方法，其中該粒子束微影術包 含有電子束(ΕΒ)微影術。 28·如申請專利範圍第26項之方法，其中粒子束微影術包含 光學的（光）雷射微影術。 29·如申請專利範圍第26項之方法，其中該粒子束微影術包 30 200839836 含有X光束微影術。 5

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   20 30.如申請專利範圍第26項之方法，其中被加入至該晶胞庫 的名杈板貢訊包含有該‘描繪時間數值，，該數值係代表 每個晶胞組形之至少—層次的粒子束描繪時間，或是該 晶胞之所有相關層次的總描繪時間。 如申明專利範圍第30項之方法，其中該6描緣時間數值， 代表運用粒子束來描料，該晶胞的每個層次所需之或 是每個晶胞的所有相關層次總合之照射次數。 ▲申π專利圍第26項之方法，其中該模板光罩係被設 十成k可％地將常被使用之晶胞包含在該模板光罩中。 33·如申請專利範圍第26項之方法，其中該晶胞庫包含具有 超過-個的替代實體實施組形之該邏輯魏，其包含有 佈設圖案與模板圖案。 34:申請專鄉圍第26項之方法，其切邏輯晶胞最適化 2映至該實體實施組形之步_被騎，以使得該粒 子束之總描繪時間可以被最小化。 35=利範圍第31項之方法，其中該最適化地對映之 ^係被崎，减彳_«運料_ 所有‘描_間演算，之總合可以被最小化之所有甜胞的 36·如申請專利範圍第调之方法， 。士 性之分析作用係在該晶胞對映作用^^序以及其他特 保該設計可以符合該等_。以錢行分析，以罐 37·如申請專利範圍第26項之方法，发 藉著包括有完全手動地、部份手動^邏輯電路合成係 ’或是任何其他的 31 200839836 方法來進行。 38. 一種用於粒子束微影術的方法，其包人有· 胞的特性參 預先界定-㉟胞庫，其具有軸與一晶 數有關之晶胞組形；

   10 、界定每個晶胞之‘描繪時間減少效率，，其係反應在 以晶胞投射(CP)微影術來進行鱗的情財，以及在以 可變形光束(彻)微影術來進行描繪的情財之描繪時 間的差異，並將其增加至該晶胞庫； 15

   在考量描繪時間減低效率(WTRE)下，而以一給定 的功能描述和限制來合成與最適化一邏輯電路； 考i 5亥模板光罩之整體描緣時間減低效率，而在該 給定的模板光罩限制資訊下，藉著選擇欲被包含在該模 板光罩中之晶胞組形來設計一模板光罩； 製造該模板光罩； 考量該模板資訊而以一功能性描述與限制來再次 合成並最適化該邏輯電路； 20 由該經最適化的邏輯電路設計來產生一佈設設 計；並且 藉著該晶胞投射（CP)微影術而運用該佈設設計與 模板光罩，來在一基材上形成該邏輯電路。 39·如申請專利範圍第38項之方法，其中該粒子束微影術包 含有電子束(EB)微影術。 32 200839836 40·如申請專利範圍第38項之方法，其中粒子束微影術包含 光學的（光)雷射微影術。 41_如申請專利範圍第38項之方法，其中該粒子束微影術包 含有X光束微影術。 一 5 42.如申請專利範圍第38項之方法，其中每個晶胞之該描繪 . 時間縮減效率(WTRE)，都代表使用CP來進行描繪之= 射次數與使用VSB來進行描繪之照射次數的差值。 φ 43·如申請專利範圍第38項之方法，其中該邏輯電路的合成 與最適化係被進行，以使得在該電路中所使用之所有曰 10 胞的總WTRE可以被最大化。 日曰 44·如申明專利範圍第38項之方法，其中該邏輯電路的合成 和最適化係被進行，以使得在該電路中所使用之所有晶 胞的WTRE之倒數可以被最大化。 曰 45·如申凊專利範圍第38項之方法，其中該邏輯電路的合成 ， 與最適化係被進行，以使得除了該總WTRE之外，日寺間 • 延遲（時序訊息）、能量消耗與面積(實際尺寸)中之至少 一者可以被最小化。 46.如申請專利範圍第45項之方法，其中該邏輯電路的合成 與最適化係被進行，以使得時間㈣(時序訊息）、能量 2〇 、消耗與面積(實際尺寸）中之至少一者係被考量為該最^ 化作用之限制。 7·如申凊專利|&’38項之方法，其巾該邏輯合成和最適 化係Μ傳統方式來進行或實行，以使得時間延遲(時序 訊息）、能量消耗與面積(實際尺寸）中之至少-者可以被 33 200839836 最小化’而未考慮WTRE。 48·如申請專利範圍第”項之方法，其中該邏輯電路合成係 籍著i括有元全手動地、部份手動地，或是任何其他的 方法來進行。 -5 49.如申請專利範圍第38項之方法，其中設計-模板藉的步 ^ 驟係藉由計算該‘加權描繪時間縮減效率，來進行，其係 為在所有的該等晶胞中之WTRE乘以晶胞的具體例數 φ 目，並接著選擇具有最高的‘加權WTRE，之該等最頂級 的™晶胞，其中CN係為可以被包含在一模板光罩中之 10 晶胞的該最大數目值。 50.如申請專利範圍第％項之方法，其中超過一個的邏輯電 路係以功能性描述與限制來合成與最適化，簡於一模 板光罩之設計中。 5丄.如申請專利範圍第50項之方法，其中設計模板光罩的製 ' 15 程铺著下列步驟來進行；設計-每個該邏輯電路之候 • 馳板’也就是轉賴板m组，並接著選擇 每個邏輯電路在财㈣⑽虹财最f使狀cn晶 胞:其中CN係為可以被包含在—模板光罩中之晶胞的 該最大數目值。 20 52·如申請專利範圍第50項之的方法，其中設計模板光罩的 製程係藉著下列步驟來進彳t;計算該‘總加權WTRE，， 其係為在所有使用的該等晶胞中之WTRE乘以在該邏輯 4 + 數目’並接著選擇每個邏輯電 路之具有最高的‘總加權Wtre，之該等最高的⑶晶 34 200839836 胞:其中CN係為可以被包含在—模板光罩中之晶胞的 該最大數目值。 53.如申請專利範㈣38項之方法，其帽過—㈣邏輯電 路係由不同組的功能描述和限制來合成與最適化，以被 用來設計一模板光罩。 54· 士申#專利㈣第53項之方法，其中設計模板光罩的製 =藉著下列步驟來進行；設計-每個該邏輯電路之候 遥模板也就疋^擇该模板之候選晶胞組，並接著選擇 每個邏輯電路在所有輯晶魅CN巾最常使狀⑶晶 胞’其中CN係為可以被包含在_模板光罩中之晶胞的 該最大數目值。 5 10 55·如申μ專利|&圍第53項之方法，其㈣計模板光罩的製 私係藉著下列步驟來進行；計算該ς總加權wtre，，其 係為在所有使用的該等晶胞中之^¥1^]5乘以在該邏輯電 15 路中之晶胞的具體例總數目，並接著選擇每個邏輯電路 馨 之具有最高的‘總加權W丁RE，之該等最高的〇^晶胞，其 中CN係為可以被包含在一模板光罩中之晶胞的該最大 數目值。 56_ —種用於粒子束微影術的系統，其包含有： 20 用於預先界定一晶胞庫之構件，其具有數個與一晶 胞之特性參數有關之晶胞組形； 用於預先界定一用於晶胞投射（Cp)作用的模板光 罩之構件，其具有數個帶有來自該晶胞庫之資訊的該等 晶胞組形； 35 200839836 用於將模板資訊加人至該晶胞庫之構件，該資訊係 與該模板光罩之每個晶胞的粒子束微影術有關； 用於製造該模板光罩之構件； 用於以、給定之功能性描述與限制來合成並最適 -5 化—_電路之構件，其财考«該㈣綠影術有 . 關之該模板資訊下進行； 用於由該經最適化的邏輯電路設計來產生一佈設 φ 設計之構件；以及 1〇 祕在—基材上形賴賴電路之構件，其係運用 4佈汉4魅板光罩，而藉著晶胞投射(CP)粒子束微 影術來進行。 5入-種製造物件，其包含有—儲存有指令之電腦可讀取的 媒介，當該指令被-處理器系統所執行時，會使得該系 15 統執行—驗粒子束微影術之方法，該方法包含有： ' 15 預先界定—晶鱗，其具有數健-晶胞之特性參 ^ 數有關之晶胞組形； 預先界定—毅晶胞投射(CP)作用賴板光罩，其 具有數個帶有來自該晶胞庫之資訊的該等晶胞組形； 浦賴板光料每個晶胞之粒子綠影術相關 的模板資訊加入至該晶胞庫； 製造該松板光罩； 考《與該粒子束微影術有關之該模板資訊，而以〆 給定之功能性贿與限制來合成並最適化—邏輯電路； 由該經最適化㈣輯電路設計來產生-佈設設 36 200839836 计，並且 運用該佈設設計與模板光罩，而藉著晶胞投射(cp) 粒子束微影術來在一基材上形成該邏輯電路。 58. —種用於粒子束微影術的系統，其包含有： - 5 用於預先界定一晶胞庫之構件，其具有數個與一晶 胞的特性參數有關之晶胞組形； 用於預先界定一用於晶胞投射（cp)作用的模板光 _ 罩之構件，其具有數個帶有來自該晶胞庫之資訊的該等 晶胞組形 10 用於將模板資訊加人至該晶胞庫之構件，該資訊係 與該桓板光罩之每個晶胞的粒子束微影術有關； 用於製造该核板光罩之構件； 用於以-給定之功能性描述與限制來合成並最適 化-邏輯電路之構件，其財考量妹子束微影術有關 ' 15 之該模板資訊下進行，以作為-第-最適化製程； • 用於進行該邏輯電路的時序分析之構件； 用於藉著反覆地更換晶胞來改良該邏輯電路設計 之構件，轉決或是減少由上述分析中所發現之問題， 以作為一第二最適化製程； 20 肖於由該經最適化的邏輯電路設計來產生-佈設 設計之構件；以及 用於在-基材上形成該邏輯電路之構件，其係運用 該佈設料與模板光罩，而藉著晶胞投射(cp)粒子束微 影術來進行。 # 37 200839836 59.-種製造物件’其包含有_儲存有指令之電腦可讀 媒介’當該指令被—處理器系統所執行時得备 統執行—用於粒子束《術之方法，财法包含^糸 5

   10 預先界定—晶胞庫’其具有數倾—晶胞的特性泉 數有關之晶胞組形； 預先界定-用於晶胞投射(CP)作用的模板光軍，其 具有數個帶有來自該晶胞庫之資訊_等晶胞组形 #將该模板光罩的每個晶胞之與粒子束微影術有關 的模板資訊加入至該晶胞庫； 製造該模板光罩； 考里與该粒子束微影術有關之該模板資訊，而用一 功能性描述與限制來合成並最適化一邏輯電路，以作為 一第一最適化製程； 進行該邏輯電路之時序分析； 藉著反覆地更換晶胞來改良該邏輯電路設計，而解 決或是減少由上述分析中所發現之問題，以作為一第二 最適化製程； 由該最佳的邏輯電路設計來產生一佈設設計；並且 運用該佈設設計與模板光罩，而藉著晶胞投射(CP) 粒子束微影術來在一基材上形成該邏輯電路。 60· —種用於粒子束微影術的系統，其包含有： 用於預先界定一晶胞庫之構件，其具有數個與一晶 胞的特性參數有關之晶胞組形； 用於預先界定一用於晶胞投射（CP)作用的模板光 38 200839836 罩之構件，其具有數個帶有來自該 晶胞組形 用於將模板資訊加人至該晶胞庫之構件，該資訊係 與雜板光罩之每個晶胞的粒子束微影術有關； 用於製造該模板光罩之構件； 用於合成-邏輯電路之構件，其係在不考量 資訊下，[鋪該晶解的邏輯元件之魏料述斑 限制來進行，·

   晶胞庫之資訊的該等 10 “最適化地將該在該電路中的邏輯晶胞對映到包含 模板訊息之對應的實體晶胞實施組形； 用於由该經最適化的邏輯電路設計來產生一佈嗖 設計之構件；以及 σχ 用於在-基材上形成該邏輯電路之構件，其係運用 該佈設設計與模板光罩，而藉著晶胞投射(cp)粒子束微 15 影術來進行。 6 ·種衣le物件，其包含有一儲存有指令之電腦可讀取的 媒介，當該指令被-處理器系統所執行時，會使得該系 統執行-用於粒子束微影術之方法，該方法包含有··” 預先界疋-晶胞庫，其具有數個與一晶胞的特性參 20 數有關之晶胞組形； 預先界定-用於晶胞投射(cp)作用的模板光罩，其 具有數個帶有來自該晶胞庫之資訊的該等晶胞組形八 將該模板光罩的每個晶胞之與粒子束微影術有關 的模板資訊加入至該晶胞庫； 39 200839836 製造該模板光罩； 在不考ϊ該模板資訊下，以一依據該晶胞庫的邏輯 元件之功能性描述與限制來合成一邏輯電路； 最適化地將該在該電路中的邏輯晶胞對映到包含 5 模板訊息之對應的實體晶胞實施組形，· 由該經最適化的邏輯電路設計來產生一佈設設 什，並且 運用該佈設設計與該模板光罩，而藉著晶胞投射 (CP)粒子束微影術來在一基材上形成該邏輯電路。 10 62. —種用於粒子束微影術的系統，其包含有： 用於預先界定一晶胞庫之構件，其具有數個與一晶 胞的特性參數有關之晶胞組形； 用於將模板限制資訊增加至該晶胞庫之構件，該資 訊係為设計用於粒子束微影術之模板光罩所需要的· 15 用於界定每個晶胞之‘描繪時間減少效率，之構件， 其係反應在以晶胞投射（CP)微影術來進行描繪的情況 中，以及在以可變形光束(VSB)微影術來進行描繪^情 況中之描繪時間的差異，並將其增加至該晶胞庫· 用於以一給定的功能描述和限制來合成盘 …邏輯電路之構件，其係在考量描繪時間減： (WTRE)下進行； 用於藉著選擇欲被包含在該模板光罩中之晶胞组 形來設計-模板光罩之構件，其係在考量該模板光Z 整體描繪時_低效率’而在該給定的模板光罩限制資 40 200839836 訊下進行； 用於製造該模板光罩之構件； 用於以一功能性描述與限制來再次合成並最適化 該邏輯電路之構件，其係在考量該該模板光罩之整體描 5 繪時間減低效率下進行； 用於由該經最適化的邏輯電路設計來產生一佈設 設計之構件；以及 用於在一基材上形成該邏輯電路之構件，其係運用 該佈設設計與該模板光罩，而藉著晶胞投射(cp)微影術 10 來進行。 63.-種製造物件，其包含有一儲存有指令之電腦可讀取的 媒介，當該指令被-處理器系統所執行時，會使得該系 統執行-祕奸束郷術之方法，财法包含有： 預先界定-晶胞庫’其具有數個與—晶胞的特性參 15 數有關之晶胞組形； 將模板限制資㈤增加至該晶胞庫，該資訊係為設計 用於粒子束微影術之模板光罩所需要的； 界定每個晶胞之‘描繪時間減少效率，，其係反應在 以曰曰胞投射(〇>)微影術來進行赌的情況巾，以及在以 20 可欠形光束(VSB)微影術來進行描緣的情況中之描繪時 間的差異’並將其增加雌晶胞庫； 在考量描繪時間減低效率(WTRE)下，而以一給定 的功能描述和限制來合成與最適化-邏輯電路； 考ϊ該模板光罩之整體描繪時間減低效率，而在該 41 200839836 給定的模板光罩限制資訊下，藉著選擇欲被包含在該模 板光罩中之晶胞組形來設計一模板光罩； 製造該模板光罩； 考量該模板資訊而以一功能性描述與限制來再次 5 合成並最適化該邏輯電路； 由該經最適化的邏輯電路設計來產生一佈設設 計；並且 藉著該晶胞投射（C P )微影術而運用該佈設設計與 模板光罩，來在一基材上形成該邏輯電路。

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