TW200821606A - Digital waveform generation and measurement in automated test equipment - Google Patents

Description

200821606 九、發明說明： 【發明所屬之技術領域】 本發明之至少一個實施例係關於自動測試設備，更具 體而言’本發明係關於此種設備之產生波形與測量的系統 與方法。 【先前技術】 今天’許多半導體積體電路是高度複雜的裝置且需要 精巧的自動測試設備（ATE )來測試是否有製造上的瑕窥。 一般而言，ATE被用於測試積體電路（1C )，其方法是將 儲存在ATE記憶體内的測試圖碼（test pattern )加到受測 1C上並將晶片反應與期望反應相比較。這些測試圖碼一般 都包含透過特殊應用積體電路（ASIC)所產生的波形與時 序。ASIC的缺點包括生產的花費與時間，以及為了除錯與 未來強化功能而作改版時的成本。這項Ate成本的增加一 般而言都相當地高，因為要執行這些測試一般都需要複 雜、高效能的計算設備。 雖然有些時候ATE的成本過高，但它們對於許多公司 而言卻是相當重要的。各個被製造出來的積體電路在交貨 到客戶之前所作的測試是重要的，因為有相當大比例被製 造出來的積體電路包含有製造瑕疵，特別是在大型積體電 路的情況更是如此。因此，在將它們出貨給客戶之前先行 篩選出這些有瑕疵的晶片便顯得重要。因此，當元件技術 一直在進步的當下，如能提供一種選擇讓ATE可以採用現 5 200821606 成的元件與系統以便降低成本並遷移到較高效能便令人相 當期待。 【發明内容】

本發明的各觀點與實施例係關於ATE中產生波形與時 序的數位模组。高速移位暫存器，例如串列資料產生器/解 串列貝料裔（SERDES )，可被用於數位化地繪出一測試 波形，其藉由自數位模組上的記憶裝置接收平行輸入資料 並將之轉換為超高速串列波形來激勵一可能與受測裝置 (本文以DUT”表示）相接的接腳。與傳統的波形產生 相比，本發明可改善其抖動與線性度，因為 延遲是常數。另外，高速移位暫存器也可被

SERDES傳播 用於自一 DUT 甲列形式）一反應波形並將 一，…·，一 〜^句肉逐處理戶斤 用的平行資料。由於其所接收到可用於分析DUT反應的波 形包^大里的樣本，因此有相#多的其他細節可自波形操 取而得，也因此在單一口 ητττ舢一々 j Α迥屑円/、而早一波形便可對 DUT執仃多種測試。 給制期沙沾私 以數位化方式使用移位暫存器 ’激冑（stimulus)波形，並處理 到的波形，便可遠f，丨％ /i 竹扪次冽里 俨用能性的結果。再者，本發明 採用FPGA來製作盤# # z 十叔乃 m ^ 數位杈組，此種方法與傳統ATE中所# 用的ASIC相較夕π θ 士 Λ ^ f所使 孕乂之下具有極大的彈性， 許多。因此，根π 间毛成本也低了 於開發低成本、可自搞 杈、、且便有助 案的雛形。 疋表®新式测量方 200821606 ^ 根據一實施例，在自動化測試設備中的波形產生與測 里杈組可包含：一含有描繪一測試波形之特性的向量資訊 之記憶裝置、自記憶裝置以平行格式接收向量資訊並產生 一與測試波形相對應的串列輸出的第一複數個移位暫存 器、以及一自受測裝置以串列格式接收一反應波形並將對 應於反應波形的平行資料產生為輸出的第二複數個移位暫 存器。 _ 在一範例中，第一複數個與第二複數個移位暫存器各 包含至少一個串列資料產生器/解串列資料器的元件。在另 一範例令，測試波形可被定義為多個TIC，各TIC對應到 測試波形中至少一位元的位置。在一範例中，各Tlc的持 績日守間可以大於或等於一串列資料產生器/解串列資料器元 件的一個時脈循環。波形產生與測量模組進一步可包含一 貝料組合器。在一範例中，資料組合器可被架構並安排用 於自冗憶裝置接收圖碼資料，並使用描繪測試波形之特徵 _ 的向畺資吼與圖碼資料結合起來而產生測試波形。在另， 實施例中，向量資訊可指定一向量週期，且波形產生與測 !模組可包含一被建構並安排用於產生向量週期的週期產 生器。波形產生與測量模組上進一步可包含一波形拉長電 路’其被建構並安排用於複製各個TIC，以便各個ic的持 績時間至少為串列資料產生器/解串列資料器元件的兩倍時 脈週期。在另一範例中，記憶裝置可包含描繪比較波形特 性的比較向量資訊。波形產生與測量模組可包含一失敗谓 測模電路，該電路接收比較波形與反應波形，並被架構與 7 200821606 " 安排用於將反應波形與比較波形一位元一位元地比較。失 敗债測電路可被架構並安排用於根據反應波形與比較波形 的比較結果產生一失敗記錄。在一範例中，波形產生與測 里模組可包含一用來接收並儲存失敗記錄的失敗缓衝器。 在某些範例中’波形產生與測量模組可以用場可程式閘陣 列來實現。 根據另一實施例，在自動測試設備中的波形產生方法 可包含··以平行格式將數位資料提供給第一複數個移位暫 存器，並以串列方式將數位資料自第一複數個移位暫存器 移出以產生一測試波形。 在一範例中，提供數位資料的部份可包括提供一個包 含一組TIC的數位波形，各TIC的持續期間至少都等於一 個移位暫存器時脈循環。在另一實施例中，其方法進一步 可包含將數位波形拉長而使各TIC的持續期間至少都等於 二個移位暫存器時脈循環。在某些範例中，其方法進一步 • 可包含使用第二複數個移位暫存器以串列格式接收第二複 數個反應波形，並將反應波形轉換為平行格式輸出資料。 其方法也可包含將輸出資料與比較波形相比，並基於其比 較結果產生失敗資料，I (選擇性地）儲存失敗資料;;在 一範例中，其比較可以是_位元一位元地執行比較。 以下將討冑這些範例觀點與實施例進一步的觀點、者 施方式與優點。再者，應瞭解的是，前述資訊與下列詳: 祝明僅為不同觀點與實施你I 、 貝％例的巩明耗例，且被提供作為用 於了解本發明所主張的觀點與實施例的本質與特性的概觀 8 200821606 或架構之用。附圖的目的是為了要說明並進一步瞭解各種 觀點與實施例，並被包括在本說明書内成為其一部份。附 圖以及本說明書的其他部份，係用於解釋所說明及所主張 的觀點與實施例的原則與運作方法。 【實施方式】 至少本發明的某些觀點與實施例關於一種模組，其可

為自動測試設備（ATE)提供波形或時序產生與測量。如 上文所討論者，傳統的ATE可能因為需要用到訂製的複雜 電路與計算元件而非常昂貴 。本發明的實施例與觀點提供 一種可以用更有彈性且平價的場可程式閘陣列（fpga )技 術取代一般用於傳統ATE的特殊應用積體電路（asic) 的波形產生模組。特別《，至少某些觀點與實施例關於一 以FPGA為基礎、使用高速串㈣料產生器/解串列資料產

生器（sedaiizer-deserializer，SERDES)輸入與輸出通道的 時序產生器，這將在下文中討論。㈣抑^技術可大幅 降低ATE的成本，因其消除了—般伴隨著asic設計所帶 來的巨額不可回收的開發成本，且可加強其功能性與彈 性，這將在下文中進一步討論。 可瞭解的是，這裡所討論的方法與裝置的實施例並不 限於以下說明所提出或_所示的元件的㈣與安排的應 用細即。其方法與裝置可被實現在其他實施例中，並可用 不同方式實作或執行。這裡所提出的特定實施範例僅為說 明之用’亚不用於限制其應用範圍。特別{，盥任一種以 9 200821606 、元素與特性並不代表其 似的角色。同樣地，這裡 上實施例相關、一起討論的動作 不可在任何其他實施例中擔任相 限制條 含”、 等致用 所用的措詞與術語係為說明之用，不應將之視為 件。這裡所用的“包括”、“包含，，、“具有”、“ “有”及其變化用語可用於包含其後所列語詞及其 語與額外語詞。 下列是本說明書所用縮寫所代表的涵意

STIL標準測試界面語言，如IEEE 1450所定義 DUT 受測裝置； ATE 自動測試設備； FPGA 場可程式閘陣列； ASIC 特殊應用積體電路； T 向量週期； τ〇 一向量週期的開始點；

Tc 系統時脈週期；

Ts SERDES時脈週期；

Tic 某一波形在某一頻率下的最小單元； WFC 波形字； WFM 波形記憶體； WFT 波形表； BL 數據串（burst)長度； WS 波組； WGL 波形產生語言； ΡΈ 接腳電子學。 200821606 " ATE包含一可以與受測裝置（DUT )，例如，半導體 積體電路連接的線路。該線路可提供一測試波形給DUT並 自DUT測量一反應以決定該DUT是否正確運作。某些ate 包含有測試頭以提供這些功能。在其他ATE中，訊號由ATE 中主機内的儀|§所提供。本發明的一項實施例提供有可以 連接到ATE線路以提供測試波形並分析來自DUT的反應 波形的數位模組。這一數位模組大部份可用FpGA實現以 達到以上所时淪的較低開發成本以及增加彈性等利益。 ί考圖1其所示係根據本發明之觀點所製作之數位 模組的一部份的範例的方塊圖。數位模組1〇()可包括一主 記憶體104,内含有使用形狀與週期所載明的期望波形的 貧訊。主記憶體104可包含有載明所將產生的一個以上測 試波形的資訊。這部份的主記憶體被稱為“向量記憶 體”’因為它載明了測試DUT所用的“向量，，。例如，向 里Z 體可包括載明了測試波形與反應波形的形狀、頻 帛、脈衝時序與其它參數特預期將由dut因回應測試波 形而接收到的資訊。主記憶體1〇4的運作將在下文中更詳 細討論。數位模組刚也可包含—主記憶體控制器1〇6, 此控制器由主記憶體104讀取資料並將資料寫到主記憶體 主記憶體控制器也在線UG肖112上由ate線路接 收訊號。主記憶體控制器將向量資料（亦即，載明將被產 生的波形的特性的資訊）提供給緩衝記憶Μ 108。緩衝記 丨思體控制态114管理如何將主記憶體的資料讀入緩衝哭 内。缓衝記憶體與緩衝記憶體控制器的運作將在下文中詳 200821606 加討論。 仍請參考圖1，在一實施例中，數位模組1〇〇可包括 一組一個以上的高速移位暫存器，這些暫存器由緩衝記憶 體108接收波形資訊並以串列輸出的方式產生測試波形， 這串列輸出可被供應到DUT所連接的測試接腳。這些移位 暫存器116及其相關的控制線路如方塊326所示。第二複 數個-個以上的移位暫存器可被用於自DUT接收反應波 形’將其反應轉換為平行資料並將其反應提供給主記憶體 控制器1()6,接下來，便將其反應傳送提供給主記憶體1〇4。 這些移位暫存器m與其相關的控制電路以方塊328表 不因此，可使用這些高速移位暫存器以數位方式“緣出” -波形，如此便可允許一種彈性且較為便宜的設計，這將 ，下文t進-步討論。如圖！所示’數位模組⑽中的許 多元件可以在-塊FPGA 1〇2中實現。為了清楚起見，圖 ^中所不僅係-接腳的線路（除了用於所有接腳的主記憶 丑104之外）。無論如何，應瞭解的是，本發明並不限於 任何組數量的接腳，且^1私 在數位杈組中，也可提供數組額外 的移位暫存器與線以便容納更多接腳。 例中&位暫存益可以是串列資料產生器/解串 ^料器㈤咖S)元件mER刪可以接收平行 將它轉換為串列輸出’或者’也可接收串列輸入並 σ，匕^換為平行輸出。在驅動侧，方塊326内的SERDESU6 線」20上接收說明某一期望波形的平行資料並以串 "Ί由線122a與122b上移出以便纷出測試波形。 12 200821606

相似地在數位拉組1〇〇的輸入側，serdes可以由線 與124b上的接腳用串列形式接收一反應波形，並將該反 應波^/轉換為處理用的平行資料。資料在每個serdes時 脈循環内被&人或移出SERDES。serdes時脈循環在這 裡X Ts來代表在一範例中，SERDES的資料時脈速度可 以疋大为4個十億赫茲（GHz )，使其波形解析度最高可 達到大約25G兆分之_秒（ps )。雖然下列有關於本發明 貝施例的冴卿為了簡單起見而將移位暫存器以代 表，但應瞭解的是，本發明並不限於使用SERDES，而可 使用任何其它形式的移位暫存器。 SERDES的運作可以由系統時脈週期為η的系統時脈 所控制。這個系統時脈可以用任何已知的方法與設備產 生例如使用热習本項技術者所知的鎖相迴路。在一實 施例中，SERDES可以是32位元的界面，而㈣刪時脈 週期TS則可因而是系統時脈週期Tc的1/32。意即， Tc-32Ts。為了簡單起見，以下討論將假設㈣刪界面 為32位元並使用適合於32位元㈣卿界面的位元數來 說明數位模組如何運作0 I17 ^

J逆邗無論如何，應瞭解的是，SERDES 的界面可以是不同的位元數，例如16位元或64位元且 此處所討論到的範懸元數與時脈數也可因而被調整為可 包含該種SER刪界面。在—範例中，Te可^以μ US);對應到133百萬赫兹（MHz)的系統時脈，且因 此’ Ts可以疋234ps。無論如何’應瞭解的是，系統時脈 速度可以是許多其他不同的值’且本發明並不限於使用 13 200821606 1 3 3 MHz的系統時脈。 再次參考圖1，根據一實施例，數位模組100可以透 過線122a將二位兀的i或〇供應到接腳，而將各接腳“驅 動”到高電位（H)或低電位⑴。既然這樣，驅動器便 可以被線122b上的二進位數訊號“打開”。以此方式， 藉由使用線122a上的訊號驅動接腳，波形便可被串列式地 傳送，或“托送，，，到接腳上，一次一個位元，以下將進 一步討論這點。要用來控制線122a與122b上的訊號的狀 態的資訊由主記憶體1〇4所供應。數位模組1〇〇也可由 透過比較線12牦（高電位比較）與124b (低電位比較） 接收一輸入。如此，驅動便可由供應在122b上的一個二 進位訊號所關閉。 DUT的測試可以用向量的方式來指定。向量是一個時 間週期，在此週期内，某一特定波形透過驅動serdes 被供應到DUT，且/或使用比較SERDES 118測量〇υτ的 反應並將之與一比較波形相比。參考圖2，其中所描述者 是向量範例130。向量130的向量週期為τ，這在主記憶 體所供應的資訊中載明。在某些情況下，向量週期τ可^ 對應到一個以上的系統時脈週期。在一範例中，最小的τ 可以是一個Tc，而超過一個Tc以上的向量週期則可包含 部份的Tc週期（也就是說，τ必需是Tc的整數倍）。在 向量週期T内，波形132根據主記憶體所供應的資訊被產 生。波形可以由數個TIC 134所定義。一個TIC是在某個 頻率下，某個波形的最小片斷。因此，TIC定義了 一個波 14 200821606 形的“微粒”或解析度。在某一特定向量内，所有τα的 大小是相同的，無論如何，不同向量的TIC大小並不必然 是常數。在-個向量週期τ對應到系統時脈週期η的範 例中，各個TIC都對應到一個Ts。無論如何，在τ大於一 個Tc的情況下，各個TIC都可對應到數個Ts。 要測試-個DUT，便需由主記憶體中讀取—個向量。 向量資料（也被稱為向量記憶體）載明了向量週期τ與波 ㈣形狀。為了要用它所指定的向量週期產生各個向量， 難模組可以包括一週期產生器。各個數位模組内週期產 生器的數目可根據諸如FPGA的佈局等設計因素而定。一 個週期產生器可以被用在多根接腳上。無論如何，在某些 情況下，FPGA的佈局可能會難以由單一個週期產生器將 線路繞到所有接腳上。因此，便可視需要增加額外的週期 產生器。 筝考圖3，其中顯示一根據本發明的觀點所製作的週 φ 期產生器的範例的方塊圖。週期產生器136包含一向下計 數13 8以及一加法器i 4〇。在一範例中，向量週期（τ ) 的範圍在32Ts到pTs之間。如上文所討論者，FpGAi〇2 (見圖1)，無論如何，使用週期為Tc的系統時脈在運作。 口此，向里週期通常並不會對應到系統時脈週期Tc。因此， 週2產生器Π6以Ts為單位計算出下一個τ開始的位置。 I能有數種目的而必須辨認出一個新向量週期丁在時脈週 期：的開始位置。記憶體控制器可以使用這項資訊來知道 何日寸可以取出（fetch )另-組的向量資料，而波形機器也 15 200821606 可利用這資訊來得知何時 的登記項（entry) :找一個新的波形以及波形表 y；如下文所將討論者。 在—實施例中，新的 在主記憶體的波形二值中…2的增加量被儲存 個特別實施例中的咖_)的;面=解的是，如果在一 週期值可能因此用另—個較小的32位：長，那麼 健存小於32的實際數目 二;:的增量被儲存。 對於32個Ts的最小向，，、所包含的硬體。例如， 是”… 取]向里週期而言’儲存在WFT内的值

向下計數器138往下計算心的值。當目前的 循产的^ W 32時’這將標示TC ’代表一個向量週期 人^ 4㈣期的開始。這個計數值被載 财、4數值’再加上新週期·32。無論如何，由於WFT =了^_(^8的增加量）_32’因此新的計數值 更疋現有的計數值加上新的赠登記I新的㈣登記 項义由線144被供應到加法器14〇。加法器14〇將新的而 “己項（載明有新的週期）與現有的計數值組合。比較器 =2被用於將目前的計數值與32相比較。當目前的值a 脈週期’代表目前週期的結束與下一 個週期的開始。在-範例中，比較器142可以將計數位元 31 : 5與全部都是〇作比較。在此範例中，最低的$個位 疋U: 0)通常以㈣出某一週期開始的確切位置。 參考圖4’其中顯示週期產生器運作的一項範例。計 數值（以Ts為單位）以軌跡、148表示，每系統時脈（軌 跡146)週期有32Ts。在此範例中，在Ts| 23開始的週 16 200821606 期有的週期’而其後則是週期為％，在w開始的 ^ ^如上文所纣論者，177Ts的週期以177-32=145被儲 存在WTS内。在一範例中，當計數器往下數到23時，它 破載入（以載入脈衝150表示）23+177_32= 值再次降…下時，下-週期_便:載:： 載入脈衝15Gb所示者。可瞭解的是，用—個^數目來辨 認的位置是位元週期Ts的開始。因此，如果某人要將一 個公稱7.5ns的系統時脈週期分割為32個間隔，則Ts〇將 代表第一間隔的開始且也將與系統時脈的上升邊緣同時發 生。第31個間隔將會恰好是在系統時脈循環結束前的一 個 T s 〇 ， 根據至少某實施例，向量可使用標準測試界面語言 (STIL) •如IEEE 1450所定義者_來定義。在這些實施例 中，使用週期與波形所載明的向量的資料以波形字（Wfc ) 與波形表（WFT )的方式被儲存在主記憶體内。波形字有 點類似於用在其他諸如WGL (波形產生語言）等語言的時 間組定義。STIL最多可支援63種不同的WFC符號，無論 如何，在許多範例中，一個更為可行的限制可能是每接腳 32個WFC。一個以FPGA實作的實施例具有大小為32χ18 的記憶體基元。這可以讓我們很容易地建構出包含有32 個元素的波形表。一個接腳的WFC可以由波形表中選擇 一特別的波形。 在一實施例中，各波形是一個位元圖碼63位元寬。波 形内的各位元位置被稱為TIC，如以上所討論者。根據向 17 200821606 2的週期，至少會有32個TIC被用到，且各個波形最多 會有63個TIC。可能位在第64個TIC位置的是一個補丁 TIC，其可在需要時被用來填塞一波形，這將在下文中進 一步討論。可以用每個Ts 一個TIC的速度將Tic移出一 個高速的SERDES傳送器。在某些範例中，TIC也可用2 的冪次方被重複以便拉長該向量所用的週期，這將在下文 中進一步討論。

STIL也可支援在一波形表（WFT)中讓數組wfc伴 隨有週期定義。對於可以用到的WFT數目並沒有特別的 限制；但是，如果可以支援讓WFT多於WFC可能並沒有 多大用處。在一實施例中，藉由選擇可以支援32個WFT， 可以將主記憶體内的一項WFC選擇對映到Wft内所使用 的個貫際位址。在一範例中，這項對映功能是一個小型 的1Κχ5查找表。它的位址是由一個五位元（i到32)的 WFT選擇與一個5位元（1到32)波形選擇所組成的。它 的輸出疋一個5位元的波形位址。除了再對映（） 之外，來自主記憶體的WFT選擇也被用於尋找一個週期。 如上文所討論者，週期可能被儲存為一個32位元的數字， 其值代表了 Ts間隔-32的實際數目。 參考圖5，其中所示係一波形表再對映、週期選擇與 波形表選擇的一個範例的方塊圖。一個用於找出WFC選 擇的訊號由主記憶體自線180被供應到WFT再對映邏輯 =2。一個用於代表WFT選擇與週期選擇的訊號也由主記 憶體自線182被供應到WFT再對映邏輯172以及週期選 18 200821606 擇遴輯1 74。週期選擇可以被分享在所有接腳之間，而WFC 廷擇則僅限於特定的接腳。週期選擇邏輯1 74在線1 76上 提供一訊號給週期產生器。WFT選擇邏輯172提供一波形 位址給波形記憶體（WFM) 178。接著，WFM178提供一 載明所需波形的輸出訊號。WFM1 78也可在線18〇上供應 一個動恶偏斜調整訊號，這將在下文中進一步討論。

如上文所討論者，一個測試波形可以藉由將波形資料 提i、到同速SERDES傳輸器的輸入而被數位化地繪出， 匕尚速SERDES傳輸器以每個Ts作為一個時脈週期，一 次一個位兀地將波形傳送出去。在一實施例中，可能有兩 個SERDES輸出通道；各通道都在每個^時饋入一個完 整的32位字元。輸出順纟中之—被用作為接腳電 子的驅動HL輸入（在圖1中的線122a上），而另一者則 被用於輸出致能（在圖1中的線12213上）。 、 蒼考圖6，其中所示係一根據本發明之觀點所製作的 SERDES驅動線路的一個範例的方塊圖。如上文所討論者， WFC^ WFT選擇是透過主記憶體完成的。啊選擇與請 選擇訊號被分別供應在線18〇與182上， …。匕憶體到波 形表184 (其包括來自圖1〇中的術再對映邏輯⑺盘 週期選擇邏輯174)。輸出波形的建構是藉由 、 個波 形位元圖碼’將它與其它圖碼資料組合（被稱為⑴、如 如上文所討論者），或者將它以2的冪次方拉長以符人笨 —週期，將連續波形合併並將所形成的位元圖碼栽二二某 輸出SERDES。除了週期產生器可以被數個接腳通二： 200821606 享之外，每個輸出腳位通道都有—個完㈣ser刪驅動 電路。 立再參考圖6,資料組合器186可被用於將來自波形記 憶體的輸出訊號（波形資料）與圖碼資料組合。圖碼資料 包，接㈣主記憶體的，（此部份被稱為圖碼記憶體 勺領外貝料位)。使用這些來自圖碼記憶體的額外資料 位7L可以提供額外的彈性，而無需使用大如一 μ wfm的 記憶體，就如同它們未被使用一般。這項組合可以產生一 透過波φ拉長電& i 88與波形合併電路⑽被饋入驅動 HL與輸出致能SERDES傳輸器的63位元資料流。波形拉 長線路188與波形合併線路19G的運作將在下文作討論。 STIL語法包含五個狀態的說明，也就是：d、z、 P與N。！；代表的是—個驅動高電位，〇代表的是一個驅 :低電位’而Z代表的則是驅動器位於高阻抗狀態。"先 代表的是驅動到最近的以D狀態（也就是，驅動 到财-個循環的最後狀態）…代表的則是驅動到一個 热需在乎”的狀態（換言之，冑U改變到d或由D 改變為N不應該會改變測試程式的結果）。 在一範例中，在WFM内的一個特定波形登記項的各 個™可以用4位元來表示。這些4位元讓各種期望波形 可以很容易地被建構出來。但是’應了解的是，本發明並 不限於❹4位㈣表示各個TIC，且在其它範例中也可 使用其他的位以下的表1說明來自WFM的4個位 兀如何與來自圖碣記憶體的圖碼資料位元（D1肖D2)組 20 200821606

合來產生驅動H/L 出 SERDES 116。 與輸出 致能訊號，這些訊號被供應到輸

13 Z O2i Ό2 14 先前的 15 9 D1 D2 在一實施例中，STIL狀態U，d與P可被直接列出。 為了方便起見，U與D的等效狀態可用Dl、Dl*、D2與 D2*產生。藉由用這種方式使用圖碼資料位元D1與D2， 21 200821606 合併的STIL波形可以更容易地被產生。由於n狀態可以 疋任何東西，因此，在一範例中，它可以與STIL p狀態相 同。這有助於P狀態的產生。 STIL P狀態代表著驅動到最後的^或d值，而在一 範例中’這同樣也意謂著Dl、D1 *、D2與D2*。因此便需 要δ己住當輸出致能最後一次被宣告時的驅動HL的值是什 麼。為了要這樣做，在一範例中，ζ狀態可被分為七個ζ

狀您’各用不同的方法來將驅動hl輸入驅動到接腳電子， 但此時所有的輸出致能都被關閉。在建構一個wfm登記 項時，可以使用Z TIC代碼更特別的形式。這讓系統得以 在驅動HL維持完全相同的值。再者，在一範例中，如果 個WFM登記項不是一個完全的64個TIC寬，那麼它便 可能藉由複製該波形内的最後一個正確的TIC而被填補。 現在，藉由記住前一個波形中的第64個TIC，驅動值 便:被維持在整個向量邊界内。應注意的是，當系統由一 向里轉私到另一向1時，在目前向量内最後的TIC實際值 會被記住，不論它是來自D1或D2。因此，在_連續向量 中的ZP是正確的，且任何冑p用在稍後向量的作法也是 貝施例中，取自主記憶體的向量資料可被壓縮 ^WaveSer ( WS) ^ ^ ^ (包括WFC與WFT)來定義驅動波形。參考7，其中 所示係根據本發明之觀點所製作的數位模組—部份的二個 範例的方塊圖。控制器152可以由主記憶體1〇4接收向量 22 200821606 資料並將資料轉換並壓縮為兩組位元，也就是提供在線l54 上的WaveSet以及提供在線156上的圖碼資料（以上所討 論到的D1與D2) 。WaveSet與圖碼資料一起描述即將要 透過SERDES被移出至測試接腳的波形。在一範例中， WaveSet可包括4個位元，而圖碼資料則可包括2個位元。

但是，應瞭解的是，這些數目只是一些範例，且本發明的 WaveSet或圖碼資料並不限於某一特定的位元數目。 WaveSet與圖碼資料可以一起描述被供應到ATE測試頭某 一接腳的一個波形，或其一部份（或與一透過ATE的某一 接腳接收自某一 DUT的反應波形相比較，這將在下文中討 論）〇 仍然參考圖7’ WaveSet可被供應到SERDES驅動器 波形線路1 58。這裡所用的“驅動器波形” 一詞係指一由 數位模組供應到某一接腳以激勵與該接腳相接的dut的波 形。驅動器波形可藉由將期望波形細分成數個TIC (也就 是，一組大小相等的波形狀態）而得，這在上文中已有討 論。假設在第一個TIC時，訊號有一初始狀態，驅動器波 形可以用訊號如何由某一 TIC轉換為另一 TIC的方式指 定。在-實施例中，驅動器波形可以有人種不同的狀能’曰 也就是，“先前的，，（意謂著前1環的最後狀態）、z (意指高阻抗）、〇(二進位的0) ”（二進位的D、D1 (來自圖碼資料的第一位元，可能是…）、D1*(代表 〇!的相反值）、D2 (來自圖碼資料的第二位元，可 ) 或0 )與D2M代表D2的相反值）。在一繫 2 仕 靶例中，驅動器 23 200821606 波形可以被轉換為一個被稱為“ DRV一TIC”的位元圖碼。 在一範例中，DRV-TIC的長度是64個Tic，每個TIC為 3個位元。這個位元圖碼被儲存在驅動器波形記憶體116 内。在驅動器波形的長度並未達到64位元的情況下，64 個TIC中剩下的TIC的訊號狀態可在驅動器波形的最後TIC 中指定。這可以讓我們在指定不同長度的驅動器波形時有 最大彈性。當然’應瞭解的是，本發明並不限於使用64 個DRV—TIC ’相反地’我們可以使用任何數目的TIc。另 外，指定各個TIC所用的位元數目可以是變數且/或依據設 計而定’且並不限於3個位元。例如，在上文所討論到的 實施例中，各個TIC的長度可以是4個位元。 以下的表2說明一個將DRV 一 TIC格式化為兩個資料 組，DIO與DRV的範例。參考圖7，DRV可以被供應到驅 動SERDES 116a以便在線122a上產生驅動訊號，而m〇 則可被供應到I/0 SERDES n6b以便打開或關閉驅動訊 號。表2中所給的範例是為各個serdes編碼的一種方式。 但=，應瞭解的是’這範例僅是用於說明之用且並非限制 !·生範例 圖碼”意謂著包含D1與D2的圖碼資料。 24 200821606 表2 驅動器波形 TIC/狀態 先前的 000 Z 001 0 —---- 010 1 _---- 011 D1 100 D2 D2 111 參考圖8,其中所示係根據本發明之觀點所製作的驅 動器波形的一個範例的時序圖。 如上文所纣淪者’在一範例中，高速SERDES可以有 一個大約250ps的位元週期。但是，在某些情況下，dut 可以用慢了許多的速度運作。因此，便可以使驅動器波形 減速”。因此，如上文中參考圖ό所討論者般，在被饋 入輸出SERDES之前，波形可以被“拉長”以便包含比一 個系統時脈週期Tc為長的向量週期Τ。這種拉長動作可以 伴隨有複製各個Ts的位元值，以便一個TIC的長度變為 數個Ts。為了要使波形“減速”，TIC可以用重複每個Ts 數一人的方式被“拉長”，如此一來，例如，先前為1T s長 (對應到4GHz SERDES的25Ops )的一個脈衝便可能變為 25 200821606 128個Ts長（對應到32ns)，其方法係 1 s重複！ 2 8 次以便在傳送下一個TIC之前產生一個“被拉吾、” TIC 。這個觀念可以被稱為波形拉長。 在圖7所示的實施例中，波形拉長的動作可 η 田驅動 線路158所完成。相似地，在比較侧，波形拉長的動作口 以在比較線路160内完成，這在下文中將進一步討論。可 考圖9，其中顯示一個可被結合在驅動線路丨58 (與/或比 較線路160 )内的拉長電路的範例。在一範例中，所^匕 形資料的格式化都可在拉長動作完成之前先完成，以便2 長動作只要複製各個TIC某個次數便可。可以用這個方式 達到任何的向量週期，只要最小向量週期不比一個系統= 脈週期Tc為短便可。這種可以容納許多不同向量週期的 能力相較於ASIC設計而言有相當大的優點，因為AUG設 。十所產生的波形具有固定的週期，一般在1到1 〇〇ns之間， 而且其週期不可調整。相對於固定的ASIC，一個根據本發 月的觀點所製作的數位模組可以採用改良技術加以縮放 、（例如，TIC可以在裝置變得更快時變短，而可達到較快 速的测試）並且可以是有彈性的，以便根據需要以拉長TIC =方式來容納許多不同的波形週期來測試不同的受測物。 因此，一個根據本發明的實施例所製作的數位模組可以藉 3T據需要調整TIC被拉長的程度而包含極高速波形（短 °功），也可包含低速波形（例如，毫秒的週期）。 宜在某些範例中，特別是在各測試都僅將單一個向量週 /、用於所有測试向1的情況下，系統時脈速度可被改變來 26 200821606 容納其向量週期，以便使波形經常擁有最大解析度，也就 是’各TIC都對應到一個Ts。無論如何，在許多情況下， 當向量週期由最大速率降低時，要產生一些解析度與較高 時脈速率時相同的波形便變得不切實際。在許多實施例

中，這是因為WFC表的寬度限制所致，在某些範例中，WFC 表可以固定在64個TIC寬。對於7.5ns到15ns的系統時 脈週期而言，並不需要拉長波形，因為波形可以藉由在每

個TIC内使用一個ts來建立。但是，長於15ns (含）的 向量週期便需要拉長TIC。應瞭解的是，這裡所給的範例 限制值（例如，15ns)係根據SERDES界面内的位元數目 與/或WFC表及WFT的大小而定。因此，如果這些大小（以 位元數目表示）有所改變，則時序限制也將因而改變。因

此’也應瞭解的是，這裡所給的數目僅作範例之用，且 非限制性範例。 W 根據-實施例’拉長可以用2的冪次方來作，從 ㈣㈣始。波形拉長可以在每個TIC内使用數個t s 作。在拉長之後，在一波形内仍然有最多可 亦即，…C)，但是波形可以持續（二 之里日寸間。例如，要把-波形拉長來符合15ns到30 之間的週期，來自WFC 3〇ns 並持續仏的時間。在/各個爪被重複二次（幻） 曰 1 在另一範例中，要把一、、古带如且+ 合30ns到60如之門^ Η要把/皮形拉長來符 並拉鋒4Τ 1的週期’則各個TIC被重複四次（χ 亚持績4Ts的時間。私i ν Λ4) π 長可能發生在時序產生器的整_ 期靶圍内。由於向晉 』I调週 週肩的增加量是Ts的整數倍，因此 27 200821606 不疋Ts的2的完全冪次 TS往上一直到TS的拉長 一個被拉長波形的最後TIC可能 方。這個最後TIC可能是單一個 因數。

如上文所时論者，在至少某此實 估田,η , —只靶例中，輸出SERDES 使用一個32位元的界面。因此，.且 換r k 1、+ 長可以全部以32位元 ^(知k)來計算，即使WFC記憶體可能是64位 也疋如此。一輸出暫存器被載入 、

併邏輯（以下將討論），每個Tc(例 ::的32位元。在一範例中利用了各個特 項都具有-個特㈣WFT，1因此 FC η己 WFC登記項可以利用這種方式被 硬=期，且 夺易拉長波形的事實。數個多工哭 為 以卵六I + 與私位暫存器的組合可 谷易地元成這項功能。例如，考慮輸出暫存哭位_ ft 不論波形是否被拉長，輸出暫 〇〇兀〇。 被饋人。如果沒有70 G通常由WFC[〇] 卿c[1]被饋人，如果拉長因 暫存讀π1可由 ^ 7L 1 ώ 或更大，則輸出暫存5| 4兀1可由WFC[0]被饋入。 仔态 暫存器位元2可以由WFC[2]被饋入，如、果^兄下’輪出 則由WFC[4]被饋入，或者 疋拉長2倍， 被饋入。盆餘的位1、s 被拉長4倍，則由WFC[0] …、、4兀來源列示於下文表3中。庫、、主音的曰 饋入輸出暫存器的來泝蔣 w庄心的疋， 官μ ##持~ WFC記憶體的整個64杨- …是因為如此可 “固64位疋 完成。 了以凡王使用移位與多工器來 28 200821606

表3 輸出暫 存器位 元 來源 XI 來源 X2 來源 X4 來源 X8 來源 X16 來源 X32 所需的 多工器 0 0 0 0 0 0 0 無 1 2 0 0 0 0 0 2:1 2 4 4 0 0 0 0 2:1 3 6 4 0 0 0 0 3:1 4 8 8 8 0 0 0 2:1 5 10 8 8 0 0 0 3:1 6 12 12 8 0 0 0 3:1 7 14 12 8 0 0 0 4:1 8 16 16 16 16 0 0 2:1 9 18 16 16 16 0 0 3:1 10 20 20 16 16 0 0 3:1 11 22 20 16 16 0 0 4:1 12 24 24 24 16 0 0 3:1 13 26 24 24 16 0 0 4:1 14 28 28 24 16 0 0 4:1 15 30 28 24 16 0 0 5:1 16 32 32 32 32 32 0 2:1 17 34 32 32 32 32 0 3:1 18 36 36 32 32 32 0 3:1 19 38 36 32 32 32 0 4:1 29 200821606 20 40 40 40 32 32 〇 3:1 21 42 40 40 32 32 0 4:1 22 44 44 40 32 32 0 4:1 23 46 44 40 32 32 0 5 ： 1 24 48 48 48 48 32 0 3:1 25 50 48 48 48 32 0 4:1 26 52 52 48 48 32 0 4:1 27 54 52 48 48 32 0 5 ： 1 28 56 56 56 48 32 0 4 : 1 29 58 56 56 48 32 〇 5 ·· 1 30 60 60 56 48 32 0 5 ： 1 _31 62 60 56 48 32 0 6:1 ^ 4 文

一一"Γ沒-1 #山N至4沏、适定-貫 際的”向量週期’而不是WFT登記項），將它除以32, 亚找出小於或等於結果的二的最高冪次方。例如，對於週 肩T-177TS而言，執行此計算：177/32=5 53。小於5.53 =的取ν冪切為4。因此，如果要達 則拉長因數便是4Χ。在此範例中，在TIC& 是177/4, ’在TIC内的波形長度 ，、#於44.25，且因此，進

因此，最後TIC的持進1後仵到45個TIC。 的持續時間則為4個Ts)。早们TS(而其它所有TIC 參考圖10,其中顯示的 長邏輯188、▲ 、疋根據本發明的觀點的、* γ 4* 輯188 -個範例的方塊圖。在 =的波形拉 例中，有兩個 30 200821606 相同的拉長單元，分別被 長單元196b，夂被用於把具' 數拉長單元196a與奇數拉 以下” L 長交替的波形。為了簡單起見， 拉長一個偶數旦Ή翻 Χ早兀的部份，此單元被用於 作方式與偶數拉長單元完全㈣的疋，可數拉長單元的動 參考數字“ b，，命 且在奇數拉長單元内以 “〜項二r::，拉…内以參考數^ 暫存哭如4 ^ 乂曰（alternate)單元的移位 晋存口口。例如，當先前的奇數旦 波开 Mf合ϋ μ 數向里週期到期時，一個新的 =便會由-貝料組合器186被載入偶 内，如線200a所示般。在一 r加士 ^ f仔态 通f將 &中，這個移位暫存器192a 2將-位兀移動到右方（往最低有效位元的方向），除 非匕被載入一個新的WFM。 ” 不會被移動；它的值一直維：:一暫個存：的弟64個位元從 "、 個新的波形開始時才會 被重新载入。這個位元的值被提供給資料組合器186，如 = 2〇2a所示般。第64個位元由—個向量被記住而被用於 在下一個向量中產生“先前的，，狀態。 仍然參考圖1〇,來自移位暫存器192a的位元流被饋 入-個多工器陣列198a内。多工器陣列198&也在線綱& 上接收—個訊號’用以指明對於目前的向量週期所要執行 的拉長率。拉長率的決定已在上文中討論過。基於拉長率 資訊，多工器陣列198a將所收到的位元流以多路傳輸，如 上文表3所述。移動時脈方塊19乜也接收拉長率資訊並將 31 200821606 64位元移位暫存器心根據需要移動以得到所 。。 4 8、16或32的拉長值而言，移位暫存 °。192&再每個Te被移動。在拉長值大於32的情況下， 移位暫存器在每個（拉長率32)Tes被拉長。移位控制心 也可，於波形中第一個TIC的拉長，此波形在第一次 移位之則以降低TCS的方式被拉長超過32倍。這第一個 調整是動態偏斜調整的一部份，這將在下文中進 ·=工器陣列咖的輸出被饋入一個32位元輸出；： :見圖V、它t這個輸出暫存器被提供到波形合併線路190 ^ ，最後並被供應到輸出SERDES 11 6。 如上文所討論者，向量週期可以θ τ二， 疋TS的任意倍數，且 疋-數倍的系統時脈週期。因此，為旦 週期無縫地傳輸到另一時脈週期向‘： 數，，路徑（任意指派且並不音扑在任打=/數與奇 量或奇數量的TS)内交替I;二：向-週期内的偶數 將在下文中討論），…:“的波形被“合併，，（這 »㈤的情況。 ^ 兄明向置轉變發生系統時脈週期中 根據一實施例，波形 波形取出編N(N=0，... 3T:;别的(隨意拉長的） 白丁一 ^ / )個Ts位元並將它盘來 自下一個（隨意拉長的）波形 ^ 將一個h 士 ㈣的32·Ν個Ts位元合併以便 们糸統％脈週期填入32 線路以32位元堍的方七士 ^接者，波形合併

Tc -個位元塊直: 個波形發放心位元，每個 TS位元i / 的向量週期内只剩下不到U個 為止。接著’它將與下一個（隨意拉長的） 32 200821606 併這個過私持續在整個测試期間。 參考圖11 ’其中說明波形合併線路刚的一個範例的 區塊圖。如圖1 〇裕-/杰田“，， 目被放^ “ 不’使用a的參考數字來識別的項 :放置“數路徑”上，且與使用“b”的參考數字 放置在“奇數路徑”）的項目相同。圖12所 不：固“开過程的說明。在此範例中，一個“5TS的週 2:所在圖12中，來自偶數路徑的輪出由軌跡 所才曰出。在一項重疊發生處會有一項合併進行。重疊 :生二週期數（軌跡212)小於32時。如果週期數212為 ’則-個時脈週期將會被填入新拉長的波形，且 來自先前波形的貢獻。 曰 、在圖12所示範例中，週期數最初會被往下計數到〇， 代表下-個波形的開始位元位置將會是位& 〇，而且之怜 好是在偶數波形。偶數合併訊號224與㈣合併位置以 通知偶數侧移位器216a在沒有偏移量的情況下 長_存器20…位元。如果有需要，則暫存器21“ 將提供偏移量。最近的奇數合併位置230 (在此範例中， 這個值是未知的，但是，這無關緊要，因為偶數合併位置 =〇。)。正在為奇數侧選擇某些移動值（由暫存器2i4b)。移 二益216a與216b分別提供—個移動位元圖竭給保持暫存 器與2181^兩個合併位置（偶數與奇數）與兩個合 併Λ唬（偶數與奇數）通知多工器陣列22〇在合併循環期 間由偶數侧選擇位元31 : 〇，且不由奇數側選擇任何位元。 在合併之後，下一次合併之前，偶數侧持續提供具有 33 200821606

相同（ο)移動偏移量的字元。下一次合併是奇數合併， 且在此範例中的奇數合併位置是17。在合併期間，偶數合 併位置224 (仍然為〇 )由偶數波形選擇同一組32位元， 且新的奇數合併位置230將由奇數侧32位元暫存器2〇6七 選擇位元14 : 〇，並由它的31位元暫存器21413選擇位元 31· 15來形成一個32位元的奇數字元。偶數與奇數字元 被使用奇數合併位置230組合在一起，使得位元16 : 〇係 取自偶數側（偶數波形的最後位置），而位元31 : 17則 取自奇數侧（奇數波形的第一部份，位元14 : 〇 )。在這 一合併之後，後續字元自奇數側被拉出，上方的15個= 元取自32位元暫存器206b的最低位元，而下方的17個 位元則取自31位元暫存器214b的最上方位元。合併後的 波形如圖的執跡232所示，且被提供給輸出暫存哭Μ] ㈣輸出SERDES116(見圖6)。合併作業在測試期間持 當向量週期愈來愈長時，TIC也可能因為可能發生的 拉長而變得愈來愈長，這在上文中已有所討論。有可能在 不同接腳通道的某些事件間的時序所需的精確度高於拉長 後TIC解析度所可提供者1此，至少某些實施例可能執 行一被稱為動態偏斜調萼的兹皮 ^ t碉正的私序。動態偏斜調整允許整個 (被拉長的）波形在1TIC、读土 π 、 L減去1Ts之前的時間以Ts增量 被扭曲。因此，如果在一盥一 /、另通道有關的波形内有一重 要邊緣，動態偏斜調整允許哕邊 凡疔該邊緣以Ts解析度被放置， 而在波形内的其餘所有事侔則 f仟則維持為TIC解析度。 34 200821606 在一實施例中，用到的記憶體基元（32x18)可能造成 72x4的總記憶體大小。無論如何，wfm僅需用到其中的 64x4個記憶體。剩下8x4=32的部份可被用於儲存動態偏 斜值，其可用於使Ts解析度可因位置調整到波形轉變。 這在TIC是數個Ts寬時顯得特別重要。根據一實施例， 藉由使用WFT所用的記憶體元素中未被用到的位元，一 動態偏斜調整值便可與各個WFC相關。這個值的下方$ 個位元可提供Ts的數目而在合併之前移動波形。上方位 元可被用於自第一 TIC的拉長消除掉數個32位元（完整 的Tc’s )。動態偏斜調整可以被想成一個負的時間移動-將 一波形内的事件移到一個下方時間值（預先）的作業。 例如’假設某一裝置運作的時脈是2MHz，且系統需 要使用一個5ns的設定時間測試一輸入。在此範例中的系 統時脈週期是500ns，其可使用2133個Ts產生，各個Ts 都接近234ps。有這樣大小的週期，便可使用大小為64Ts 的tic，這對應到每個TIC大約15ns。在通道間並沒有任 何方式可以調整，並假設各通道彼此都很完美地對齊，則 便可測試〇ns或15ns的設定時間。無論如何，這二者都並 不非常接近期望的5ns的測試值。藉由使用動態偏斜調整， 這兩個通道首先都會被編程來提供〇ns的設定時間。接著， ^使用一個-5 s的動態偏斜調整值，這在此範例中對應到 大約21個Ts。當向量運作時，這個波形在它可能沒有扭 曲調整之前的21個Ts時被輸出，從而允許5ns設定時間 的測試。應瞭解的是，在至少一實施例中，動態偏斜調整 35 200821606 向量週期可能僅提供一調整。正常來說，在週 . 们事件的日守間必需儘可能精確地被調整，剩下 =件需要在調整後的TIC邊界内。因此’在上面的例子 ’糸統不能同時測試—個5ns的設定時間與—個⑻的 保持時間’因為如果[個邊緣被調整為在系統時脈前的 那麼後續的邊緣便必須在稍後的tic增加量（心） 1。糸統可以測試-個1()ns的保持時間，或25ns的保持 %間’但不能測試—個5ns的保持時間。無論如何，設定 時間與保持時間不能在不同的向量内被測試。在此情況 下’各向1可以有一個不同的扭曲調整，但不能允許一個 5ns設定時間與5ns保持時間的測試。 如上所討論者，且例如，再次參考圖7，數位模組也 可自DUT接彳卜個反應波形（透過連接到線124&與線論 的接腳）。要決定反應波形是否符合一個預期的波形，反 應波形便必須與比較波形作比較。在—範例中，兩個輸入 SERDES 118a、118b可被用在各通道内，如眾所週知般， 此係由接腳電子124a、124b的兩個比較器輸出所饋入。這 ^ SERDES 118a、118b -位元接一位元地接收一個串列反 應波形並將它轉換為平行資料，以便較快速地處理。 在圖7所示的實施例中，比較波形可以用TIC來定義， 其定義方式類似於驅動電路被定義的方式，並可在比較線 路160内處理。在一範例中，比較波形可以被轉換為一個 包含64個11(：，每個11(：有四個位元的位元圖碼。此位元 圖碼被稱為CMP-TIC。再一次，當比較波形並未達到64 36 200821606 個TIC時’剩餘的TIC便可被標示為χ，意謂著不論什麼 位兀值出現在那些TIC期間内，對它而言都無關緊要，因 為有關的貧料已經結束了。來自SERDES 118a的反應波形 可與CMP一TIC位元圖碼相比並使用失敗偵測電路162，這 字在下文中進一步說明其細節。在一範例中，比較波形可 用口 TIC的、通位置來定義。在一範例中，比較波形可以 有九種不同的狀態。但是，應瞭解的是，本發明並不限於 九種狀恶’也可使用較多或較少的比較波形狀態。特別是， 如果某人希望在每個TIC使用3個位元（就如上文所討論 過的驅動波形範例一般），那麼他便可以選擇只使用8種 不同的比較波形狀態。 例如，某些比較波形狀態可能包含X (也就是，其位 元值無關緊要）、v (說明其比較是正確的，可能是高電 位或低電位）、L (在TIC期間所接收到的訊號必須是低 電位）、H (在TIC期間所接收到的訊號必須是高電位）、 Z(高阻抗）、D1 (將接收自接腳的低電位或高電位訊號 與來自圖碼資料的D1的值相比較）、d 1 * ( D i的相反）、 D2 (將接收自接腳的低電位或高電位訊號與來自圖碼資料 的D2的值相比較）以及D2*。以下的表4顯示cMp tic 的一個範例，其中的CMP—TIC被格式化為3個資料組， 也就是STB (意謂著選通是開（1)或關（〇) )、CpH (高 電位比較）與CPL (低電位比較）^圖碼一樣代表著包= D1與D2的圖碼資料。 37 200821606 表4

STB 圖碼 CPH CPL CPL* CPH* 0 1 1_ 0 J_ 1 D2 D2* D2* D2 _D1 Dl* D1* D1 0 ------— 〇__ X據本叙明的觀點的比較波形的一個範 圖13 §兄明—個柄丄a 例 參考圖 + — ^ ^ ’、.、、、負不可被包括在失敗偵測方塊162内 的失敗偵測電路的一彳 一 乾例’以及一個用以顯示比較與失 敗資料的格式化範例的本

、 ]的表。如上文所討論者，比較SERDES 、串列格式接收波形並將它轉換為平行資料。這一平 行資料被饋人失敗㈣線路162。失敗偵測器、162可以使 :比在反應波形内執行Tic的平行處理以決定加τ 霍地運作（反應波形與接收自向量記憶體的預期資 ^相符）或者裝置是否失敗。這項比較可以一個tic接一 執行，而不疋如同傳統ATE般使用一個選通訊號。 38 200821606 如果DUT失敗，則數位模組便提供一個失敗訊號來通知一 個作業員說DUT是壞的。在一實施例中，失敗記憶體172 可被用於儲存導致失敗的原因。例如，失敗記憶體可儲存 關於DUT並不符合CMp一TIC的預期狀態的資訊。這項資 訊可讓作業員不僅可以知道DUT已經失敗了，也可知道其 失敗的原因。以下將討論失敗偵測器電路及其運作方式。 再次參考圖卜至少在一實施例中，比較SERDEs 在線124a(比較Η)與l24b(比較L)上接收一反應訊號。 SERDES比較線路（未顯示在圖中）被用於分析這項資料， 其結果則被收集在一失敗緩衝器126與選擇性的擷取緩衝 时128内。失敗緩衝器丨26是一個在最終儲存於主記憶體 1〇4之前用於暫時儲存失敗記錄的緩衝器。失敗緩衝器 也可維持住用於失敗資料存貯的主記憶體位址。擷取緩衝 器128是一個在最終儲存於主記憶體1〇4之前用於暫時儲 存擷取資料的緩衝器。擷取緩衝器丨28也可維持住用於擷 取資料存貯的主記憶體位址。 筝考圖15，其中說明根據本發明之觀點的serdes比 較線路的一個範例的方塊圖。與SERDES驅動電路（如圖 6所示）相似的是，來自向量記憶體的輸入WFC選擇（在 線234上）與WFT選擇（在線236上）被用於查找wft 内的波形資訊。WFT的輸出被用於決定來自輸入VERDES 118 (見圖〇的哪個樣本會被用於與預期值相比較以偵測 失敗。在一實施例中，失敗資料可以被儲存，而用於決定 哪個向量失敗所需的資訊以及在失敗之前的事件的順序也 39 200821606 會被儲存。 比較所用的STIL狀態列示於表5中： 表5 狀態 -------__ 說明 L CompareLow，兩個比較器都指示為斧電位 Η -----——- CompareHigh，兩個比較器都指示為宜垂a X ompareUnknown，兩個比較器忽略，也關閉視窗 Τ CompareOff ’在低電位比較器之上，在高電位比較器 之下 V CompareValid，低電位比較器輪出與高電位比較器輸 出相同 1 CompareLowWindow，開始尋找所有[的視窗 h CompareHighWindow，開始尋找所有H的視窗 t CompareOffWindow，開始尋找所有τ的視窗 V CompareValidWindow，開始尋找所右v的視窗

考慮STIL狀態L ’ 一與低電位值的比較。這狀態可被 放置在時間上任何點的任意波形内。在根據至少某些實施 例的以波型為基礎的架構内，一 TIC (最多為63的其中之 -）被指定用來執# L比較。因此，較適宜的作法是在波 形記憶體内出現足夠㈣訊來告訴比較電路來為比較器測 試其是否在該TIC内為低電位。當波形被拉長時（這將在 下文中討論），TIC可能持續數個Ts。無論如何，在至少 -範例中，測試只有在一個Ts，也就是第一個&時才能 200821606 作。 現在考慮STIL狀態卜一與低電位值比較的視窗。這 狀態也可被放置在時間上任何點的任意波形内。在根據至 少某些κ施例的以波型為基礎的架構内，一 τ I c可被定義 為視窗比較開始的地方。在整個視窗中，其目的是在每個 Ts時繼續與L的比較，停止會關閉視窗的在χ的比較。 這目的可以藉由引入一個“p”或“先前的，，來達成。在

一範例中，這可以很簡單地是Ts樣本與鄰近（先前的）h 樣本二者的XOR。如果軟體在視窗的開始擺放了一個卜 並在這視窗的波形的所有後續TIC上都放置了 p，則結果 便是在TIC的第一個Ts處（在它裡面有一個丨）與低電位 所作的硬比較，並在第一個TIC剩下的所有Ts處（如果 有任何一個的話）與P作比較，接著將視窗中所有剩餘tic 的所有Ts與p作比較。所有這些與p的比較的輸出可與 各向量一起儲存。 與驅動側相同般，TIC碼可被產生來實行L、Η、χ、 T與V。可能也希望可提供一些與圖碼資料位元D1或 作比較的旎力。另外，由於波形拉長所可被實行的方式（將 於下文中討論），可能也希望提供在所有Ts被使用到的 地方作視窗比較的能力。一個比較TIC碼的完整表列的範 例顯示於表6。在這範例中，有16個TIC碼，每個TIC石馬 有5個位元。第5個位元被用於在向量内選擇一個失敗位 置，可能是第一或第二個位置。這被用於雙資料率模式下， 其中兩個失敗位置可發生在相同向量内且應該被分開識 200821606 別0 表6

Η 個比較器都輪出低電位，只有TIC的 第一個Ts是如此 -~.— 兩個比軏器都輸出高電位，只有TIC的 第一個Ts是如此

X 無需在乎 在同電位比較器之下，低電位比較器之 主二苎有是如生_

V 相同 兩個比較為都是相同的，只有TIC的第 個T s是如此 D1 D1 D1 兩個比較器的輸出都與D1相同，只有 TIC的第一個菩如此 D2 D2 D2 ^個比較益^ ~相同，只有 TIC的第一個TS是如此 D1D2 D1 D2 高電位比較器與D1相同，低電位比較 器與D2相同，只有TIC的第一個Ts是 如此。注意：Dl=〇，D2=l與v相同 兩個比較器都輸出低電位，只有TIC的 第一個Ts是如此，其餘任何的Ts都被 與先前T s的比較所取代 h 兩個比較器都輸出高電位，只有TIC的 弟一個Ts是如此，其餘壬Ts都被 42 200821606 與先前Ts的比較所取代 P 3 P 為TIC内的所有Ts將兩個比較器都與 那些來自先前T s者相比較 t 0 1 在高電位比較器之下，低電位比較器之 上，只有TIC的第一個Ts是如此，其 餘任何的T s都被與先前T s的比較所取 代 V 相同 兩個比較器都是相同的，只有TIC的第 一個Ts是如此，其餘任何的Ts都被與 先前T s的比較所取代 dl Dl Dl 兩個比較器的輸出都與D1相同，只有 TIC的第一個Ts是如此，其餘任何的ts 都被與先前Ts的比較所取代 d2 D2 D2 兩個比較器的輸出都與D2相同，只有 TIC的第一個Ts是如此，其餘任何的ts 都被與先前T s的比較所取代 dld2 Dl D2 高電位比較器與D1相同，低電位比較 器與D2相同，只有TIC的第一個Ts是 如此；其餘任何的Ts都被與先前Ts的 比較所取代。注意·· D1 =0，D2= 1與v 相同 參考圖16，其中所示是根據本發明之觀點的波形表 (WFT)線路238的一個範例的方塊圖。Wft線路自驅動 43 200821606 側波形表電路接收一波形位址（在線240上）及WFT選 擇訊號（在線242上）。如上文所討論者，主記憶體提供 有控制時序產生器的驅動側與接收侧的向量資訊。無論如 何’接收側運作的時間較驅動側為晚。這是因為訊號被驅 動經過接腳電子、PCB走線，等（上自DUT，經過DUT， 往回經過相似路徑到達接腳電子比較器，最終回到時序產 生15 )的傳播延遲所造成。為了要讓時序產生器可以正常 _ 地運作’較適宜的作法是補償這項延遲。 根據一實施例，為了要補償這項延遲，可以使用兩種 機制··採用時脈循環（丁 e )所作的粗延遲補償，以及採用 丁s循ί展所作的細延遲補償。實際的總延遲時間根據數位模 組確實的電路實施方式而定，且與DUT有關。無論如何， 在大多數情況下，接腳電子（PE )、大約2英呎的PCB走 線在DUT的入/出方向可能有數個奈秒的延遲，且另有數 個奈秒的延遲由比較器所造成。 _ 在一範例中，粗延遲補償可藉由將可變數目的Tc時 脈循環加到圖碼資料、WFC與WFT選擇來達成。根據一 貫施例，它的輸出延遲係因週期查找的WFT選擇所造成， 而不疋複製WFT再對映記憶體所造成。粗延遲244示於 圖16中。細延遲補償可被當作使用在比較侧週期產生器 (見圖15)的初始值。 延遲補償也可被實施在圖7所示的實施例中。參考圖 7,根據一實施例，數位模組可包含波延遲記憶體164盥 波延遲線路166。波延遲線路166與記憶體164可被用於 44 200821606 補傷經過不同元件的不同的訊號傳播延遲以便讓輸出線上 的Λ號與接腳“對齊”。在一實施例中，波延遲可被定義 為由初始時間Τ0到一波形開始點的特別數目的延遲tic。 在一貫施例中，在比較側，也可將一道航程往返延遲（r〇und trip delay )加到波延遲上。參考圖1 7，其中所示係波延遲 線路1 66的一個範例。在線168上的波延遲訊號可由波延 遲圮憶體164所提供。如圖17所示，航程往返延遲線路j 7〇 可被提供用於將一道航程往返延遲加到比較波形上，這在 上文中已有所討論。 再在回參考圖16’在粗延遲244被加到波形位址與wft 選擇訊號之後，這些訊號分別被傳遞到波形記憶體246與 週期選擇電路248。與驅動側所作相似的是，WFM 246未 被用到的位元可被用於為每個WFC提供32位元的動態偏 斜凋整值（在線245上），這些值被送到比較側波形拉長 電路250與波形合併電路252 (見圖15)。週期選擇電路 248提供一週期訊號（在線256上）給週期產生器136。 再參考圖15，WFM 238輸出與圖碼資料位元m、D2 及一個I (失敗忽略）位元組合在一起（在組合器26〇内） 來驅動實際比較發生在接收SERDES的輸出處的邏輯電 路。圖碼資料位元與失敗忽略位元由主記憶體提供在線258 上。比較侧資料組合器邏輯的一個範例說明在以下的表7 中。在此範例中，失敗位置選擇位元選擇了 TIC碼究竟被 用於失敗位置1或失敗位置2。 45 200821606 表7

TIC碼 Enable[l : 0] CHval CLval 所有的 1 無 X X L 0 HL 0 0 Η 0 HL 1 1 X 0 無 X X Τ 0 HL 0 1 V 0 有效的 X X D1 0 HL Dl Dl D2 0 HL D2 D2 D1D2 0 HL Dl D2 D1D2 0 有效的 X X Dl = l， D2=0 1 0 HL 0 0 h 0 HL 1 1 P 0 先前的 X X t 0 HL 0 1 V 0 有效的 X X dl 0 HL Di Dl d2 0 HL D2 D2 dld2 0 HL Dl D2 dld2 0 有效的 X X Dl = l， D2 = 0 46 200821606 波形 上與驅動側所用者相似。無論如 :::拉長時，驅動側波形的事件（tic)是依據拉長率 斤，來的。相對地，在被拉長時，一接收（比較）波 形是將空間放大所得，而非«所得。表8制比較侧波 形拉長的一個範例。應注意的是，表8中的“ s，，代表的

疋空間。一個空間使所有的比較禁能，除了用在視窗 比較中的先前比較之外。因此，如果s的來源位元是H、 L、T或V，則S=X。如果S的來源位元是h、1、t或v， 則 S=p 〇 表8 輸出暫 存器位 來 源 XI 來源 X2 來 源 X4 來源 X8 來 源 X16 來 源 X32 所需的 多工器 0 0 0 0 0 0 無 1 2 S S S S S ~ 2 —---^ 4 4 S S S S —S 2:1 3 --—-__ 6 S S S S S 3:1 4 8 8 8 S S S 2:1 5 10 S S S S S —^ 3:1 —6 12 12 S S S S ^^ 3:1 7 ----- 14 S S S S S — 4:1 16 16 16 16 S S 2:1 18 S S S S S 3:1 47 200821606 10 20 20 S S S S 3:1 11 22 S S S S S 4:1 12 24 24 24 S S S 3:1 13 26 S S S S S 4:1 14 28 28 S S S S 4:1 15 30 S S S S S 5:1 16 32 32 32 32 32 S 2:1 17 34 S S S S S 3:1 18 36 36 S S S S 3:1 19 38 S S S S S 4:1 20 40 40 40 S S S 3:1 21 42 S S S S S 4:1 22 44 44 S S S S 4:1 23 46 S S S S S 5:1 24 48 48 48 48 S S 3:1 25 50 S S S S S 4:1 26 52 52 S S S S 4:1 27 54 S S S S S 5:1 28 56 5 6 56 S S S 4:1 29 58 S S S S S 5:1 3 0 60 60 S S S S 5:1 31 62 S S S S S 6:1

在一實施例中提供有在每個向量抓取資料的能力。這 48 200821606 -被抓取出的資料可被儲存在抓取緩衝器i28内（見圖… 各WFC最多可為各向量指定兩個抓取位置。在一範例中， 抓取位置可被指定為一個6位元的DC值。因此，也 可包含兩個用於指出抓取TIC位置的6_位元數字。在一範 例中，“合法的” TIC值為G_62，而63則用於指出並沒有 抓取動作。在波形已經被拉長的情況下，某些延長也可能 需要在抓取位置内來做。這並未顯示在上面的$ 8中。在 範例中，貧料抓取經常都發生在指定tic的第一個η。 口此取後（在拉長之後）的Ts位置可被用於自 抓取一個樣本，接著這個樣本被饋入抓取緩衝器i28内。 在一範財，比較Η與比較L咖则輸出（在圖Μ中 的ma、124b)可被取樣並儲存，給出接腳在該點的完整 狀態。在抓取緩衝器内，樣本可在被儲存於主記憶體 之前被組合成-個合理的大小（這個大小可能是可變的， 且因此可根據緩衝器的大小、可用的記憶體，…，等因素 而變）D 、 、 在另-實施例中，抓取緩衝器也可被用於當數位系統 在-被稱為“邏輯分析儀模式’，#模式下運作時，儲存一 值得TS樣本的預定數量的系統時脈循環。邏輯分析儀模 式將在下文中進一步討論。 再次參考圖15,偶數與奇數拉長波形可被饋入波形合 併線路252内。在波形合併線路252中，偶數與奇數拉長 波形被組合成單一個32x5位元的位元流，並且被饋入二 失敗偵測方塊262内。在-範例中，波形合併線路a貝Μ與 49 200821606 用在驅動側（見圖11 )的波形合併電路190可 所 耳貝相同， 除了拉長可以用5位元來作，而不是用2位元來作之外。 參考圖18,其中所示是根據本發明之觀點的失敗偵測 線路262之一範例的方塊圖。在圖中所示實施例中，失敗 比較邏輯係由32個重複的方塊所組成，來自接收serdes 的各位元各用一個。圖18中只有最低有效位元（lsb)與 最高有效位元（msb )的線路；無論如何，該線路可被重 籲 複用在SERDES的各位元。各邏輯方塊都有與特定值、“有 效的”指標、或者先前的SERDES位元作比較（例如，透 過一個XOR功能）的能力。在最後一種情況下，對於serdes 的Isb而言，比較可以是與來自以前的時脈循環的先前瓜讣 作比較。根據失敗位置選擇（提供在線286上）的不同， 各位元可以產生一個失敗〇輸出264或者一個失敗i輸出 266 °這些輸出可透過向篁週期而被累積並記錄在週期的 末端。 φ 仍請參考圖18，在一實施例中有兩個SERDES輸入， 也就疋來自局電位比較( C Η ) 12 4 a與低電位比較器（c l ) 124b的輸入。各SERDES 118的各個分接頭（tap)(兩個 SERDES各有32個分接頭）都有一個x〇R閘268連接到 匕。各個XOR閘268的其它輸入來自資料組合器260 (CHval (在線270上）或CLval (在線272上））的一個 位元，其中“ val”是value的簡寫。對於各分接頭而言， 這兩個XOR閘在一個OR閘274被OR在一起，並被饋入 多工器276的一個輸入。這一輸入（HL輸入）在線278 50 200821606 上的enable[l : 0]訊號被設為HL時被選中。各SERDES 118 的各個輸入也饋入一個XOR閘280，它的其他輸入來自於 其他SERDES上相對應的分接頭，以便使CL SERDES上 一個分接頭的XOR與CH SERDES上相同的分接頭。這個 XOR閘280饋入多工器276的第二輸入。這個被標示為“有 效的 的弟二輸入在線278上的enable[l : 0]訊號被設定 為 有效的”時被選中。

最後，兩個SERDES 118的各個分接頭饋入另一個XOR 問282’它的其他輸入來自於同一 VERDES先前的分接頭 (往Isb的方向）284。對於分接頭〇而言，比較是針對 來自先前時脈循環（Tc )的最近分接頭3 1所作的。這些 XOR閘282的輸入饋入一個〇R閘284，它的其他輸入來 自其他SERDES中相似的x〇R閘282，如圖所示。〇R閘 284饋入多工器276的第三個輸入。標示為“先前的，，的 第一個輸入在線278上的enable[1 ·· 〇]訊號被設為“先前 的之時被選中。在一範例中，多工器可以有一個由〇所 驅動的第四個輸入（未顯示在圖中），並且在線278上的 enable[l : 0]訊號被設為“無，，時被選中。多工器的輸 出指出一個失敗給Ts電位，因為來自SERMs (其時脈是 :Ts來4數）的各位元提供—個失敗比較。在一範例中， 1斤有位凡（所有Ts )的失敗指示可以被OR起來以指 出一向量電位的失敗。 再次參考圖15,失敗偵測邏輯262的輸出可以在線290 破饋入波形分離線路288。與驅動側（見圖6)上的波 51 200821606 ，合併190類似的是，比較側上的向量可能需要被彼此分 雔以便在各向量内被债測到的任何失敗都可被個別記錄下 來。如上文所討論者般，連續的向量被識別為偶數向量 =量。在任意一個時脈循環（Tc)内，來自失敗侦夠 域輯262的輸出可以全部來自—個偶數向量、全部來自一 料數向量、或者部份來自偶數向量，部份來自奇數向量， 最後一種情況還可被細分為在該時脈循内究竟是奇數向旦 先到或偶數向量先到。因此，波形分離料288可以處： :收自失敗偵_ 262的訊號以便將偶數向量與奇數向 !分離。 參考圖19,其中所示是根據本發明之觀點的波形分離 =288《―範例的方塊圖。在部份為偶數、部份為奇數 的日禮循環内，^個溫度計類的電路2仏、拠被用於自 線290上所提供的失敗偵測位訊號遮掉不想要的位元。在 ^些部份為偶數，部份為奇數的循環内，-個多工器，例 如’頂部多工哭 U Si 多…。則選擇了溫度計輸出，而另一個 、擇了反向的溫度計輸出。來自頂部多工器 Ζ的i出將包含1於選擇只屬於奇數向量的TS位元；； “'、k項輸出被饋人—組AND閘312b(每個TS -個）， =娜閘只允許來自屬於奇數向量的失敗偵測邏輯的η ^被下方的3l4b所0R在一起。累加器⑽追 何在系、、先時脈循環間所發生的失敗。相似地，多工器 a :匕吝用於選擇只屬於偶數向量的Ts位元的遮罩。 輸出被饋入—組類似的AND閘3 12a來選擇只屬於偶 52 200821606 數向量的Ts位元，且那些Ts位元在〇R閘3l4a内被〇R 在一起並由累加Is 3 16a將之累積。在向量週期的末端，任 何累積的失敗與允許失敗向量被識別為失敗緩衝5| i 26 (見 圖1或15)的資訊一起被寫入，在它排隊等候被傳輸或儲 存於主記憶體104之處（見圖1 )。 如上文所討論者，在至少某些實施例中，數位模組可 提供一 “邏輯分析儀模式”。在這些實施例中，抓取缓衝 器I28 (見圖丨）可以是一個用於邏輯分析儀模式與儲存 抓取資料的雙功旎緩衝。在另一範例中，在邏輯分析儀 模式下所用的是失敗緩衝器126，而不是抓取緩衝器128。 在此h況下，失敗緩衝器便可以是一個雙功能緩衝器。下 列討論將參考一邏輯分析緩衝器294 (見圖15)，且應瞭 解的疋，這可以是失敗緩衝器126，除了抓取緩衝器與失 、、、爰衝w之外，也可提供抓取緩衝器丨2 8或分離的邏輯分 析緩衝器。 • 在一範例中，邏輯分析緩衝器294可以是一連續在每

Tc儲存原始SERDES輸入（32χ2)的循環緩衝器。每 個接腳通這都可提供一個邏輯分析緩衝器。在一範例中， 各個邏輯分析緩衝器294的大小可以是128χ32χ2。邏輯分 斤緩衝為至少可以在兩種模式下被觸發，也就是“第一失 、“二弋（在此模式下，第一失敗事件被偵測到），或者 力2碼控制模式”（在此模AT，緩衝器被一個運算位元 加個靜態編程的時脈循環計數所觸發）。在一失敗發 ^接近一半的邏輯分析緩衝器可被允許寫入失敗位置 53 200821606

之上。因 一範例中 可在一向 剩餘者可 存，以便 知。在某 統時脈循 的週期内 輯分析緩 個專屬邏 到主記憶 帶寬。 此，失敗位置可以大約是在這緩衝器的中間。在 ’所有通道可㈣存有㈣的失敗觸發器。失敗 量，期的末端被们則，在此情況下，週期產生器 乂疋〇到31。& _剩餘者可以在失敗制時被儲 失敗毛生處的向里邊界在邏輯分析緩衝器内被得 ，向量週期極長的範例"例如，數毫秒），系 % Tc的靜態數可被用於在觸發邏輯分析儀模式 選擇一個特別的時脈循環。一旦資料被儲存在邏 衝器之後，它可被讀出（例#，在數位模組的一 軏分析儀輸出），或者在測試循環的末期被轉送 體以便在邏輯分析儀模式下不至於消耗主記憶體 、如上文所討論者，至少在某些實施例中，SERDES可 以是極高速的SERDES，其可以有大約234ps的Ts。無論 如何，在某些情況下·，數位模組可以包括具有較長Ts的 k SERDES。或者，當技術進步時，較適宜的方式是提 供—比目前的SERDES所可提供者為高的Ts解析度（亦 即，較短的Ts )。在這些情況下，可以提供一系統以便一 起移動並多路傳輸數個SERDES以便在線122a、U2b (見 圖1 )上提供一具有較短的有效Ts的驅動波形。 參考圖20，其中所示是此類SERDES多工線路之一範 例的方塊圖。在所示範例中，各個SERDES 116a、1 16b (見 圖7 )包含四個個別的SERDES 300a、300b、300c與300d， 這四個SERDES組合起來提供線122a、122b上的輸出。 54 200821606 這些個別SERDES各可為4-位元的SERDES以便組成總共 32-位元的SERDES 116。無論如何，應瞭解的是，本發明 並不限於使用 4-位元的SERDES，可使用任何適當的位元 數，且SERDES並不需要被聚集成四的倍數，其他種聚集 方式也可被接受。控制器298可以接受線296上的驅動波 形訊號（例如，由圖6的波形合併線路190或圖7的驅動 線路158)。控制器298可以將各個驅動H/L訊號與驅動 致能訊號（最終被分別供應在線122a與122b上）分為四 個子訊號，SERDES 300a、300b、300c 與 300dg 上各有一 個。如圖20所示，這四個SERDES 300a、300b、300c與 3OOd彼此之間的相位移動各可以是90度。因此，其相位 可以是SERDES 300a為0度的相位移、SERDES 300b為90 度的相位移、SERDES 300c為180度的相位移，而SERDES 300d則為270度的相位移。來自這四個SERDES中各 SERDES的相位移動輸出可以透過XOR閘302a與302b交 錯以便線122a與122b上的串列輸出包含群組中各SERDES 的連續位元。以此方式，驅動訊號的有效時序可以四倍快 於任何個別SERDES 300a、300b、300c或3OOd的時序。 如同上文參考圖1所作討論般，根據本發明之觀點的 數位模組的運作可透過由主記憶體104所供應的資訊來控 制。另外，由ATE對DUT所作測試的結果可被記錄在主 記憶體1 04内。現在將詳細討論主記憶體的運作、其間的 溝通以及其他記憶元件的運作。 參考圖21，其中所示是一根據本發明之觀點的記憶子 55 200821606 系統的範例的方塊圖。記憶子系統可包含主記憶體ι〇4， 主記憶體控制器1〇6、緩衝記億體1〇8以及緩衝記憶體控 制為114。要測試一 DUT，則有一系列的測試與比較向量 (被稱為圖碼）將由主記憶體1〇4被讀入缓衝記憶體1〇8。 在一範例中，圖碼資料可由主記憶體1〇4讀出填入緩衝記 憶體108，而向量則由緩衝記憶體處解碼並執行。當緩衝 記憶體108填滿時，來自主記憶體1〇4的資料流動便被關 閉，且當緩衝記憶體108開始清空時，主記憶體1〇4便再 次讀取。 由於記憶體的特性之故，在執行某些記憶作業（例如 則則時便會有一些固有的等待時間。要將JUMP指令解 碼、告訴記憶體控制器說它應該在一個新的位置開始讀 取、並等待來自該位置的資料都需要時間。同樣的，在几㈣ 被解碼時，可能有某些諸如刷新的作業正在進行，且等待 該項作業完成也需要時間。在一運算中，吾人預期舰p 的寺待時間大約為12個向量。；UMp作業在主記憶體 内的等待時間可能限制由主記㈣1〇4所執行的向量迴圈 =小。如果其等待時間是12㈣量，這在實質上將變 成取小的迴圈大小。為了讓小於此大小的迴圈得以存在， 緩衝控制H U4便可被詩根據需要重新讀取緩衝記憶體 ⑽’有效地由緩衝記憶體108直接執行小迴圈。舰p作 業的等待時間也可影響到聰P類的指令被放置 憶體内的頻率。 在一範例中，主記憶體104在每個FpGA 1〇2内（見 56 200821606

圖1 )可以包含某一數量（例如，1 6 )的64Mx9 RLDRAM II 記憶體。無論如何，應瞭解的是，本發明並不限於此，且 可使用其他種類的記憶體，例如DDR，DDR2與DDR3。 在一 例中’可以同時使用兩個FPGa來提供一完全的16 位兀疋序器（sequencer) /時序產生器來源。各通道（接腳） 資料可以是各通道都存在一主記憶體晶片内。即使各向量 (控制）資料在FPGA之間是共通的，各FpGA也可有不 一的寫入’舌動（失敗與抓取），用於避免100%同步的記

憶體控制器。因此’至少在一實施例中，彳以為各FPGA 複製控制資料。 根據至少某些實施例，資料匯流排304可以是用於完 王項取/寫入功旎的雙向匯流排。這意謂著不僅圖碼被儲存 在主記憶體104内，同時，主記憶體1〇4也可儲存失敗資 甙、抓取貧料、甚至可以有一個暫存區被用於在抓取資料 後、將資料送回主ATE之前的後處理。在一範例中，主記 f思體1 0 4可以在-Am 拉JuA rp / / t » ^個兩倍於Tc (例如，一般是267MHz) 頻率的時脈下運作，並使用DDR類的輸人與輸出資料， 如此，來/回記憶體的最高資料率將4倍於最大向量率。藉 由謹慎的管理以及使用緩衝記憶冑1〇8，讀取向量資料、 寫入失敗與抓取資料、及執行所㈣㈣命令可以全部由 在⑴廳頻率下運作的不_斷圖碼（亦即，一個而的 不中斷測試）所完成。 仍然參考圖21，主記憶體控制器1〇6提供了與主記憶 體104之間的直接界面。主記憶體控制器可包括一㈣讓 57 200821606 II控制核心306。主記憶體控制器丨〇6可包含執行下列運 作的機制：使用4倍於最大向量率（在一範例中，每秒 13 3 MHz的向量）的數據串速率讀取主記憶體；使用4户 的數據串速率寫入主記憶體；刷新；記憶體初始化；仲裁 不同來源/目的之間的讀取與寫入動作；存儲體管理；並為 填入、清除、CRC檢查，…，等提供硬體支援。 根據一實施例，各FPGA 102 (見圖1 )可包括一緩衝 馨 記憶體丨〇8。在一範例中，各緩衝記憶體108可以是在fpga 内的128x144大小。緩衝記憶體1〇8與主記憶體1〇4 一起 使用以便在使主記憶體104的數據串本質存在的情況下使 流往向量線路的資料流動率固定。換言之，至少在許多範 例中，主記憶體104可以用特定數據串長度的“數據串，， 格式被讀入。無論如何，向量（驅動與比較）線路可預期 以各向量的格式接收資料，而非以可能包含數個向量的數 據串格式接收資料。因此，緩衝記憶體丨〇8可被用於自主 _ 記憶體接收數個數據串的資料並以一個向量接一個向量的 方式將資料讀出。在一範例中，緩衝記憶體丨〇8可以大到 足以使它在任一 JUMP類作業之後的清空之前，並在任何 需要的刷新作業已經伴隨著任何寫入作業已經被執行之後 被重新填入。 仍然參考圖21，緩衝記憶體控制器114可回應來自緩 衝A憶體108的“填滿”指示而在缓衝記憶體1〇8清空之 後由主記憶體104要求額外資料。缓衝記憶體控制器U4 也可動作使來自主記憶體104的資料流動在緩衝記憶體108 58 200821606 填滿時停止。在一範例中，緩衝記憶體控制器114可包含 協助記龍舰p動作與小迴圈的邏輯電路，並可包含迴 圈的巢狀運作及執行程序呼叫所需的堆疊。 如圖21所示，—辅助埠口 308與主界面31〇可透過主 記憶體控制器1〇6及資料匯流排304與主記憶體耦合。主 界面3Π)可為主電腦提供—雙向路徑以便讀取與寫入主記 憶體104。輔助埠口扇可以為不同用途提供一雙向埠口， 例如，用於使板上的抓取處理器得以存取資料與暫存 之用。 、 如文中所討論者，根據至少某些實施例，失敗資料可 被記錄在失敗緩衝器、⑶内並提供給主記憶體。在一範例 中’失敗回報可以藉由冑兩類記錄寫入失敗記憶Μ 126來 作到。第一類記錄是一個1標籤記錄。這項記錄僅僅只是 在被.、入以凡成一個3 6位元值的向量零之内所遭遇到的 軚戴。第二類記錄是一個失敗記錄。這項記錄包含，例如， 16位元的失敗資訊（8個通道各有失敗〗與失敗2)與一 個^0位兀計數器。計數器每次在一 χ_標籤記錄被寫入並 為每個向I增加時都被重置，所以計數器的值加上最近的 Χ一標籤便可提供精確的失敗位置。 在一範例中，各記錄都可為36位元。各FPga可以看 ^ 一個144位元寬的主記憶體1〇4，其數據串長度（BL) 等於四。記錄可以被收集起來並一次寫入16 (廣度4，深 度4 )。在一範例中，一次Tc最多可以產生兩個記錄（一 個X-標籤與一個失敗記錄），因此失敗記憶體更新（對主 59 200821606 記憶體的更新）在每“固Tc内最多會發生一次。在此範 例中’-大約為32x36的失敗緩衝器126可被用於失敗資 料乂避免在轉移到主記憶體1〇4 <前產生漏失。部份的主 。己L、體可被配置用於失敗資料。主記憶體的失敗部份可以 載明，例如，起始RAM位址’以及所要配置的記憶體大 J在序夕範例中，也可選擇是否要在到達失敗緩衝器的 末端之前停止，或者繞回原址（wrapping _nd)並覆蓋 先前的資料。

如上文所討論者，至少在某些實施例中，數位模組的 。们（或些）FPGA也可包含一抓取緩衝器128。在一範 ，中’抓取資料在每通道中可包含最乡4位元（每個包含 冋私位與低電位比較器值的向量分別有兩個抓取位置）。 母们FPGA有8個通道，因此每個Te中的抓取資料最大 為2位元。無論如何，應瞭解到，本發明並不限於任 何的特疋數量，且，特別是，每個FpGA都可有更多或更 少的通道被提供，且可使用更多或更少的位元。相似於失 敗貢料被寫入的方式，抓取資料可以一次被寫入16 (廣度 4，冰度4)。在一範例中，抓取資料可能需要最多每j 6 们Tc被寫入一次。因此，與失敗緩衝器丨26相似的是， 一抓取緩衝器記憶體的大小只要足以持有32個抓取資料 便已足夠。 總而言之，至少本發明的某些觀點與實施例係指向ate 中波形與時序產生器與測量。高SERDES (或其他移位暫 存时）了被用於數位式地繪出一數位波形，藉由自數位模 200821606

組中的記憶裝置接收平行輪人資料並將之轉換為串列波形 以激勵-可與DUT接合的接腳。波形可以用加來定義， 而非如同傳統ATE般使用選通（伽⑷。加可以與波 形無關’ ϋ為他們係㈣統時脈所定義。藉由使用ser觀 兀2來產生波形，與傳統波形產生器相較之下，本發明可 ^到改#抖動與線性度的結果（因為SERDES的傳播延 遲是個定值）。另外，高速SERDES可以被用於自一 DUT 籲接收（以串列形式）反應波形並將之轉換為高速處理所用 的平行資料。再-次，因為可被用於分析_反應的驅動 波㈣比較波形可使用TIC加以定義，所以在波形中可以 抓取到更多細節，且因此單一波形可被用於在單一向量内 對DUT執行多次測試。例如，相同的波形可以被用在由高 電位到低電位的轉移時測試一裝置，也可在由低電位到高 電位的轉移時測試一裝置。如果使用傳統的選通技術，那 麼，這兩種測試必須在*同向量内使帛兩個不自的波形才 擊 I執行。藉由數位式地繪出TIC内的波形並使用serdes， 。人可以使其功能得到加強。再者’如上文所提及者，根 據本發明之觀點的數位模組可以被實現在一 FpGA内，與 傳、.先ATE所用的ASIC相較而言，本發明有著極大的彈性， 開卷成本甚低。因此，根據本發明之觀點的數位模組可 促進車乂低成本、可負擔的ATE的發展並可使新的測量解決 方案可以快速製出原型。 乂上已、、二次明至少一實施例的數項觀點，應瞭解的是， ，於热知本技藝者而言，可能已可想出數種不同的替代、 200821606 調整與改良方案。士插姓 此種替代、調整與改良 的一部份，並在本發明口案應屬本揭示 圖僅為示例之用，且本：:圍内。因此，前述說明與附 專例範圍及其等效聲明而定。 解擇後附申請 【圖式簡單說明】 參考附圖說明討给$ κ 〜 计古分职 "至）一貫施例的不同觀點。在這歧 、，未依，、?、比例縮放的不 二 個相同或幾乎相同 表各 元件在附圖中都件…清楚說明起見，並非所有 之用，且並不用二7太 式僅提供作為說明與解釋 ^用於疋義本發明的限制。在附圖中： 圖1係一根據本發明 圖； θ之硯點的數位杈組貫施例的方塊 圖2係根據本發明之觀點的向量圖； 圖3係-週期產生器實施例的方塊圖； 作的一個 〜圖4係一用於說明圖3的週期產生器如何運 範例的時序圖； 圖5係一根據本發明之觀點的波形表再對映、 擇與波形表選探續& & 释線路的一個範例的方塊圖。 係—根據本發明之觀㈣SERDES驅動線路範例 的方塊圖； 二根據本赉明之觀點的另一數位模組範例的方塊 圖 圖； 圖8係根據本發明之觀點的驅動器波形的-個範例的 62 200821606 時序圖； 圖9係一可能用在圖7中的數位模組中、用於達到TIC 拉長的目的的電路範例的方塊圖； 圖1 〇係一根據本發明之觀點的波形拉長線路範例的方 塊圖； 圖U係一根據本發明之觀點的波形合併線路範例的方 塊圖；

Θ 1 2係用於說明圖11的波形合併線路如何運作的 範例的時序圖； 圖13係根據本發明之觀點的比較波形範例的時序圖； 圖14係根據本發明之觀點的失敗偵測電路與失敗 編碼實施例的表袼與電路圖； 、 圖15係一根據本發明之觀點的比較serdes 例的方塊圖； 路乾 路r圖,Γ係—根據本發明之觀點的波形表再對映與延遲線 路靶例的方塊圖； ^ ^ 塊圖圖17係—根據本發明之觀點的波形延遲電路範例的方 圖1 8係一柄I a 塊圖； X本备明之觀點的失敗偵測電路範例的方 塊圖圖19係—根據本發明之觀點的波形分離線路範例的方 圖20係—根據本發明之觀 例的方塊圖； 夕工綠路旄 63 200821606 ' 圖2 1係一根據本發明之觀點的記憶體子系統範例的方 塊圖， 【主要元件符號說明】 100 數位模組 102 場可程式閘陣列 104 主記體 106 主記憶體控制器 ® 108 緩衝記憶體 110 主I/F 112 辅助I/F 114 緩衝記憶體控制器 116 移位暫存器 116a SERDES 116b SERDES 118 移位暫存器 • 118a SERDES 118b SERDES 120 WFC選擇、WFT選擇D1、D2 122a 線 122b 線 124a 線 124b 線 126 失敗緩衝器 64 200821606

128 擷取緩衝器 130 向量 132 波形 134 TIC 136 週期產生器 138 向下計數器 140 加法器 142 比較器 144 線 146 波形軌跡 148 波形軌跡 150a 載入脈衝 150b 載入脈衝 152 控制器 154 線 156 線 158 SERDES驅動波形線路 160 比較線路 162 失敗偵測電路 164 波延遲記憶體 166 波延遲線路 168 線 170 航程往返延遲線路 172 WFT再對映邏輯 65 200821606 174 176 178 180 182 184 186 188

192a 192b 194a 194b 196a 196b 198a 198b 200a 200b 202a 202b 204a 204b 206a 週期選擇邏輯 線 波形記憶體（WFM ) WFC選擇 WFT選擇 波形表 資料組合器 波形拉長線路 波形合併線路 偶數移位暫存器 奇數移位暫存器 偶數移位控制 奇數移位控制 偶數拉長單元 奇數拉長單元 多工器陣列 多工器陣列 線 線 線 線 線 線 輸出暫存器 66 200821606

206b 輸出暫存器 210 執跡 212 軌跡 214b 暫存器 216a 偶數側移位器 216b 奇數側移位器 218a 保持暫存器 218b 保持暫存器 220 多工器陣列 222 輸出暫存器 224 偶數合併訊號 226 奇數合併訊號 228 偶數合併位置 230 奇數合併位置 232 執跡 234 線 23 6 線 238 波形表（WFT)線路 240 線 242 線 244 粗延遲 245 線 246 波形記憶體 248 週期選擇電路 67 200821606

250 比較側波形拉長電路 252 波形合併電路 256 線 258 線 260 組合器 262 失敗偵測方塊 264 失敗0輸出 266 失敗1輸出 268 XOR閘 270 線 272 線 274 OR閘 276 多工器 278 線 280 XOR閘 282 XOR閘 284 SERDES先前的分接頭 286 線 288 波形分離線路 290 線 292a 溫度計類的電路 292b 溫度計類的電路 294 邏輯分析緩衝器 296 線 68 200821606

298 控制器 300a SERDES 300b SERDES 300c SERDES 300d SERDES 302a XOR閘 302b XOR閘 304 資料匯流排 306 RLDRAMII控制核心 308 辅助埠口 310 主界面 312a AND閘 312b AND閘 314a OR閘 314b OR閘 316a 累加器 316b 累加器 318 多工器 320 多工器 326 移位暫存器控制電路 328 移位暫存器控制電路 69

Claims (1)

1. 200821606 十、申請專利範園： 1 · 一種自動測試測備中之波形產生及測量模組，包 含·· 一記憶裝置，包含描述一測試波形之特徵的向量資訊； 第一複數個移位暫存器，其係以平行格式自記憶裝置 接收向量資訊並產生對應到測試波形的串列輸出；以及 第二複數個移位暫存器，其係以串列格式自一受測裝 置接收反應波形，並產生對應到該反應波形的平行資料作 為輸出。 2·如申請專利範圍第！項所述之波形產生及測量模 組，其中第一複數個與第二複數個移位暫存器各包含至少 一串列資料產生器/解串列資料器元件。 3·如申請專利範圍第2項所述之波形產生及測量模 組，其中測試波形係定義為多個TIC，各Tlc制到測試 波形内的至少一個位元位置。

   4·如申明專利德圍第3項所述之波形產生及測量模 組，進一步包含一資料組合器； 、 其中資料組合器自記憶裝置接收圖碼資料；且 其中貧料組合器被架構並安排用於將圖碼資料與描述 測試波形特性之向量資訊相結合而產生測試波形。 如申明專利範圍第3項所述之波形產生及測 組，其中各TIC具有一士机々從 、 ’ 大於或4於串列資料產生器/解串列 資料器元件的時脈循環的持續時間。 6·如申請專利範圍第 項所述之波形產生及測量才莫 70 200821606 組，其中向量資訊詳細載明一向量週期。 7·如申明專利範圍第6項所述之波形產生及測量模 組，進一步包含一被架構並安排用於產生向量週期的週期 產生器。 8.如申請專利範圍第3項所述之波形產生及測量模 組，進一步包含一波形拉長電路，波形拉長電路被架構並 安排用於複製各TIC，以便各TIC都有一至少為串列資料 _ 產生為/解串列資料器的兩個時脈循環的持續時間。 9·如申請專利範圍第1項所述之波形產生及測量模 組’其中記憶裝置包含描述一比較波形之特性的比較向量 資訊。 H)·如申請專利範圍第9項所述之波形產生及測量模 組，進一步包含一接收比較波形與反應波形的失敗偵測電 路，且被架構並安排用於將反應波形與比較波形一位元接 一位元地比較。 _ n_如申請專利範圍第10項所述之波形產生及測量模 組，其中失敗偵測電路被架構並安排用於根據反應波形與 比較波形的比較結果產生一失敗記錄。 12·如申請專利範圍第π項所述之波形產生及測量模 組，進一步包含一失敗緩衝器，該失敗緩衝器被架構並安 排用於接收與儲存失敗記錄。 13·如申請專利範圍第1項所述之波形產生及測量模 組，其中波形產生及測量模組以場可程式閘陣列來實現。 14· 一種自動測試設備中之波形產生方法，包含： 71 200821606 器；以及 用平仃格式將數位資料提供給第一複數個移位暫存 位暫存器移出以 串列式地將數位資料自第一複數個移 產生一測試波形。 的 15·如中請專·圍第14項所述之方法， 料包含提供-包含複數…數：J : „ 4於至少一個移位暫存器時脈循環的持續時

   16·如申請專利範圍第 將數位波形拉長以使各TIC 裔時脈循環的持續時間。 17·如申請專利範圍第 含： 15項所述之方法，進一步包含 都有一至少等於兩個移位暫存 15項所述之方法，進一步包 用第二'複數個移位暫存器接收一串列格式之反鹿 形；以及 …波

   將反應波形轉換為平行格式輸出資料。 18·如申請專利範圍第I?項所述之方法，進一齐 含： ^ ° 將輸出資料與一比較波形相比較；以及 基於比較結果產生失敗資料。 19.如申請專利範圍第18項所述之方法，進一步包人 儲存失敗資料。 a 20·如申請專利範圍第18項所述之方法，其中輸出資 料與比較波形的比較包括實施一位元接一位元的比較。 72