TW200828566A - System in packages (SiPs) and fabrication methods thereof - Google Patents

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200828566 *九、發明說明： 【發明所屬之技術領域】 本發明係有關於一種半導體封裝，特別有關於一種 置於散熱件上的導線架型式的半導體封裝體及其製造方 法0 【先前技術】 因應目别對具有更局頻寬容量的電子元件的消費需 求’需要更快的信號傳輸速度。面對這項趨勢，半導體 封裝體產品主要面臨兩大挑戰，其一是由於更高功率消 費需求所導致的散熱問題，另一是更高信號頻寬所導致 的電性問題。為能有效解決信號與電力完整性（signal and power integrity)的（即尸3犯=〇 35/匕）問題以及散熱（即 /^CLx/xFDD2)的問題，業界企需一種應用於高速整合電路 的半導體封裝體’其兼具低寄生效應與低製造成本的優 習知半導體晶片的四方扁平型封裝體（Quad Flat Package，簡稱QFP)主要用於低成本產品。上述低成本產 品係分別利用插入式散熱件（Drop-in Heat Sink，以下簡 稱為DHS))、晶座式散熱件（Die Pad Heat Sink，以下簡稱 為DPH)、裸露插入式散熱件（Exposed Drop-in Heat Sink，以下簡稱為EDHS)及裸露晶座式薄型四方扁平型 封裝體(Exposed PAD Low profile in QFP，以下簡稱為 E_PAD LQFP)等型式，以改善其散熱效率。然而，以散 0758-A32773TWF;MTKI-06-458;jamngwo 5 200828566 • 熱件作爲接地面或浮置接地面並未能有效地改善其電性 效能。 第1A-1D圖顯示習知QFP的剖面示意圖，其分別具 有不同型式的散熱件（heat sink)，以改善其熱效能。請參 閱第1A圖，DHS-QFP 100a包括半導體晶片110，貼附 於晶片座（die pad)125上。半導體晶片11〇與晶片座125 之間附著有黏結材質（adhesion)120。晶片座125係置於散 熱件130上。半導體晶片11〇藉由連結線（bonding wire)140 電性連接多個導腳 150 。封膠材 (encapsulation)160 裹覆（encl〇se)半導體晶片 11〇、晶片座 125、散熱件130以及半導體晶片n0與導腳150之間的 連結線140。 或者，如第1B圖所示的DPH-QFP 100b，半導體晶 片110可直接由黏結材質120安置於散熱件130上。散 熱件130亦可作爲晶片座。散熱件130的兩端均透過聚 亞醯胺帶（polyimide tape)135連接至導腳150。然而，此 型式的封裝體之設計的問題在於，藉散熱件作爲浮置接 地面（floating plane)，無法有效地改善其電性效能。 請參閱第1C圖，散熱件13〇的底部表面132可裸 露於外界環境中，而形成EDHS-QFP 100c。再者，散熱 件130可與導線架整合為一體以滿足薄型化（low profile) 的需求，如第ID圖所示的e-PAD LQFP 100d。E-PAD LQFP 100d係廣泛用於各種裝置的理想封裝體，上述裝 置包括微處理器、控制器、數位訊號處理器、高速邏輯 0758-A32773TWF;MTKI-06-458;jamn gwo 6 200828566 裝置、現場可程式閘陣列（Field Programmable Gate Array， 以下簡稱為FPGA)裝置、可程式邏輯裝置（Programmable Logic Device，以下簡稱為 PLD)與專用積體電路 (Application Specific Intefrated Circuit，ASIC)，其應用領 域包括膝上型電腦、通訊裝置、高端（high end)視/聽裝置 及中央處理單元（CPU)/圖形使用者介面（GUI)板。因此， 藉由散熱件的底部表面作爲接地面，能有效地降低接地 電感(Ground Inductance) 〇 相關技術揭露具有多個散熱件的模鑄塑膠封裝體 (molded plastic package)，其電性效能得到改善。第2A 圖為顯不習知EDHS-QFP封裝體200的剖面示意圖。請 參閱第2A圖，半導體晶片211藉由導熱環氧樹脂膜（film of thermally conductive epoxy)210 黏附於厚的銅散熱件 201上。環型陶瓷圈（annular ceramic ring)206以介電黏著 劑213將環型陶瓷圈206的一面黏於散熱件201上，且 另一面黏於導線架205上。封裝體200形成導線架205 内的各導線的傳輸線’同時散熱件201作爲接地面。此 外，導線架205包括插入環208(第2B圖），其環繞位於 環型陶堯圈206的窗口 212(第2B圖）内的半導體晶片 211。插入環208可分成四個插入環部分208a-208d(第2B 圖），使其能分別連接至電源端及接地端。 第2B圖係顯示移開塑膠模鱗物204的封裝體200 的立體示意圖’其清楚顯示導線架2 0 5和插入環2 〇 8。插 入壞208的插入壤部分208a-208d係藉由介電黏著劑213 075 8-A32773TWF;MTKI-06-45 8 ;j amn gwo 7 200828566 貼附於散熱件201上。插入環部分208a-208d更由連接桿 (tie bar)241a-241d支撐，連接桿241a-241d喪入於塑膠模 鑄物204内。導線架205用於提供電性絕緣的導腳25〇。 各個插入環部分208a-208d以連結線連結至導腳250的其 中之一。此外，插入環部分208b和208d藉由導電性譬 氧樹脂（electrically conductive epoxy)240 電性連接至散 熱件201，用於連接至接地端。或者，以點焊（sp〇tWelding) 或其他適合的方式將插入環部分208b和208d電性連接 至散熱件201。插入環208的設計是盡可能靠近並環繞半 導體晶片211 ’但不與其接觸。因此’於半導體晶片211 與導腳250之間的連結線可能非常短。於是此非常短的 連結線具有低電感，因而，降低了封裝體200的寄生阻 抗，由此提升封裝體200的電性效能。由於插入環部分 208a-208d位於封裝體200的内部，且可迅速存取用以連 接，所以導線架205上用於電源與接地連結的導腳數目 因而減低。由此可有效地增加封裝體200的可用的導腳 數。然而，封裝體200的缺點為其導腳所產生的電感仍 非常大’因此不利於電力完整性。 相關技術亦公開一種導線架型半導體封裝體及其製 造方法。嵌入式及/或裸露式散熱件設置於晶片與導線架 之間’以提升其電性與散熱效能。 第3圖係顯示習知晶片於散熱件上的導線架型（chip On Heat Sink LeadFrame，簡稱 COHS-LF)封裝體的剖面 示意圖。請參閱第3圖，COHS-LF封裝體300包括晶片 0758-A32773TWF;MTKI-06-458;jamn gw〇 8 200828566 33〇以黏結材質342貼附於導線架336上，導線架336整 合於散熱件360的結構上。導線架336包括内導腳362 和外導腳364。介電層344夾置於導線架336與散熱件 360之間。晶片33〇的導線墊（13〇11(1 pad)332透過連結線 334電性連接至内導腳362。封膠材338裹覆晶片、 散熱件360及晶片330與内導腳362之間的連結線334。 在散熱件360貼附於晶片330的正面後5 COHS-LF封裝 體300接地，以改善其散熱性並控制導腳的阻抗。此 COHS-LF封裝體300的缺點為無法相容於標準導線架型 封裝製程且散熱件僅供接地網路用。 有鑑於此，業界亟需一種新型的半導體封裝體及相 容的製程’可滿足兼具高效能與低製造成本的優點，且 應用於整合高速元件領域的需求，例如利用系統級封裝 體（System in Package，SiP)，以整合射頻（Radio Frequency，RF)晶片和基頻（Base Band，BB)晶片或者數 位電視（DTV)晶片和上下行雙數據率（Double Data Rate， DDR)同步動態隨機存取記憶體（Synchronous Dynamic Random Access Memory，SDRAM)晶片。 【發明内容】 為解決上述封裝體之散熱效能與電性效能，本發明 提供一種系統級封裝體，具有同時改善散熱效能與電性 效能。 本發明之實施例提供一種系統級封裝體，包括：具 0758-A32773TWF;MTKI-06-458;jamn gwo 9 200828566 有延伸的導腳的導線架，其配 散熱件是作爲電源及接地網路；—組车：開的散熱件， 結材質貼附於導線架的中央區域：：晶片’以黏 組半導體晶^分別電性連接至導線架線，將該 以及封谬材裹覆導線架，然而露_伸=的散熱件： 散熱件。 申$ ¥腳和分開的 本，明之實施例另提供一種系統級封一 /，已括.裝配具有延伸的導腳的導 _、衣每刀 分開的散熱件；以黏結材質 半二配置有多個 架的中央區域，·以連結線，將該 边木，然而露出延伸的導腳和分開的散熱件。才一 上述系統級封裝體及1萝生 ^ 置多個分開的散熱件與封膠材露出散熱：由：^ =裝的散熱效能;藉由連結線分別連二 散熱件，提高了系統級封裝的電性效能。體曰曰片與 【實施方式】 以下以各實施例詳細說明並伴隨著圖 :二爲本發明之參考依據。在圖式或說明書描述中 ::: 之：分皆使用相同之標號。且在圖式中，實 :去之形狀或疋厚度可擴大，並以簡化或是方 式中各元件之部分㈣分別描述 ^ 心的是’时綺示或描述之元件，為所屬技術= °758.A32773TWF;MTKI-06.458;jamn gwo 10 200828566 ‘ 中具有通常知識者所知的形式，另外，特定之實施例僅 為揭示本發明使用之特定方式，其並非用以限定本發明。 第4A圖係顯示根據本發明之一實施例之導腳於散 熱件上的系統級封裝體（Lead On Heat Sink System in Package，LOHS-SiP)的剖面示意圖，第4B圖為第4A圖 的LOHS-SiP的平面示意圖。LOHS-SiP 400包括具有延 伸的導腳442的導線架440，其配置有多個分開的散熱件 430a-430d，以作爲電源（PWR)及接地（GND)網路。介電層 ί 435夾置於導線架440與分開的散熱件430a-430d之間。 一組半導體晶片420和450，以黏結材質貼附於導線架的 中央區域。半導體晶片420和450為一組垂直堆疊的半 導體晶片對，半導體晶片對包括數位晶片和類比晶片、 射頻（Radio Frequency，RF)晶片和基頻（Base Band，BB) 晶片、或數位訊號處理（DSP)晶片和上下行雙數據率 (Double Data Rate，DDR)同步動態隨機存取記憶體 (Synchronous Dynamic Random Access Memory 5 SDRAM) I」 晶片。複數條連結線450a-450e，將半導體晶片420和450 分別電性連接至導線架440與分開的散熱件430a-430d。 封膠材460裹覆（enclose)導線架440，然而露出延伸的導 腳442和分開的散熱件430a-430d，露出散熱底部。 LOHS-SiP 400 更包括互連部分（interconnection section)432，藉由連結線450d、450e作爲電性連接半導 體晶片450與分開的散熱件430b之間的中間架橋體。晶 片墊（die paddle)436可選擇性地設置於導線架440的中央 0758-A32773TWF;MTKI-06-458;jamn gwo 11 200828566 • 區域，用以支撐該組半導體晶片420和450。LOHS-SiP 400可藉由焊料（solder)470和475置於印刷電路板 (Printed Circuit Board, PCB) 480 上。 導線架與散熱件可由相容的半導體製程技術製造’ 之後再與堆疊的晶片組結合。額外加的散熱件不僅可促 進散熱效率，亦可產生多個電源面和接地面。例如，散 熱件可被預先分離成複數個電源/接地區域’以減低導腳 的數目並進一歩降低封裝體的尺寸。由於導腳的數目得 以減低，此SiP具有較佳的信號完整度與電力完整度， 亦可達成較密的導腳間距（lead pitch)。更有甚者，電源/ 接地區域可進一步電性連結至晶片上對應的電源與接地 墊（pad)，並接著焊接至PCB上的電源與接地網路。並且， 由於電源與接地並不需要透過LOHS-SiP的導腳，因此能 使得LOHS-SiP獲得更多空間，以設計供高速系統應用的 導腳的幾何結構，或縮減封裝體尺寸。 第5A-5H圖係顯示根據本發明之一實施例的LOHS I， 結構的各製程步驟的剖面示意圖。請參閱第5 A圖，首先 分別提供頂金屬層510、介電材質層520與底金屬層 530。頂金屬層510與底金屬層530的材質可為金屬（例如 銅及鋁）或合金(例如C7025、A42及A192)。介電材質層 520可為阻燃型環氧玻璃纖維板（flame-retardant substrate， FR-4)、雙馬來亞醯胺_三氮雜苯樹脂 (Bismaleimide-Triazine，BT)、陶瓷、環氧樹脂預浸材 (epoxy prepeg)、聚乙醯胺(polyimide，PI)帶及黏結膜。接 0758-A32773TWF;MTKI-06-458;jamngwo 12 200828566 著，如第5B圖所示，壓合頂金屬層510、介電材質層520 與底金屬層530成組合體。 請參閱第5C圖，蝕刻頂金屬層510,以形成導線架， 其具有延伸的導腳、開口 515a及中央作爲晶片墊512的 高台區域。另一方面，如第5D圖所示，蝕刻底金屬層 530以形成凹入區域535供晶片貼附，及多個分開的散熱 件供電源/接地（PWR/GND)網路。 請參閱第5E圖，形成多個穿透組合體的通孔54〇， 作爲後續以連結線連結的晶片窗口（chip 〇pening)。接 著，如第5F圖所示，以頂金屬 移除開口 5 15a内露出的介&層5 1G作爲遮罩層（臟k)， 請參閱第5G圖， mask)572，覆蓋後續不欲電鲈香，應用防焊漆（solder 的週邊區域的防焊漆572的圯勺區域。並且由於導線架 障礙桿（dam bar)的步驟。接箸》成，可同時省略習知形成 屬層550於頂金屬層51〇(即1如第5H圖所示，電鍍金 質包括單一金屬層（例如金（Au/木）上。金屬層550的材 或鈀（Pd)) ’或者用不同的^銀(~)、鎳（Ni)、銅（Cu) laminated)電鍍以強化連結線礙戍首屬疊層（different metal 第6A-6H圖係顯示根辕太導腳之間的黏結性。 結構的各製程步驟的剖面示夸

承發明另一實施例的LOHS

圖。應注意的是，第6A-6H 圖實施例的LOHS結構的製_

圖實施例的LOHS結構的製，貫質上與第5Ae5H 同製程步驟的詳細敘述 ^%步驟相似，在此省略其相 迷兩製程步驟的不同之處在 0758-A32773TWF;MTKI-06-458;jamngwo 13 200828566 於，本實施例於了員金屬層的#刻步驟後，移除中央晶片 墊，如第6C圖所示。因而，形成中央位置的開口 5 15b， 且堆疊的晶片可黏附於散熱件的兩侧。再者，應注意的 是，若散熱件於第5B圖所示的壓合成組合體的步驟前， 預先分成多個電源/接地區域、形狀與穿孔，則可省略後 縯的第5D-5E圖所示的步骤。 由於上述LOHS結構包括防焊漆，因此注入模鱗材 質的接觸區域為平坦區域。就其本身而論，習知的障礙 桿設計為非必要的，因此習知後續的去緯/去膠 (deflash/trim or dejunk/trim)步驟亦可省略。 第7圖係顯示根據本發明實施例散熱件的裸露面的 局部放大示意圖。模鑄(molded)的封膠材560裹覆L〇Hs 結構，然而露出分開的散熱件530的散熱面530,。散熱 面530’包括複數個凸起物（pr〇trusi〇n)或凸起塊（bump)， 以改善樹脂（resin)與分開的散熱件530之間的黏結性。再 者，由於裸露的散熱面530,表面包括小溝槽，可消除由 熱膨脹係數（Coefficient Thermal Expansion，CTE)不匹酉己 所造成的熱應力。 上述位於導腳下方的接地的散熱件530允許對阻抗 的控制。例如，第8圖為SiP、導腳的幾何結構及所用的 材質的模擬模型示意圖。導線架具有延伸的導卿 631-638(導腳634與635為目標導腳），並且導線架配复 有多個分開的散熱件610，以作爲電源及接地網路。介電 層620夾置於導線架與分開的散熱件610之間。封膠枓 0758-A32773TWF;MTKI-06-458;jamn gwo 14 200828566 鼻 • 640平坦地覆蓋封裝體。藉由調整導腳的幾何結構及介電 層620與封膠材640的厚度，目標導腳634與635可設 計成所希望的阻抗，例如所需求單端阻抗為50Ω以及差 動阻抗為100Ω，以具有較佳的信號完整性。 熱量由高溫的晶片流向低溫的外界環境。因此，晶 片與外界環境之間的較高的熱傳導係數(κ)，可加速熱移 除速率（例如銅Ke4〇〇W/mK)。對將晶片表面貼附於裸露 的散熱件的封裝體進行散熱性與電性分析的結果顯示， r 相較於習知球狀引腳柵格陣列封裝（Ball Grid Array，BGA) 封裝與導腳於晶片上的薄型小尺寸封裝（Lead On Chip-Thin Small Outline PackageLOC-TSOP)封裝，其具有 較少的溫度增加量，較低的信號損失以及較小的串音 (cross-talk) ° 第9圖係顯示根據本發明之一實施例的散熱件830 分成多個電源及接地網路803a-830d的示意圖。相對於習 知的QFP封裝體，由於LOHS-QFP具有較短的連結線及 1/ 較大的電源及接地網路，因此可預期LOHS-QFP具有較 低的寄生參數。 第10A圖係顯示根據本發明另一實施例之 LOHS-SiP的平面示意圖。L0HS_SiP 900包括多重晶片堆 疊的應用。習知的DSP晶片與DDR SDRAM晶片堆疊的 缺點為DDR SDRAM晶片的連結座（bonding pad)必須設 置在晶片的中央位置，使得需較長的連結線，進而導致 連結線偏移（wire sweep)、較差的電性及較低的製造良率 0758-A32773TWF;MTKI-06-458;jamn gwo 15 200828566 m 的問題。 請參閱第10A圖，LOHS-SiP 900包括多個分開的散 熱件930a-930d，其貼附於上晶片（DSP晶片）910和下晶 片（SDRAM) 920。散熱件（包括分開的散熱件930a-930d) 包括開口 940環繞晶片連結座（chip-bonding pad)925，因 此可獲得較短的連結線950a和950b。下晶片920藉由連 結線950a通過散熱件930上適當的開口 940而與上晶片 910電性互連。因此，連結線950a的長度可有效地縮短， Γ 進而獲得較佳的電性效能，且部分的終端亦可因而省 略。根據本發明實施例，可於散熱件中兩鄰近的分開的 散熱件的週邊區域，增加額外的至少一個被動元件980， 例如電容元件或電感元件。此外，由於晶片墊905可作 爲上、下晶片910和920之間的緩衝區域，因此封裝體 的製造良率亦能有效提升。同時，由於上金屬層（導線架） 可蝕刻成互連部分（interconnection section)936a 和 936b，因此可進一步降低連結線950b和950c的長度。 I 第10B圖係顯示根據本發明又一實施例之包含rf 與BB堆疊晶片的LOHS-SiP的平面示意圖。包含rf與 BB堆豐晶片的LOHS-SiP 1000包括多個分開的散熱件 1030 ’其貼附於上晶片（RF晶片）1〇1〇和下晶片（BB) 1020。散熱件1030包括開口 1015環繞晶片連結座1〇22, 因此可獲得較短的連結線1050b。下晶片1020藉由連結 線1050d通過互連部分1046或共用桿（common bar)而與 上晶片1010電性連接。因此，可避免連結線的交越 0758-A32773TWF;MTKI-06-458;janmgwo 16 200828566 ^ (crossover)情形發生。再者，由於晶片墊1045可作爲上、 下晶片1010和1020之間的緩衝區域，因此封裝體的製 造良率亦能有效提升。並且晶片塾10 4 5可有效地阻隔 RF信號干擾。 本發明雖以較佳實施例揭露如上，然其並非用以限 定本發明的範圍，任何所屬技術領域中具有通常知識 者，在不脫離本發明之精神和範圍内，當可做些許的更 動與潤飾，因此本發明之保護範圍當視後附之申請專利 範圍所界定者為準。 【圖式簡單說明】 第1A-1D圖係顯示習知QFP的剖面示意圖，其具有 不同型式的散熱件，以改善其熱效能。 第2A圖為顯示習知EDHS-QFP封裝體的剖面示意 圖。 第2B圖係顯示移開塑膠模鑄物的封裝體的立體示 ί 意圖。 第3圖係顯示習知COHS-LF封裝體的剖面示意圖。 第4Α圖係顯示根據本發明之一實施例之LOHS-SiP 的剖面示意圖。 第4B圖為第4A圖的L〇HS-SiP的平面示意圖。 第5A-5H圖係顯示根據本發明之一實施例的LOHS 結構的各製程步驟的剖面示意圖。

第6A-6H圖係顯示根據本發明另一實施例的LOHS 0758-A32773TWF;MTKI-06-458;jamn gwo 17 200828566 * 結構的各製程步驟的剖面不意圖。 第7圖係顯示根據本發明實施例散熱件的裸露面的 局部放大示意圖。 第8圖為SiP、導腳的幾何結構及所用的材質之間 關係的模擬模型示意圖。 第9圖係顯示根據本發明之一實施例的散熱件分成 多個電源及接地網路的示意圖。 第10A圖係顯示根據本發明另一實施例之 LOHS-SiP的平面示意圖。 第10B圖係顯示根據本發明又一實施例之包含RF 與BB堆疊晶片的LOHS-SiP的平面示意圖。 【主要元件符號說明】 100a_100d〜習知四方扁平型封裝體（DHS-QFP); 110〜半導體晶片； 120〜黏結材質； 125〜晶片座； 130〜散熱件； ( 132〜散熱件的底部表面； 140〜連結線； 150〜導腳； 160〜封膠材； 200〜習知EDHS-QFP封裝體； 201〜散熱件； 204〜塑膠模鑄物； 205〜導線架； 206〜環型陶瓷圈； 208〜插入環； 208a-208d〜插入環的四個部分； 210〜導熱ί哀氧樹脂膜， 211〜半導體晶片， 075 8-A32773TWF;MTKI-06-45 8;jamn gwo 18 200828566 212〜窗口； 213〜介電黏著劑； 2 40〜導電性壞氧樹脂， 241a-241d〜連接桿； 250〜導腳； 300〜習知COHS-LF封裝體 330〜晶片； 3 3 6〜導線架， 338〜封膠材； 342〜黏結材質； 344〜介電層； 360〜散熱件； 362〜内導腳； 364〜外導腳。 400〜LOHS-SiP ; 420、450〜半導體晶片； 430〜散熱件； 430a-430d〜分開的散熱件； 432〜連接環； 435〜介電層； 436〜晶片墊； 440〜導線架； 442〜導腳； 450a-450e〜連結線； 460〜封膠材； 470、475〜焊料； 480〜PCB ; 510〜頂金屬層； 512〜晶片墊； 515a、515b〜開口； 520〜介電材質層； 530〜底金屬層； 530’〜散熱面； 540〜通孔； 550〜電鍍金屬層； 560〜封膠材； 572〜防焊漆； 610〜散熱件； 620〜介電層； 634、635〜目標導腳； 640〜封膠材； 830〜散熱件； 63 1-633、636-638〜導腳； 0758-A32773TWF;MTKI-06-458;jamngwo 19 200828566 803a-830d〜電源及接地網路； 900〜LOHS-SiP ; 910〜上晶片（DSP晶片）； 925〜晶片連結座； 920〜下晶片（SDRAM) 930a-930d〜分開的散熱件 ；936a、936b〜互連部分 940〜開口； 980〜被動元件； 950a-950c〜連結線； 1000〜包含RF與BB堆疊 晶片的LOHS-SiP ; P 1010〜上晶片（RF晶片）； 1015〜開口； 1020〜下晶片（BB晶片）； 1022〜晶片連結座； 1030〜散熱件； 1040〜導腳； 1045〜晶片墊； 1050a-1050d〜連結線。 1046〜互連部分； 075 8-A3 2773TWF;MTKI-06-45 8 ;j anrn gwo 20

Claims (1)

1. 200828566 十、申請專利範圍： 1 ·種系統級封裝體，包括·· 八具有複數個延伸的導腳的_導線架，其配置有多個 ^的政熱件’该些分開的散熱件是作爲電源及接地網 路， 中央二半導體晶片，以—黏結材質貼附於該導線架的 兮、曾f數條連結線，將該組半導體晶片分別電性連接至 線架與該些分開的散熱件：以及 一封膠材，裹覆該導線架，然而露 腳和該些分開的散熱件。 一之狎的V , …申明專利靶圍第1項所述之系統級封裝體，其 "組半導體晶片包括_對垂直堆疊的半導體晶片。 中專利粑圍第2項所述之系統級封裝體，其 曰;;、直堆疊的半導體晶片包括—數位晶片和-類比 “』射頻曰曰片和一基頻晶片、或-數位訊號處理晶 片和一記憶體晶片。 勺括請專利範圍第1項所述之I统級封裝體，更 ί體曰j部分’藉由該些連結線作爲電性連接該組半 ¥體曰曰片與該些分開的散熱件之間的中間架橋體。 中請專利範圍第4項所述之系統級封裝體，其 間。/ 置於跨接兩鄰近的該些分開的散熱件之 6.如申請專利範園苐】項所述之系統級封裝體，其 07^A32 773TWF；MTKI-06^458;jamn gwo 21 200828566 中該些分開的散熱件的散熱面包括複數個凸起物或凸 塊。 7·如申凊專利範圍第1項所述之系統級封裝體，更 包括一介電層，夾置於該導線架與該些分開的散熱件之 間。 …、 8·如申請專利範圍第1項所述之系統級封裝體，更 包括至少一被動元件，位於該些分開的散熱件的週邊區 二如申請專利範圍第1項所述之系統級封裝體，更 =片座:位於該導線架的中央區域，用猶該 i〇.—種系統級封裝體的製造方法，包括： 多個分開的個延伸的導腳的—導線架，其配置有 央區黏結材質貼附—組半導體晶片於該導線架的中 至該導線架與ί Jf性連接 導二：的=導線架，露_延伸的 制申Λ專利範圍第101 員所述之系統級封裝體的 It 裳配該導線架的步驟包括： 厚：兮頂金屬層、一介電材質與-底金屬層； 土…頂金屬層、該介電材質與該底金屬層成-組 〇758-A32773TWF;MTKl>〇6 gw〇 22 200828566 合體； 餘刻該頂金屬層以形成該導線架，該導 些延伸的導腳以及位於其中央區域的—開口；木八有5亥 蝕刻該底金屬層以形成該些分開的散熱件； 形成複數個通孔穿透該組合體； 移除該開口内的該介電材質； 形成一防焊漆於該導線架的週邊區域；以及 電鍍一金屬層於該導線架上。 ’ 12·如申請專利範圍第10項所述之 製造方法，其中裝配該導線架的步驟包括、：、、衣-的 共一頂金屬層、一介電材質與一底金屬層； 合體； f电何貝與该底金屬層成一組 钱刻該頂金屬相形成該導線 些延伸的導腳以及位於其中广'•泉木具有3亥 開口； ” r兴^域的具有一晶片墊的一 蝕刻該底金屬層以形成該些分開的散熱件； 形成複數個通孔穿透該組合體； 移除該開口内的該介電材質； 形成一防焊漆於該導線架的週邊 電鍍一金制於該導線架上。乂 制、告=如申請專利範圍第1G項所述之系統級封裝體的 敎面勺杯 > 其令该些分開的散熱件包括-散熱面，該散 熱面包括複數個凸起物或凸起塊。 〇758-A32773TWF；MTKL〇6-458;f amn gw〇 23 200828566 ,、14.如申請專利範圍g 1〇項所述之系祕封裝體的 衣ie方法其中°亥組半導體晶片的貼附包括垂直堆疊一 對半導體晶片於該導線架的中央區域的兩側，該對 邀晶片包括一數位晶片和一 比B H 、 *相曰y . 曰片、—射頻晶片和— 基頻曰曰片、或一數位訊號處理晶片和一記憶體晶 15.如申請專利範圍第1〇項所述之I曰曰。 製造方法，更包括將該系統級封裝體^封裂體的 板上。 、' 印刷電路

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