200824005 •九、發明說明： •【發明所屬之技術區域】 本發明係有關一邊抑制電阻體之電阻值的參差不齊， 一邊減低電阻體與半導體基板間之寄生電容的半導體^置 及其製造方法。 & 【先前技術】 作為習知之半導體裝置之製造方法的一實施例，已知 有下述的多晶矽電阻體之製造方法。於矽基板上，例如藉 春由 LOCOS 法（Local Oxidation 〇f Silicon，區域性矽氧化法) 形成兀件分離膜，而將第Ϊ元件區域從其他區域中分離出 來。為了於第1元件區域形成M〇s電晶體，在第！元件 區域上形成閘極氧化膜後，包含閘極氧化膜上形成多晶矽 膜。然後，以阻劑圖案做為遮罩而蝕刻多晶矽膜，以於第 1元件區域形成閘極電極，且於元件分離膜上形成多晶矽 電阻體。之後，於矽基板上例如藉由CVD法而形成層間 ⑩絕緣膜，且於層間絕緣膜之所希望區域形成接觸孔。然後， 在接觸孔内及層間絕緣膜上，例如藉由濺鍍法形成鋁合金 膜。將阻劑圖案做為遮罩，蝕刻層間絕緣膜上的鋁合金膜， 而形成配線層（例如，參照專利文獻i)。 作為習知之半導體裝置的一實施例，已知有下述電阻 體。於P型的半導體基板上形成N型的磊晶層。磊晶層係 藉由隔離層（isolation)而被分離為複數個區域。於磊晶層 上形成有絕緣層，於絕緣層上之所希望的區域則形成有電 阻體。電阻體係由與在CMOS積體電路中作為閘極電極而 5 319620 200824005 •使用的多晶石夕物相同的材料所形成，或者由金屬材料所形 成之後於電阻體上形成有絕緣層，且於該絕緣層形成 有接觸孔。電阻體係經由接觸孔而與已形成有接觸孔的絕 緣層上之配線層連接（例如，參照專利文獻2)。 (專利文獻1)日本國特開200卜80218號公報（第6至7 第1至2圖） 、、 (專利文獻2 )日本國特開2〇〇1-127167號公報（第3 1圖） 、罘 ❿【發明内容】 (發明所欲解決的課題） 於習知的半導體裝置中，係如上所述地於半導體 上形成絕緣層，且於絕緣層上形成例如由多晶矽膜所二 的電阻體。於電峨上麟度形成有絕緣層，於該絕_ 上則形成有配線層。電阻體與配線層係經由形成於絕緣^ 的接觸孔而連接。由於該構造’因電阻體係被配置於絕』 層中接近基板側的區域，故存有電阻體與基 声 間的寄生電容難以減低的問題。 （心曰曰層 此外，於習知的半導體裝置中，電阻體係藉由與例如 二:二電:體之閘極電極之步驟共用的步驟而形成。 由於該構…電阻體難以從基板分離(或蟲晶妁 :置’而難以減低電阻鐘與基板(或层晶層)間的寄生電 合。而且存有不易改善其高頻特性的問題。 此外，於習知之半導體裝置之製造方法中 於電阻趙上的絕緣制餘軌，且經㈣麵孔而^ 319620 6 200824005 .阻體與配線層連接。尤其在接近基板（或磊晶層）側的區域 -中，由於設計規則嚴格，且被要求細微加工，故在形成接 觸孔之際係使用乾蝕刻。由於該製造方法，使得接觸孔之 開口區域變狹窄，且電阻體與配線層間的接觸面積也變得 狹窄’而存有不易減低接觸電阻的問題。 (解決課題的手段） 有鑑於前述種種問題，本發明之半導體裝置係具有： 半¥體層，絕緣層’形成於前述半導體層上；電阻體，形 _成於箣述絕緣層上；及配線層，連接於前述電阻體；而且 前述配線層係被配置於已配置有前述電阻體的同一前述絕 緣層上。從而，於本發明中，並未於電阻體上配置接觸孔， 而直接連接至配線層。藉由該構造，可以增加電阻體與配 線層之間的接觸面積，而可減低接觸電阻。 此外，於本發明之半導體裝置中，前述電阻體為金屬 膜。從而，於本發明中，電阻體係被配置於配線層的形成 鲁區域，藉由與半導體層相離而進行配置，可以減低電阻體 與半導體層間的寄生電容。 此外，本發明之半導體裝置中，位於前述電阻體上的 前述配線層’係藉由濕餘刻而予以加工。從而，於本發明 中，可防止電阻體被過度蝕刻，且可減低電阻體之電阻值 之參差不齊。 此外，本發明之半導體裝置中，於前述半導體層上係 形成有多層配線構造，前述配線層係為前述多層配線構造 中被配置於最表面的配線層。從而，本發明於多層配線構 7 319620 200824005 =’糟由將電阻體配置於最表面之配線層的形成 • Γ生減低電阻體與半導體相的寄生電容，並提升其高頻特 本發明之半導體巢置中，於前述半導體層上係 ^有多層配線構造，前述配線層制於前述多層配線構 化中的任一配線層。從而，本發明在多層配線構造中，可 將電阻體配置於絕緣層之所期望的位置。 此外，於本發明之半導體裝置巾，前述電阻體係為欽、 =鈦、鈕或是氮化鈕。從而，本發明中在將配線層進行 刻之際，可抑止電阻體被_的情形，而減低電阻體之 電阻值的參差不齊。 ^卜，本發明之半導體裝置之製造方法係具有：在半 導體層上沉積絕緣層，1， 且於則述絕緣層上形成電阻體後， 以至少將前述電阻體被霜的#二 .^ 的方式於刖述絕緣層上形成將配 線層予以構成的金屬層的步驟；以及以可以於前述電阻體 施加2個相異電位的方式，將前述電阻體作為姓刻終止膜 使用’而將前述金屬層祕刻’以形成配線層的步驟。從 而於本發明中，電阻體係被作為在將與電阻體連接的配 線層進純狀際的_終相而㈣。藉由該製造方 法，可抑止電阻體的過度姓刻，進而防 的參差不齊。 (發明效果） 本發明係於絕緣層上蔣:雷US Λ ’上將電随體與配線層直接連接。藉 由該構造’可增大電阻體與配線層間的接觸面積，且可減 319620 8 200824005 , 低電阻體與配線層間的接觸電阻。 ， 此外本發明中，電阻體係由氮化斂（TiN)等金屬膜所 I成耩由該構4，電阻體係被配置於絕緣層之所期望的 區域，且與半導體層相離而配置。而且，可減低由電阻體 所致的寄生電容，而提升半導體裝置的高頻特性。 此外於本發明中，在將與電阻體連接的配線層予以 濕钱刻之際，係將電阻體作為關終止膜而使用。藉由該 製造方法，可防止電阻體被過度蝕刻，且可防止電阻體之 _電阻值參差不齊。 此外，於本發明中，電阻體係由金屬膜所形成，與電 阻體相連接的配線層則藉由濕钱刻而被去除。藉由該製造 方法，於多層配線構造中，係於最表面的配線層之形成區 域配置電組體。而且，可以減低因電阻體的寄生電容，而 提升半導體裝置的高頻特性。 【實施方式】 參 以下，針對屬於本發明之一實施形態的半導體裝置， ^照第1圖至第3圖進行詳細說明。f i圖剌以說明本 貫施形態之半導體裝置的剖面圖。第2圖（人)係用以說明將 電阻體與配線層直接連接的構造的平面圖。第2圖（B)係用 以《兑明將電阻體與配線層經由接觸孔而連接的構造的平面 圖。第3圖係說明本實施形態之半導體裝置用的剖面圖。 如第1圖所示，N通道型MOS電晶體1之主要構成 為· P型單晶矽基板2 ; n型磊晶層3 ; N型埋入擴散層4 作為背閘極區域雨被使用的p型擴散層5、6;作為源極區 319620 9 200824005 ‘域而被使用的N型擴散層7、8 ;作為汲極區域而被使用的 _ N型擴散層9、10 ;以及閘極電極^、12。 N型磊晶層3係被形成於p型單晶矽基板2上。又， 於本實施形態中，雖示為於基板2上形成有i層磊晶層3 的情形，但並不被限定於該情形。例如，於基板上面積層 有複數層蠢晶層的情形亦可。 N型埋入擴散層4係跨及基板2與磊晶層3之兩區域 而形成。如圖所示，N型之埋入擴散層4係橫跨N通道型 _ MOS電晶體1之形成區域而形成。 P型擴散層5係形成於蟲晶層3中。而使p型擴散層 6重疊形成區域，而形成於p型擴散層5中。之後，將p 型擴散層5作為背閘極區域而予以使用，將p型擴散層6 作為背閘極引出區域而予以使用。之後，將位於閘極電極 11、12乏下方的p型擴散層5則被作為通道區域而予以使 • N型擴散層7、8係形成於p型擴散層5中。N型擴散 層7、8係被作為源極區域而使用。N型擴散層7、8與p 型擴散層6係連接至源極電極23而成為同電位。另外，n 型擴散層7、8於P型擴散層6之周圍形成一環狀的情形 亦可。 N型擴散層9、10係形成於磊晶層3中。N型擴散層 9、10係作為汲極區域而被使用。 間極電極11、12係形成於閘極氧化膜13上面。閘極 電極11、12係例如藉由多晶矽膜而形成所期望的膜厚。另 319620 10 200824005 . 外，閘極電極11、12形成為一環狀的情形亦可。 . LOCOS氧化膜14、15、16、17係形成於磊晶層3。 於LOCOS氧化膜14、15、16、17之平坦部，其膜厚成為 例如3000至5000 A左右。 絕緣層18係形成於磊晶層3上面。絕緣層18係藉由 BPSG(Boron Phospho Silicate Glass，棚磷砍玻璃）膜、 PSG(磷矽玻璃）膜等所形成。之後，使用週知的光微影技 術，藉由使用了例如CHF3系或CF4系的氣體的乾蝕刻， ❿於絕緣層18形成接觸孔19、20、21。 於接觸孔19、20、21係選擇性地形成有例如以Al-Si 膜、Al-Si-Cu膜、Al-Cu膜等所形成的鋁合金膜，而形成 有汲極電極22、24以及源極電極23。汲極電極22、24以
及源極電極23係藉由與第1層之配線層（未圖示）共用步驟 而形成。又，汲極電極22、24於源極電極23之周圍形成 一環狀的情形亦可。此外，於第1圖所示的剖面中，雖未 圖示朝閘極電極11、12的配線層，但係在其他區域與配線 層連接。 此外，如圖所示，電阻體25係形成於絕緣層26上。 電阻體25係例如以氮化鈦（TiN)膜所形成。 絕緣層26係形成於絕緣層18上。絕緣層26係由 TEOS(Tetra-Ethyl-Ortho-Silicate,四乙基發酸鹽）膜、S0G (Spin On Glass,旋塗式玻璃）膜等所形成。 第2層的配線層27、28、29係形成於絕緣層26上。 配線層27、28、29係例如由以Al-Si膜、Al-Si-Cu膜、Al-Cu π 319620 200824005 ‘膜等所形成的銘合金膜所形成。而且，係經由配線層28 •而於電阻體25施加有高電位（例如電源電位），且經由3配線 層29施加有低電位（例如接地電位）。 ' 絕緣層30係形成於絕緣層26上。絕緣層3〇係藉由 TEOS膜、SOG膜等所形成。而且，絕緣膜3q係將第2層 之配線層27、28、29以及電阻體25予以被覆。 曰 第3層之配線層31、32係形成於絕緣層扣上。配線 層31、32係由例如以A1_Si膜、似心膜、ai心膜等 鲁所形成的紹合金膜所形成。之後，於絕緣層3〇形成有將第 2層配線層27與第3層配線層31連接用的接觸子⑶。接 觸孔33係於形成第3層之配線層3卜32之際藉由銘合金 膜而埋設。 •氮化石夕膜34係、形成於絕緣層3〇上。氮化石夕膜％係將 曰層的配線層31、32予以被覆，且將提升财濕性等作為 的’而全面形成於絕緣層3〇上。 •射如上所述’電阻體25係藉由於絕緣層26上形成氮化 % )膜且選擇性的進行去除而形成。之後，於絕緣層 蛊電阻體25與配線層28、29係直接連接。電阻體乃 ^線層28 29係不像習知之構造般地經由接觸孔而連 钱0 q /、體而。如第2圖（A)所示，電阻體25與配線層28、 ，於、、邑緣層26上之同一面進行連接。因此，如晝斜線 产。丁阻體25與配線層28、29係具有廣大的接觸面 貝又，第2圖（A)雖為平面圖，但電阻體25與配線層28、 319620 12 200824005 29於龟阻體25之侧面也具有接觸面積。另一方面，如〜2 圖（B)所示，電阻體35與配線層36、37係經由接觸孔^ ^ 39而連接。雖未圖示，但於電阻體35上係形成有絕緣層， 且配線層36、37係形成於絕緣層上。因此，電阻體盥 配線層36、37的接觸面積即成為接觸孔38、39的開口 〃 積。 幵口面 29具有廣大的 29之間的接觸
亦即，藉由使電阻體25與配線層28、 接觸面積，即可使電阻體25與配線層28、 電阻大幅減低。 此外’藉由使電阻體25與配線層28、29不經由接觸 孔而直接進行連接，可使電阻體25被配置於從蟲晶層3 分離的區域。藉由該構造，電阻體25 a 的距離…―氧化膜17及絕:層?8= 例如也可藉由㈣通道型M0S電晶體1 二：一、、12的共用步驟，而利用多晶矽膜形成電阻 化膜Π上，故電阻體錢^ 3 ==配置於L0⑽氧 為氧化膜17的厚度：亦相離距離U即成 蟲晶層3之間的相離距離£1 阻體25與 蟲晶層3之間的寄生電容、而且即可減低電阻體25與 頻特性提升。 ^，即可使半導體裝置之高 尤其，如第3圖所示 構造中，蔣雪B日胁yf 〇 ; J層配線構造的多層配線 ^中將電阻體43形成在形 4卜42的區域。詳細 弟層之配線層4〇 便1千V體裝置之製造方法的說 319620 13 200824005 ‘：二敘述’但與電阻體43連接的 電阻體：與::層? 氧化膜π及絕緣;18 = 曰的相離距離L3即成為L0C0S 由將電阻體43 日屏3 ^ 3G的厚度。依據該構造，藉 減低電阻體43以曰曰1 ^間的相離距離L3加大，即可 升半導體裝置之高頻特性。又了吨 t a /體係氮化欽mN) •層mso等係盘=第電二體⑽⑽氧化膜17、絕緣 故請參照前述之第^的=所示之構造為同一的緣故’ 重覆。 固的說明，在此則將其說明割愛不再 於本實施形態中’雖針對使用氮化 電阻體25、43的情形推夂％ n J臊邗為 作為電π μ 並不被限定於此。例如， > 了使用在對與電阻體連接的配線層進 仃:料，不會被钕刻之材料的高熔點金屬材料。具體 # =言’使用鈦（Ti)膜、娜3)膜、或氮化叙（蘭)膜的情形 ^可^外’於本實施形態中，雖針對3層配線構造的^ :配'，、構&之情形進行說明，但並不限定於該情形。例如， 2皁層配線構造之情形亦可’或亦可使用於2層配線或4 層配線以上之多層gp綠播、i 配線構造的情形中。雨且，形成電阻體 2 5、4 3的位置，並不限定㈣層配線構造之中間配線層、 最表面之配線層的情形’為第1層之配線層的情形亦可曰。 除此之外’在不逸脫本發明之要旨的範圍内，可以 種變更。 319620 14 200824005 . 其次，針對屬於本發明之一實施形態的半導體裝置之 • 製造方法，參照第4圖至第9圖而詳細地進行說明。第4 圖至第9圖，係用以說明本實施形態的半導體裝置之製造 方法的剖面圖。又，於第4圖至第9圖中，係針對於第1 圖所示之半導體裝置.的製造方法進行說明。 首先，如第4圖所示，準備P型單結晶矽基板2。於 基板2上形成氧化矽膜51，且將氧化矽膜51選擇性的去 除俾使開口部形成在N型埋入擴散層4之形成區域上&然 _後，以氧化矽膜51作為遮罩，於基板2之表面藉由旋轉塗 佈法塗佈N型雜質之例如含有銻（Sb)的液態源（liquid source)52。之後，使銻（Sb)熱擴散而形成N型埋入擴散層 4之後，將氧化矽膜51及液態源52去除。 其次，如第5圖所示，使用公知的光微影技術，形成 P型埋入擴散層53、54。然後，將基板2配置於氣相磊晶 生長裝置的承受器（susceptor)上，於基板2上形成N型磊 0晶層3。氣相蠢晶生長裝置係主要由氣體供給系統、反應 爐、排氣系統、控制系統所構成。於本實施形態，藉由使 用縱型反應爐，可以提升磊晶層之膜厚均一性。藉由於該 磊晶層3之形成步驟中的熱處理，使N型埋入擴散層4及 P型埋入擴散層53、54熱擴散。 其次，利用公知的光微影技術，於磊晶層3形成P型 擴散層55、56。之後，於磊晶層3之所希望區域形成LOCOS 氧化膜 14、15、16、17。 接著，如第6圖所示，於磊晶層3上形成作為閘極氧 15 319620 200824005 .化膜13而使用的氧化矽膜例如1〇〇至2〇〇(A)左右。然後， .於氧化矽膜上形成例如1〇〇〇至4〇〇〇(A)左右的多晶矽 膜。之後，使用公知的光微影技術，將多晶矽膜選擇性的 去除，而形成閘極電極11、12。 其次，在作為閘極氧化膜13所使用的氧化矽膜上形成 光阻劑57。使用公知的光微影技術，在形成有p型擴散層 5的區域上之光阻劑57形成開口部。然後，從磊晶層 表面將P型雜質（例如硼（B))以加速電壓60至90(keV)、 ⑩導入量1.0><1014至L〇xl〇16(/cm2)的條件進行離子植入。之 後將光阻劑57去除，進行熱擴散而形成p型擴散層5。 此％，P型擴散層5係將閘極電極i i、12作為遮罩而加以 利用，且藉由自行校準（self align)而形成。 其次’如第7圖所示，利用公知的光微影技術，於磊 曰曰層3形成p型擴散層6。然後，於作為閘極氧化膜u而 使用的氧化矽膜上形成光阻劑58。使用公知的光微影技 #術，在形成N型擴散層7、8、9、10的區域上之光阻劑％ 幵y成開口邻。而且，從遙晶層3之表面，將n型雜質（例 如，（P))以加速電壓90至ii〇(kev)、導入量1.0><1014至！ 〇
Xl° (/cm2)的條件進行離子植入。之後，將光阻劑58去 除’進行熱擴散而形成N型擴散層7、8、9、1〇。 接著，如第8圖所示，於磊晶層3上作為絕緣層18 2沉積例如BPSG膜、PSG膜等。然、後，使用公知的光微 f技術，藉由使用了例如_3或Cf4系氣體的乾勉刻在 絕緣層18形成接觸孔19、20、21。於接觸孔19、20、21 319620 16 200824005 • 選擇性地形成例如以Al-Si膜、Al-Si-Cu膜、Al-Cu膜等所 • 形成的鋁合金膜，而形成汲極電極22、24及源極電極23。 此時，汲極電極22、24及源極電極23係藉由與形成第1 層之配線層（未圖示）的步驟為共用之步驟而形成。又，絕 緣層18係藉由沉積BPSG膜、PSG膜等，而實現其表面的 平坦性。 其次，於絕緣層18上係沉積TEOS膜、SOG膜等作 為絕緣層26。於絕緣層26上例如藉由濺鍍法而形成氮化 _鈦（111^)膜。然後，使用公知的光微影技術，將氮化鈦（TiN) 膜選擇性的去除而形成電阻體25，俾使其位置於LOCOS 氧化膜17的形成區域上。之後，於含有電阻體25的絕緣 層26上，藉由例如濺鍍法而形成以例如Al-Si膜、Al-Si-Cu 膜、Al-Cu膜等所形成的鋁合金膜。之後，使用公知的光 微影技術，藉由使用了例如SC-1系之蝕刻劑的濕蝕刻而 將鋁合金膜選擇性的去除，以形成第2層之配線層27、28、 29。又，絕緣層26係藉由沉積TEOS膜、SOG膜等，而 實現其表面的平坦性。 此時，於電阻體25之形成區域上面，使用電阻體25 作為蝕刻終止膜，而形成第2層之配線層28、29。亦即， 於本實施型態，在絕緣層26上，不用到接觸孔而使電阻體 25與配線層28、29直接連接。另外，前述蝕刻劑係考慮 構成電阻體25的氮化鈦（TiN)膜與構成配線層28、29的鋁 合金膜間的選擇性而使用。藉由該製造方法，於形成第2 層之配線層27、28、29之際，即可防止電阻體25被過度 17 319620 200824005 • 蝕刻。而且，亦可防止電阻體25之電阻值的參差不齊。 • 最後，如第9圖所示，於絕緣層26上沉積1五08膜、 SOG膜等作為絕緣層30。然後，使用公知的光微影技術， 以使用了例如CHF3或CF4系氣體的乾钱刻在絕緣層30形 成接觸孔33。之後，於絕緣層30上，藉由例如濺鍍法而 形成例如以Al_Si膜、Al-Si-Cu膜、Al-Cu膜等所形成的鋁 合金膜。之後，使用公知的光微影技術，而將鋁合金膜選 擇性的去除，以形成第3層之配線層31、32。此時，於接 ⑩觸孔33亦埋設鋁合金膜，而將第2層之配線層27與第3 層之配線層31連接。之後，於第3層之配線層31、32上 面，例如在減壓狀態、形成溫度450°C以下，藉由電漿 CVD(Plasma-Enhanced Chemical Vapor Deposition)法將氮 化矽膜大略全面地進行沉積。此時，氮化矽膜層34之膜厚 係沉積了 3000 A至10000 A左右。又，絕緣層30係藉由 沉積TEOS膜、SOG膜等，而實現其表面的平坦性。 0 又，於本實施形態，雖針對於多層配線構造中在中間 形成有配線層的區域形成電阻體25的製造方法進行說 明，但並不限定於該情形。例如，如第3圖所示，於多層 配線構造中，即使在最表面之形成有配線層的區域形成電 阻體43的情形，也能得到同樣的效果。具體而言，藉由於 形成最表面的配線層之際使用前述蝕刻劑，即可防止電阻 體43之過度蝕刻。而且，藉由擴大電阻體43與磊晶層3 間的相離距離，即可減低電阻體之寄生電容，且提升半導 體裝置之高頻特性。此外，本實施形態中，雖針對使用氮 18 319620 200824005 化鈦（TiN)膜作為電阻體25 ^ y 度形進行說明，但並不限定 :=。例如’亦可使用在將與電阻體連接的配線層進 不會^似彳之材料的高炫點金屬材料作為電 -。具體而言’可為使用鈦( 化鈕（TaN)膜的情形。此外， ’膜次虱 广在不逸脫本發明之要旨的範圍 内，可進行種種變更。 【圖式簡單說明】 第1圖係說明本發明之實施形態的半導體裝置的剖面 圖。 弟2圖係說明本發明之實施形態的半導體裝置的⑷ 平面圖和（B)平面圖。 第3圖係說明本發明之實施形態的半導體裝置之剖面 第4圖係說明本發明之實施形態的半導體裝置之製造 方法的剖面圖。 第5圖係說明本發明之實施形態的半導體裝置之製造 方法的剖面圖。 第6圖係就明本發明之實施形態的半導體裝置之製造 方法的剖面圖。 第7圖係說明本發明之實施形態的半導體 方法的剖面圖。 第8圖係說明本發明之實施形態的半導體裝置之製造 方法的剖面圖。 第9圖係說明本發明之實施形態的半導體裝置之製造 19 319620 200824005 . 方法的剖面圖。 .【主要元件符號說明】 1 N通道型MOS電晶體 2 P型單晶矽基板 3 N型磊晶層 4 埋入擴散層 5、6、5 5、5 6 P型擴散層 7、8、9、10 N型擴散層 11、12 閘極電極 13 閘極氧化膜 14、15、16、17 LOCOS 氧化膜 • 18、26、30 絕緣層 19、20、21、33、38、39 接觸孔 2 2、2 4 >及極電極 23 源極電極 25、35、43 電阻體 27、28、29、31、32、36、37、40、41、42 配線層 51 氧化矽膜 53、54 埋入擴散層 34 氮化矽膜 52 液態源
57、58 光阻劑 20 319620