TW200811866A - Non-volatile memory with background data latch caching during read operations and methods therefor - Google Patents

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200811866 九、發明說明： 【發明所屬之技術領域】 本發明大體而言係關於諸如電可抹除可程式化唯讀記憶 體（EEPROM)及快閃EEPROM之非揮發性半導體記懷體， 且特定言之係關於基於允許重疊記憶體操作的共用鎖存結 構之快取操作。 【先前技術】 能夠進行電荷之非揮發性儲存，特定言之採取封裝為較 籲小形狀因數之卡的EEPROM及快閃EEPROM之形式之固態 圮憶體近來已成為多種行動及掌上型裝置（尤其為資訊設 備及消費型電子產品）中所選之儲存器。不同於亦為固態 記憶體之RAM(隨機存取記憶體），快閃記憶體為非揮發性 的，即使在斷開功率之後仍保持其儲存之資料。儘管成本 較咼，但快閃記憶體愈來愈多地使用於大量儲存應用中。 基於諸如硬碟機及軟性磁碟之旋轉磁性媒體之習知大量儲 _存器不適於行動及革上型環境。此係由於硬碟機傾向於體 積車乂大，易於產生機械故障且具有較高潛時及較高功率要 求。此等不合需要之屬性使得基於碟片之儲存器在大多數 行動及攜帶型應用設備中不實用。另一方面，嵌埋式及採 取抽取式卡之形式之快閃記憶體由於其較小大小、較低功 率消耗、較高速度及較高可靠性之特徵而理想地適於行動 及掌上型環境中。 EEPROM及電可程式化唯讀記憶體⑽醜）為可經抹除 且由新的貧料寫入或"程式化"入記憶體單元之非揮發性記 120806.doc 200811866 憶體。兩者均利用場效電晶體結構中定位於半導體基板中 源極與汲極區域之間的通道區域上之浮動（未連接）傳導閉 極。接著在浮動閘極上提供控制閘極。由保持於浮動閘極 上之電荷之量來控制電晶體之臨限電壓特徵。亦即，對於 浮動閘極上之給定量之電荷，存在必須於"接通"電晶體以 允許其源極與汲極區域之間的傳導之前施加至控制閘極之 相應電壓（臨限）。 Φ 浮動閘極可固持一定範圍之電荷且因此可經程式化為臨 限電壓窗内之任何臨限電壓位準。由裝置之最小及最大臨 限位準而對臨限電壓窗之大小定界，該等臨限位準又對應 於可程式化至浮動閘極上之電荷之範圍。臨限窗一般視記 憶體裝置之特徵、操作條件及歷史而定。窗内之每一獨 特、可鑑臨限電壓位準範圍可（原則上）用以表示單元之明 確記憶體狀態。 通常藉由兩個機制中之一者將用作記憶體單元之電晶體 • 程式化為”程式化”狀態。在”熱電子注入”中，施加至汲極 之較高電壓促進電子跨越基板通道區域。同時，施加至控 制閘極之較高電壓經由較薄閘極介電質將熱電子拉至浮動 閘極上。在"穿隧注入"中，相對於基板向控制閘極施加較 Γ7電壓以此方式，將電子自基板拉至插入之浮動閘極。 可藉由許多機制而抹除記憶體裝置。對於EpR〇M而 言，藉由以紫外輻射將電荷自浮動閘極移除而可整體抹除 2憶體。對於EEPR〇M而言，藉由相對於控制閘極施加較 ^之電壓至基板以誘發浮動閘極中之電子經由較薄氧化物 120806.doc 200811866 而穿隨至基板通道區域(亦即，福勒_諾德海姆穿㈤而可電 抹除.己k、體單元。通常，彳逐位元組地抹除仙叹⑽。對 於决閃EEPROM而言，可一次全部或每次一或多個區塊地 電抹除A k體’其中_區塊可由記憶體之512或512以上之 位元組組成。 非揮發性記憶體單元之實例 記憶體裝置通常包含可安裝於—卡上之—或多個記憶體 晶片。每一記憶體晶片包含由諸如解碼器及抹除、寫入及 讀取電路之周邊電路支援的記憶體單元之一陣列。較為尖 端之體裝置亦與執行智慧型及較高級別之記憶體操作 及介面連接之控制器-同提供。現今正使用許多商業成功 之非揮發性固g記憶體裝置。此等記憶體裝置可使用不同 類型之記憶體單元，每一類型具有一或多個電荷儲存元 件0 例 圖1A至圖1E示意地說明非揮發性記憶體單元之不同實 圖1A示意地說明採取具有用於儲存電荷之浮動閘極的 EEPROM單元之形式之非揮發性記憶體。電可抹除及可程 式化唯讀記憶體（EEPROM)具有與EPROM類似之於構，伸 另外提供用於在適當電壓之施加下電裝載電荷至其浮動門 極及自其浮動閘極電移除電荷（無需暴露於uv輕射）之^ 制。美國專利第5,595,924號中給出該等單元夕 干凡之只例及製造 其之方法。 圖1B示意地說明具有選擇閘極及控制或操 、阉極之快閃 120806.doc 200811866 EEPROM單元。記憶體單元1〇具有源極^與》及極擴散之 間的”分離通道"12。由串聯之兩個電晶體71及72有效地形 成單兀。Τ1用作具有浮動閘極2〇及控制閘極3〇之記憶體電 晶體。浮動閘極能夠儲存可選量之電荷。可流過通道之们 部分之電荷的量視控制閘極3〇上之電壓及常駐於插入之浮 動閘極2G上之電荷的量而定。Τ2闕具有選擇閘極4〇之選 擇電晶體。當藉由選擇閘極4〇處之電壓而接通丁2時，其允 許通道之1^部分中之電流穿過源極與汲極之間。選擇電晶 體提供沿源極-汲極通道，獨立於控制閘極處之電壓之開 關。ρ優勢在於其可用以斷開於零控制閘極電壓下仍執行 之彼等單元，零控制閘極電壓係歸因於該等單元在其浮動 閘極處之電何耗盡（正）。另_優勢在於其使得能夠較易於 實施源極侧注入程式化。 分離通道記憶體單元之―簡單實施例為選擇閘極與控制 閘極連接至如藉由圖1Β所示之虛線而示意地指示之同一字 線之記憶體單元。此藉由將電荷儲存元件（浮動閘極）定位 於通道之为上方且將控制閘極結構（其為字線之部分） 定位於另-通道部分以及電荷儲存元件上方而完成。此藉 由串聯之兩個電晶體有效地形成單元，一電晶體（記憶體 電晶體）具有電荷儲存元件上之電荷之量與字線上之電壓 之組合’該組合控制可流過其通道之部分的電流之量，且 另一電晶體（選擇電晶體）具有單獨用作其閘極之字線。美 ^^1^ 5,070,032 . 5,095,344 . 5,315,541^ 5,343,063 ^ 5,“M53號中給出該等單元之實例、其在記憶體系統中之 120806.doc 200811866 使用及製造其之方法。 圖職示之分離通道單元之—較為精細之實施例為選擇 閘極與控制閘極獨立且不由苴間 …、 田/、間的虛線相連接之實施例。 一實施具有單元之一陣列中的_ Μ订控制閘極，其連接至垂 直於字線之㈣（錢縱）線。效應為使得字線無需在讀取 或程式化所選單元時同時執行兩個功能。彼等兩 (1)用作選擇電晶體之閘極，因此 厂 為 U此要求合適電壓以接通及斷

開選擇電晶體’及⑺經㈣合於字線與電荷儲存元件之間 的電場（電容性的）而將電荷儲存元件之電壓驅動至所要位 準。常難以藉由單-電壓而以最佳方式執行此等功能之兩 者。藉由對控制閘極與選擇閘極之單獨控制，字線僅需執 行=能⑴’而所添加之控制線執行功能⑺。此能力允許 較同放冑b程式化之没計，其中使程式化電壓適應目標資 料。獨立控制（或操縱）閘極於快閃EEpR〇M陣列中之使用 描述於（例如）美國專利第5,313,421及6,222,762號中。 圖1C不意地說明具有雙浮動閘極及獨立的選擇及控制閘 極之另一快閃EEPR0M單元。記憶體單元10類似於圖16之 "己板、體單元’除了其有效地具有串聯之三個電晶體。在此 類型之單元中’在其於源極與汲極擴散之間的通道上包括 兩個儲存元件（亦即，T1-左及T1-右之儲存元件）連同該兩 個儲存元件之間的選擇電晶體T1。記憶體電晶體分別具有 浮動閘極20及2〇，，以及控制閘極30及30f。由選擇閘極40 來控制選擇電晶體T2。任何時候僅存取該對記憶體電晶體 中之一者用於讀取或寫入。當存取儲存單位T1·左時，接 120806.doc 200811866 通T2及T1-右以允許通道的T1_左之部分中之電流通過源極 與汲極之間。類似地，當存取儲存單位Τ1-右時，接通Τ2 及Τ1-左。藉由使選擇閘極多晶矽之一部分接近於浮動閘 極及向選擇閘極施加大量正電壓（例如，2〇 V)以使得儲存 於浮動閘極内之電子可穿隧至選擇閘極多晶矽而實現抹 除。 圖1D示意地說明經組織化*NAND單元之一串記憶體單 φ 兀。NAND單元50由一連串記憶體電晶體Ml、M2、…Μη (η-4、8、16或16以上）組成，該等記憶體電晶體藉由其源 極及汲極而經菊式鏈接。一對選擇電晶體si、82控制記憶 體電晶體鏈經由NAND單元之源極端子54及汲極端子56與 外。卩之連接。在纪憶體陣列中，當接通源極選擇電晶體s ^ 日守源極、子耗接至源極線。類似地，當接通j：及極選擇電 晶體S2時，NAND單元之汲極端子耦接至記憶體陣列之位 元線。鏈中之每一記憶體電晶體具有一電荷儲存元件以儲 φ 存給定量之電荷從而表示所欲之記憶體狀態。每一記憶體 電晶體之控制閘極提供對讀取及寫入操作之控制。選擇電 晶體SI、S2中之每一者之控制閘極分別經由Nand單元之 源極端子54及汲極端子56而提供對NAND單元之控制存 取0 當在程式化期間讀取並驗證NAND單元内之經定址之記 憶體電晶體時，向其控制閘極供應一適當電壓。同時， NAND單元50中未經定址之記憶體電晶體的剩餘部分藉由 向其控制閘極施加充足電壓而經完全接通。以此方式，自 120806.doc -10· 200811866 個別記憶體電晶體之源極至NAND單元之源極端子54及同 樣地自個別s己憶體電晶體< ；!：及極至單元之没極端子5 6而形 成之傳導路徑為有效的。美國專利第5,57〇,315、 5,903,495、6,046,935號中描述具有該等NAND單元結構之 記憶體裝置。 圖1E示意地說明具有用於儲存電荷之介電層之非揮發性 記憶體。替代早先描述之傳導浮動閘極元件而使用介電 _ 層。利用介電質儲存元件之該等記憶體裝置已由Ehan等人 於"NROM: A Novel Localized Trapping，2-Bit Nonvolatile Memory Cell’” IEEE Electron Device Letters ’ 第 21卷，第 11號’ 2000年11月，第543_545頁中描述。όνο介電層延 伸跨越源極與汲極擴散之間的通道。將一資料位元之電荷 定位於介電層中鄰近於汲極處，且將另一資料位元之電荷 定位於介電層中鄰近於源極處。舉例而言，美國專利第 5,768，192及6,011，725號揭示一具有夾於兩個二氧化石夕層之 φ 間的捕集介電質之非揮發性記憶體單元。藉由分別讀取介 電質内之空間分離電荷儲存區域之二元狀態來實施多狀態 資料儲存。 記憶體陣列 記憶體裝置通常包含排列為列及行且可藉由字線及位元 線疋址之圮憶體單元的二維陣列。可根據N〇R型或 型架構而形成陣列。 NOR陣列 圖2說明記憶體單元2N〇R陣列之一實例。已藉由圖ib 120806.doc 200811866 或圖1C中所說明之類型的單元而實施具有型架構之記 憶體裝置。每—列記憶體單元藉由其源極及祕以菊式鍵 接之方式而連接。有時將此設計稱作虛接地設計。每一記 憶體單元10具有源極14、沒極16、控制閘極3〇及選擇閉極 40。一列中之單元使其選擇閘極連接至字線42。一行中之 早凡使其源極及汲極分別連接至所選位元線34及36。在獨 立控制記憶體單元之控制閘極及選擇閘極之一些實施例 中，操縱線36亦連接一行中之單元之控制閘極。、 許多快閃EEPR0M裝置藉由記憶體單元而實施，其中每 /己fe體早7〇由其連接至一起之控制閘極及選擇閘極而形 成。在此情形中，不需要操縱線且字線簡單地連接沿每一 列之單元之所有控制.閘極及選擇閘極。美國專利第 W2,338及5,418,752號中揭示此等設計之實例。在此等設 计中，字線本質上執行兩個功能：列選擇及向列中之所有 單元供應控制閘極電壓以進行讀取或程式化。 N AND陣列 圖3說明諸如圖1D所示的記憶體單元之ΝΑΝ〇陣列之一 灵例。沿NAND單元之每一行，位元線耦接至每一 na助 單元之沒極端子56。沿财助單元之每一 ％，源極線可連 接該等單元之所有源極端子54。沿一列之Nand單元之控 制閘極亦連接至-連φ相應字線。可藉由接通該對選擇電 晶體（見圖1D)(藉由經由所連接之字線而施加於其控制閘 極上之適當電壓）而定址一整列NAND單元。在讀 單元之鏈内之一記憶體電晶體時，鏈中之剩餘記憶體電晶 120806.doc -12· 200811866 體紅由其相關聯之字線而經硬接通以使得流過該鏈之電流 本質上視儲存於所讀取之單元中之電荷的位準而定。在美

國專利第 5,570,315、5,774,397 及 6,046,935號中找 aNAND 架構陣列之一實例及其作為記憶體系統之部分之操作。 區塊抹除 電荷儲存記憶體裝置之程式化可僅導致向其電荷儲存元 件添加更多電荷。因此，在程式操作之前，必須移除（或 _ 抹除）電荷儲存元件中之現有電荷。提供抹除電路（未圖示） 以抹除記憶體單元之一或多個區塊。當一同（亦即，瞬間） 電抹除單元之整個陣列或陣列之單元之重要組時，將諸如 EEPR〇M之非揮發性記憶體稱作"快閃"EEpR〇M。一旦經 抹除，則單元之組可經再程式化。可一同抹除之單元之組 可由一或多個可定址抹除單位組成。抹除單位或區塊通常 儲存一或多頁資料，頁為程式化及讀取之單位，但可在單 7操作中程式化或讀取一個以上頁。每一頁通常儲存一或 • 多個扇區之資料，藉由主機系統來界定扇區之大小。一實 例為具有512位元組之使用者資料（其遵循關於磁碟驅動器 而建立之標準）加±某一數目之位元組的關於使用者資料 及/或其儲存於之區塊之附加項資訊之扇區。 讀取/寫入電路 在常見雙態EEPROM單元中，建立至少—電流斷點位準 以將執行窗分割為兩個區域。當藉由施加預定、固定電壓 而讀取單元時，其源極/汲極電流藉由與斷點位準（或參考 電流IRBF)比較而轉變為記憶體狀態。若電流讀數高於斷點 120806.doc •13- 200811866 位準之讀數，則判定單元處於一邏輯狀態（例如，，，零"狀 態）。另一方面，若電流小於斷點位準之電流，則判定單 元處於另一邏輯狀態（例如，，，一，，狀態）。因此，該雙熊單 元儲存一位元之數位資訊。常提供可於外部可程式化^參 考電流源作為記憶體系統之部分以產生斷點位準電流。 為了增大記憶體容量，隨半導體技術之狀態進步而製造 具有愈來愈高之密度的快閃Eeprom裝置。增大儲存容量 之另一方法為使得每一記憶體單元儲存兩個以上狀態。 對於多狀態或多位準EEPR〇M記憶體單元，藉由一個以 上斷點將執行窗分割為兩個以上區域以使得每_單元能夠 儲存一個以上位元之資料。給定EEpR〇M陣列可儲存之資 訊因此隨每一單元可儲存之狀態之數目而増加。美國專利 弟5,172,338號中已描述具有多狀態或多位準記憶體單元之 EEPROM 或快閃 EEPROM。 實務上’通常藉由在向控制閘極施加參考電壓時感應跨 越單7L之源極與汲極電極之傳導電流而讀取單元之記憶體 狀態。因此，對於單元之浮動閘極上之每一給定電荷，可 偵測到相對於固定參考控制閘極電壓之相應傳導電流。類 似地，可程式化至浮動閘極上之電荷之範圍界定相應臨限 電壓窗或相應傳導電流窗。 或者’替代偵測經分割之電流窗中之傳導電流，在控制 閘極處之測試中可能對於給定記憶體狀態設定臨限電壓且 债測傳導電流是否低於或高於臨限電流。在一實施中，藉 由k查傳導電流經由位元線之電容而放電之速率來完成對 120806.doc 14- 200811866 傳導電流相對於臨限電流之偵測。 圖4說明對於浮動閘極於任一肖間可選擇性地儲存之四 個不同電荷Q1-Q4的源極-沒極電流1〇與控制閘極電壓Vcg 之間的關係。四個實線1〇與1之關係曲線表示可經程式 化至圯k體單兀之浮動閘極上的四個可能電荷位準，其分 別對應於四個可能記憶體狀態。作為一實例，一定數目之 單元之臨限電壓窗可在0·5 乂至35 乂之範圍中。可藉由以 各0·5 V之間隔將臨限窗分割為五個區域而劃分六個記憶 體狀態。舉例而言，若如圖示而使用2 μΑ之參考電流

Iref，則可將以Q1而程式化之單元視作處於記憶體狀態” i，， 中，因為其曲線與iref相交於臨限窗之藉由Vcg=〇.5 v與 1·〇 V所劃分之區域中。類似地，〇4處於記憶體狀態"5，， 中。 如自上文之描述可見，使記憶體單元儲存愈多狀態，其 臨限固文到愈細緻之劃分。此將要求程式化及讀取操作中 Φ 之較高精確度以能夠達成所需解析度。 美國專利第4,357,685號揭示程式化2態EPROM之方法， 其中當將單元程式化為給定狀態時，其經受連續程式化電 壓脈衝，每一次向浮動閘極添加遞增之電荷。在脈衝之 間，回讀或驗證單元以判定其相對於斷點位準之源極_汲 極電流。在已驗證當前狀態達到所要狀態時停止程式化。 所使用之程式化脈衝串可具有遞增之週期或振幅。 先刖技術之程式化電路簡單地施加程式化脈衝以自抹除 態或基態逐步調試臨限窗直至達到目標狀態。實際上，為 120806.doc -15- 200811866 了允許足夠之解析度，每一經分割或劃分之區域將需要至 少約五個程式化步驟以橫穿。效能對於2態記憶體單元而 言為可接受的。然而，對於多狀態單元，所需步驟之數目 隨分割之數目而增加，且因此，程式化精確度或解析度必 然增加。舉例而言，16態單元可能需要平均至少4〇個程式 化脈衝以程式化至一目標狀態。 圖5示意地說明具有記憶體陣列1 〇 〇之藉由讀取/寫入電 路170經由列解碼器130及行解碼器ι6〇可存取之典型配置 之5己彳思體裝置。如結合圖2及圖3所描述，記憶體陣列1 〇 〇 中之記憶體單元之記憶體電晶體可經由一所選字線及位元 線集合而定址。列解碼器130選擇一或多個字線且行解碼 器160選擇一或多個位元線以向經定址之記憶體電晶體之 各別閘極施加適當電壓。提供讀取/寫入電路17〇以讀取或 寫入（程式化）經定址之記憶體電晶體之記憶體狀態。讀取/ 寫入電路170包含可經由位元線連接至陣列中之記憶體元 件之許多讀取/寫入模組。 圖6A為個別讀取/寫入模組19〇之示意方塊圖。本質上， 在賣取或驗a期間，感應放大器判定流過經由所選位元線 而連接之經疋址的記憶體電晶體之汲極之電流。該電流視 儲存於記憶體電晶體中之電荷及其控制閘極電壓而定。舉 例而言，在多狀態EEPR0M單元中，可對其浮動閉極充電 至若干不同位準中之—者。對於4位準單^，其可用以儲 :兩個位元之資料。藉由位準位元轉換邏輯而將感應放大 盗所仙之位準轉換為待赫於詩鎖存器巾之—資料位 120806.doc -16- 200811866 元集合。 影響讀取/寫入效能及準確性之因素 為了改良讀取及程式化效能，並行地讀取或程式化陣列 中之多個電荷儲存元件或記憶體電晶體。因此，——同讀取 或程式化記憶體元件孓邏輯"頁"。在現有記憶體架構中， 一列通常含有若干交錯頁。將一同讀取或程式化一頁之所 有記憶體元件。行解碼器將選擇性地將交錯頁中之每一者 連接至相應數目之讀取/寫入模組。舉例而言，在一實施 中將己隐體陣列設計為具有532位元組（5 12位元組加上 位元組之附加項）之頁大小。若每一行含有一没極位元 線且每一列存在兩個交錯頁，則此量達到8512行，其中每 頁/、 行相關聯。將存在可連接以並行讀取或寫入所 有偶數位7G線或奇數位元線之4256個感應模組。以此方 式’自記憶、體元件之頁讀取資料之並聯的4256個位元（亦 P 532位元組）之頁或將該等位元之頁程式化至記憶體元 件之頁。可將形成讀取/寫人電路17G之讀取/寫人模組配置 為各種架構。 參看圖5，將讀取/寫入電路170組織化為成組的讀取/寫 入堆疊180。每_ ^ ^ ,^ # β , 5貝取/寫入堆璺180為讀取/寫入模组190之 堆疊。在記憶體陣列中，行間距由佔據其之一或兩個電晶 體之大小而判又。然而，如自圖6Α可見，讀取/寫入模組 之電路將可犯由多得多的電晶體及電路元件而實施且因此 將佔據越過許多行之空間。# 了服務於所佔據之行中的一 個以上之行’將多個模組堆疊於彼此頂部上。 120806.doc -17- 200811866 圖6B展示由讀取/寫入模組19〇之堆疊按照慣例實施之圖 5之讀取/寫入堆疊。舉例而言，讀取/寫入模組可延伸越過 十六行，接著可使用具有八個讀取/寫入模組之堆疊的讀 取/寫入堆璺180來服務並聯之八行。可經由行解碼器而使 讀取/寫入堆疊耦接至組中的八個奇數（1、3、$、7 ' 9、 11、13、15)行或八個偶數（2、4、6、8、1〇、12、14、⑹ 行。 ） 如之前所提，習知記憶體裝置藉由以整體並行方式一次 對所有偶數或所有奇數位元線進行操作而改良讀取/寫入 操作。由兩個交錯胃組成之列之此架構將有助於減輕裝配 讀取/寫入電路之區塊的問題。其亦由對控制位元線_位元 線之電容麵合之考慮而規定M吏用區塊解碼以將該讀取/ 寫入模組集合多工至偶數頁或奇數頁。以此方式，無論何 時讀取或程式化一位元線集合時，可使交錯集合接地以最 小化緊鄰之耦合。 然而，交錯頁架構在至少三個方面存在劣勢。第一，其 需要額外多工電路。第二，其在效能上較慢。冑了完成’由 字線連接之或一列中之記憶體單元之讀取或程式化，需要 兩個讀取或兩個程式操作。第三，其在處理諸如浮動二 級之鄰近的電荷儲存元件之間的場耦合（當諸如分別處於 奇數與偶數頁中的兩個鄰近元件於不同時間受到程式化 時）之其他干擾效應中亦非最佳。 鄰近場耦合之問題隨著記憶體電晶體之間的日益緊密之 間距而變得較為顯著。在記憶體電晶體中，電荷儲存元件 120806.doc -18 - 200811866 夾於通道區域與控制閘極之間。於通道區域中流動之電流 為由控制閘極與電荷儲存元件處之場起作用之合成電場之 函數。隨著日益增加之密度，記憶體電晶體愈來愈緊密地 形成於一起。接著來自鄰近電荷元件之場變為對受影響之 單元的合成場的重要貢獻者。鄰近場視經程式化至相鄰物 之電荷儲存元件之電荷而定。此擾動場本質上為動態的， 因為其隨相鄰物之程式化狀態而改變。因此，可視相鄰物 之改變狀態而於不同時間對受影響之單元進行不同的讀 •取。 父錯頁之習知架構加劇由鄰近浮動閘極耦合而造成之誤 差。由於偶數頁與奇數頁受到獨立於彼此之程式化及讀 取，因此可視當時發生於交錯頁上之情況而在一條件集合 下程式化一頁但在一完全不同之集合的條件下回讀該頁。 讀取誤差隨著增加之密度將變得較為嚴重，此要求較為準 確之項取操作及對臨限窗之較粗分割以用於多狀態實施。 Φ 效能將受到損害且多狀態實施中之潛在能力受到限制。 美國專利公開案第US-2004-006003 1-A1號揭示高效能而 又緊密之非揮發性記憶體裝置，其具有讀取/寫入電路之 一較大區塊以並行地讀取及寫入記憶體單元之相應區塊。 詳s之，記憶體裝置具有將讀取/寫入電路之區塊中之冗 餘度降低至最小之架構。藉由將讀取/寫入電路之區塊^ 分配至區塊讀取/寫入模組核心部分中而完成空間以及功 率之顯著節省，該等核心部分在與顯著較小之組之共同部 分以時間多工之方式相互作用時並行操作。詳言之，藉: 120806.doc -19- 200811866 共用處理器來執行複數個感應放大器與資料鎖存器之間的 讀取/寫入電路中之資料處理。 因此，存在對於尚效旎及尚容量非揮發性記憶體之普遍 需要。詳言之，存在對於具有增強之讀取及程式化效能之 緊密非揮發性記憶體的需要，該記憶體具有緊密且有效， 對於處理讀取/寫入電路中之資料更是高通用之改良處理 器。 【發明内容】

>根據本發明之-態樣’提出允許在内部記憶體處於諸, 項取、私式化或抹除之另__操作之使用中時將資料轉移 或轉移出記憶體之快取操作。詳言之，描述允許該等快: #作的資料鎖存器之配置及其使用方法。 描述許多實體頁Α用咨 取/寫人堆疊與記；t構。舉例而言… 聯。當-操作在2 線共用之位元線相f 各和 °己思體中進行時，若此等鎖存器中之任 者空間，則其可快取資料用於同一或另一字 操作，節省轉移眸M 子線中之將來έ 藉由增加對π寺曰〗，因為此可藏於另一操作之後。此3 而心效能。Γ:作或操作之不同階段的管線式作業之， -頁資料時二實例中’在快取程式操作中，當程式々 一實例，在1另—頁資料以節省轉移時間。對於另 入對另-字線之=實施例中’將對—字線之讀取操作插 料寫入繼續的同2操作中’允許由讀取所得之資料在資 ㈣各種C憶*。 在窝入或其他操作對於第一頁資 120806.doc •20· 200811866 行的同時將來自同一區塊中但不同字線上 — 一 -乃 u負資奉J* 切出（toggle out)(以（例如）進行ECC操作）。對操作之此階 段間官線式作業允許資料轉移所需之時間藏於對第一頁資

料之操作之後。更-般地，此允許將—操作之—部分插I 於另-操作（通常較長）之階段之間。另—實例會將感應操 作插入於（如）抹除操作之階段之間，諸如在抹除脈衝之前 或在用作抹除之稍後部分的軟式程式化階段之前。 若正執行一具有不同階段之相對較長之操作，則主要態 樣將藉由使用讀取/寫入堆疊之共用鎖存器（若鎖存器可用） 而插入較快速之操#。舉例而|，可將讀取插入於程式化 或抹除操作中，或者可將二進位程式化插入於抹除中。主 要例示性實施例將在對於一頁之程式操作期間切入及/或 切出資料用於另一頁，該頁共用相同之讀取寫入堆疊，其 中（例如），將對待切出並修改之資料之讀取插入於資料寫 入之驗證階段中。 開放之資料鎖存器之可用性可以許多方式而發生。一般 而。，對於每單元儲存n個位元之記憶體而言，對於每一 位π線將需要η個該等資料鎖存器；然而，並非總是需要 此4鎖存器之全部。舉例而言，在以上部頁/下部頁之才夂 式儲存資料的每單元兩位元之記憶體中，在程式化下部頁 時將需要一資料鎖存器（若實施快速通過寫入則使用另— 鎖存器）。在程式化上部頁時將需要兩個資料鎖存器（若實 施陕速通過寫入則使用第三鎖存器）。更一般而言，對於 儲存多個頁之記憶體而言，僅在程式化最高頁時將需要鎖 120806.doc •21- 200811866 存器之全部。此使得其他鎖存ϋ可用於快取操作。此外， 即使在寫人最高頁時’由於自寫入操作之驗證階段移除各 種狀態，因此鎖存器將為自由的。特定+ α π 〜σ < 一旦僅剩最 高狀態待驗證，則僅需單一鎖存器用於驗證之目的且其他 鎖存器可用於快取操作。 元且具有針對每 一例示性實施例基於每單元儲存兩個位 於快速通過寫入之一 一位元線上之資料之兩個鎖存器及用

額外鎖存n的四態記憶體。寫人下部頁或抹除或進行後期 抹除軟式程式化之操作基本上為二進位操作且其中資料鎖 存器中之—者為空閒的，可使用其來快取資料。類似地， 在進行上部頁或全序列寫人時，—旦除最高級別之所有級 別已經驗證’則僅單—狀態需驗證且記憶體可使—鎖存器 自由，可使用該鎖存器來快取資料。如何可使用此之一實 例為在（諸如於複製操作中）程式化一頁時，對址用同一集 合之資料鎖存器之另一頁(諸如同一集合之位元線上之另、 -字線）之讀取可在程式化脈衝與寫入之驗證之間插入。 接著可將位址切換至正寫人之頁，允許寫人處理在其停止 之處拾起而無需重新開始。在寫人繼續之同時，在插入之 讀取期㈣取之資料可經切出、檢查或修改且轉移返回以 存在用於纟|早先寫人操作完成時即寫回。此種類之快 取操作允許將對第_頁資料之切出及修改藏於對第一頁之 程式化之後。 讀取期間之快取操作_背景讀取及寫入操作 根據本發明之-態樣，提供讀取快取機制用於具有最小 120806.doc -22- 200811866 化§己憶體單元之間的擾動（Yupin效應）之需要的多狀態記憶 體單7L之情形。用於快取讀取資料之機制如下：即使對於 校正視來自相鄰實體頁或字線之資料而定之讀取操作，資 料鎖存器及I/O匯流排亦有效地用以在當前頁正自記憶體 核心而被感應之同時切出先前讀取頁。 在較佳實施例中，使用有效讀取快取機制用於以”LM” 編碼而編碼且以先行（"LA")校正而讀取之記憶體。，，編

碼及LA”校正均需要除僅僅切換讀取資料以外的額外鎖存 斋及匯流排行為。在必須以對鄰近字線上之資料之預先必 要的讀取而先行於對當前字線上之當前頁的讀取時，該預 先必要的讀取連同任何1/〇存取在讀取先前頁之循環中經 優先完成以使得可在先前讀取頁忙於1/〇存取之同時 當前讀取。 # 根據本發明之另-態樣，對於一個以上之位元經一同 應的記憶體單元之多位元M實施讀取快取㈣卜在較佳 施例中，-同感應多個位元之全部。所感應之記憶體單 之多位元頁對應於多個二進位頁，對於多個位元中之每 者存在-個二進位頁。在每—循環中輸出二進位頁 在多個循環中執行多位亓咸_ 夕位70感應。該多個與多個位元中之 元的數目相同。 本發明之額外特徵及優勢將自以下對於其較佳實施例 描述而被瞭解’應結合隨㈣式而進行該描述。 【實施方式】 圖 7A示意地說明具有一組經分割之讀取/寫入堆疊 之 120806.doc 23- 200811866 在口己k、體裝置，其中實施了本發明之改良處理器。該記憶 體裝置包括記憶體單元之二維陣列3〇〇、控制電路31〇及讀 取/寫入電路370。記憶體陣列3〇〇可藉由字線經由列解碼 态330及藉由位元線經由行解碼器36〇而定址。讀取/寫入 電路370經實施為一組經分割之讀取/寫入堆疊4〇〇且允許 一區塊（亦稱作”頁"）之記憶體單元經並行地讀取或程式 化。在較佳實施例中，一頁由一列鄰接記憶體單元構成。 _ 在將一列記憶體單元分割為多個區塊或頁之另一實施例 中，提供區塊多工器350以將讀取/寫入電路37〇多工化至 個別區塊。 控制電路3 10與讀取/寫入電路37〇合作以對記憶體陣列 3〇〇執行記憶體操作。控制電路31〇包括狀態機312、晶片 上位址解碼器314及功率控制模組316。狀態機312提供記 fe體操作之晶片級控制。晶片上位址解碼器3 14提供一由 主機或記憶體控制器所使用之位址與解碼器33〇及36〇所使 φ 用之硬體位址之間的位址介面。功率控制模組3 16控制在 5己憶體操作期間供應至字線及位元線之功率及電壓。 圖7B說明圖7A所示之緊密記憶體裝置之較佳配置。以 在陣列之相對兩側上對稱之方式實施各種周邊電路對記憶 體陣列3 0 0之存取，以使得每侧上之存取線及電路減半。 因此’將列解碼器拆分為列解碼器330A及330B且將行解 碼器拆分為行解碼器360A及360B。在將一列記憶體單元 分割為多個區塊之實施例中，將區塊多工器35〇拆分為區 塊多工器350A及350B。類似地，將讀取/寫入電路拆分為 120806.doc 24- 200811866 自陣列300之底部連接至位元線之讀取/寫入電路37〇a及自 陣列300之頂部連接至位元線之讀取/寫入電路37〇b。以此 方式’讀取/寫入模組之密度及因此經分割之讀取/寫入堆 疊400之密度本質上減半。 圖8示意地說明圖7A所示之讀取/寫入堆疊中之基本組件 的一般配置。根據本發明之一般架構，讀取/寫入堆疊4〇〇 包含用於感應k個位元線之感應放大器堆疊212、用於資料 經由I/O匯流排1之輸入或輸出的]模組440、用於儲存 輸入或輸出資料之資料鎖存器堆疊43〇、用以處理及儲存 讀取/寫入堆疊400中之資料的通用處理器5〇〇及用於堆疊 組件中之通信之堆疊匯流排421。讀取/寫入電路37〇中之 堆：g：匯"IL排控制器經由線4 1 1提供控制及定時信號以控制 讀取/寫入堆疊中之各種組件。 圖9說明圖7A及圖7B所示之讀取/寫入電路中之讀取/寫 入堆豐的一較佳配置。每一讀取/寫入堆疊4〇〇對k個位元 線之組並行地進行操作。若一頁具有位元線，則 將存在r個讀取/寫入堆疊4〇(M、.、*⑽r。 並行操作的經分割之讀取/寫入堆疊4〇〇之整組允許並行 地讀取或程式化沿一列之P個單元之區塊(或頁）。因此，將 存在p個讀取/寫人模組用於整列單元。由於每—堆疊服務 於k個。己r思體單兀，因此藉由而給出組中之讀取，寫入 堆疊之總數。舉例而言’若Γ為組中之堆疊之數目，則 P=r*k—實例記憶體陣列可具有ρ=5ΐ2位元組（5ΐ2 χ恤 to ) k 8且因此r=5 12。在較佳實施例中，區塊為整列單 120806.doc -25- 200811866 元之游程。在另一實施例中，區塊為列中之單元的子集。 舉例而言，單元之子集可為整列之一半或整列之四：之 一。單7L之子集可為一游程之鄰接單元或每隔一個之單元 或每隔預定數目個之單元。 諸如400-1之每-讀取/寫入堆疊本質上含有並行地服務 於k個記憶體單元之區段的感應放大器2^-〗至2i2_k之堆 疊。美目專利公開案第2004_0109357_幻號中揭示較佳感 應放大器’該公開案之全部揭示内容以引用方式的倂入本 — 文中。 堆疊匯流排控制器410經由線41丨向讀取/寫入電路37〇提 供控制及定時信號。堆疊匯流排控制器自身經由線311視 §己憶體控制器310而冑。藉由互連堆疊匯流排43ι而實現每 一讀取/寫入堆疊400中之通信且藉由堆疊匯流排控制器 而控制該通信。控制線411自堆疊匯流排控制器41〇向 讀取/寫入堆疊400-1之組件提供控制及時脈信號。 • 在較佳配置中，將堆疊匯流排分割為用於通用處理器 5〇〇與感應放大器之堆疊212之間的通信之SABus 422及用 於處理器與資料鎖存器之堆疊4 3 〇之間的通信之d b u s 423 〇 貝料鎖存器之堆疊430包含資料鎖存器430」至43〇_k， 對於與堆疊相關聯之每一記憶體單元存在一者。ι/〇模組 440使得資料鎖存器能夠經由1/〇匯流排231與外部交換資 料。. 通用處理器亦包括用於輸出指示記憶體操作之狀態(諸 120806.doc -26 - 200811866 如誤差狀況）的狀態信號之輸出507。狀態信號係用以驅動 wired-〇r組態中系於旗標匯流排5〇9的11型電晶體55〇之閘 極。旗標匯流排較佳地藉由控制器31〇而預充電且將在讀 取/寫入堆疊中之任一者確定狀態信號時經下拉。 圖10說明圖9所示之通用處理器之改良實施例。通用處 理器500包含用於與外部電路通信之處理器匯流排pBus 505、輸入邏輯510、處理器鎖存器pLatch 52〇及輸出邏輯 530 〇 輸入邏輯510自PBUS接收資料且作為視經由信號線411 來自堆疊匯流排控制器410之控制信號而處於邏輯狀態 ”1”、或"z"(浮動）中之一者的轉換資料輸出至BSI節 點。設定/重設鎖存器PLatch 520接著鎖存BSI，導致如 MTCH及MTCH*之一對補充輸出信號。 輸出邏輯530接收MTCH及MTCH*信號且在PBUS 5〇5上 輸出視經由信號線411來自堆疊匯流排控制器41〇之控制信 號而處於邏輯狀態” 1"、，，〇"或，，z"(浮動）中之一者的轉換資 料。 在任一時刻，通用處理器500處理與給定記憶體單元相 關之資料。舉例而言，圖10說明記憶體單元耦接至位元線 1之清形。相應感應放大器212· 1包含感應放大器資料出現 之節點。在較佳實施例中，節點採取儲存資料之s A鎖存器 214_1之形式？類似地，資料鎖存器之相應集合430-1儲存 與·麵接至位元線1之記憶體單元相關聯之輸入或輸出資 料。在較佳實施例中，資料鎖存器之集合4304包含充足 120806.doc -27· 200811866 資料鎖存器434-1、…、434-n以儲存η位元之資料。 當藉由一對褚充信號SAP及SAN而致能轉移閘極501時， 通用處理器500之PBUS 505經由SBUS 422可接近SA鎖存器 214-1。類似地，當藉由一對補充信號DTP及DTN而致能轉 移閘極502時，PBUS 505經由DBUS 423可接近資料鎖存器 之集合430-1。明確地將信號SAP、SAN、DTP及DTN說明 為來自堆疊匯流排控制器410之控制信號之部分。 圖11A說明圖10所示之通用處理器之輸入邏輯的較佳實 施例。輸入邏輯520在PBUS 505上接收資料且視控制信號 而使得輸出BSI為相同、反相或浮動的。輸出BSI節點本質 上受轉移閘極522或包含串聯至Vdd之p型電晶體524及525 的上拉電路，或者包含串聯接地之η型電晶體526及527的 下拉電路之輸出的影響。上拉電路具有至Ρ型電晶體524及 525之閘極，其分別由信號PBUS及ONE控制。下拉電路具 有至η型電晶體526及527之閘極，其分別由信號〇ΝΕΒ<1> 及PBUS控制。 圖11B說明圖11A之輸入邏輯之真值表。由PBUS及係來 自堆疊匯流排控制器410之控制信號之部分的控制信號 ONE、ONEB<0>、0^£3<1>控制邏輯。本質上，支援三 個轉移模式：通過、反相及浮動。 在BSI與輸入資料相同之通過模式之情形下，信號ONE 處於邏輯，，Γ，，ONEB<0>處於且ΟΝΕΒ<1>處於η0π。此 將去能上拉或下拉但將使得轉移閘極522能夠在PBUS 505 上將資料傳遞至輸出523。在BSI為輸入資料之反相之反相 120806.doc • 28- 200811866 模式的情形下，信號ONE處於"Ο”，〇ΝΕΒ<0>處於”1"且 ΟΝΕ<1>處於"1"。此將去能轉移閘極522。又，當PBUS處 於”0”時，將去能下拉電路而致能上拉電路，此導致BSI處 於” 1”。類似地，當PBUS處於"Γ·時，將去能上拉電路而致 能下拉電路，此導致BSI處於”0”。最後，在浮動模式之情 形下，可藉由使得信號ONE處於"1"，〇ΝΕΒ<0>處於”1"且 ΟΝΕΒ<1>處於π〇"而使輸出BSI浮動。為了完整性而列出浮 動模式，但在實務上不使用該模式。 圖12Α說明圖10所示之通用處理器之輸出邏輯的較佳實 施例。在處理器鎖存器PLatch 520中鎖存BSI節點處來自輸 入邏輯520之信號。輸出邏輯530自PLatch 520之輸出接收 資料MTCH及MTCH*且視控制信號而在PBUS上以通過、 反相或浮動模式輸出。換言之，四個分支用作PBUS 505之 驅動器，主動將其拉至高、低或浮動狀態。此藉由PBUS 505之四個分支電路（即兩個上拉電路及兩個下拉電路）而完 成。第一上拉電路包含串聯至Vdd之p型電晶體531及532， 且能夠在MTCH處於時上拉PBUS。第二上拉電路包含 串聯接地之p型電晶體533及534，且能夠在MTCH處於 時上拉PBUS。類似地，第一下拉電路包含串聯至Vdd之η 型電晶體535及536，且能夠在MTCH處於”0，，時下拉 PBUS。第二上拉電路包含串聯接地之η型電晶體537及 538，且能夠在MTCH處於”1"時上拉PBUS。 本發明之一特徵為以PMOS電晶體構成上拉電路且以 NMOS電晶體構成下拉電路。由於藉由NMOS之拉動遠強 120806.doc •29· 200811866 於PMOS之拉動，因此在任何競爭中下拉將總是勝過上 拉。換言之，節點或匯流排可總是預設為上拉或”1"狀 態，且必要時可總藉由下拉而倒轉為狀態。 圖12B說明圖12A之輸出邏輯之真值表。藉由自輸入邏 輯鎖存之MTCH、MTCH*及係來自堆疊匯流排控制器410 之控制信號之部分的控制信號PDIR、PINV、NDIR、 NINV而控制邏輯。支援四個操作模式··通過、反相、浮 動及預充電。 在浮動模式中，去能所有四個分支。此藉由使信號 PINV=1、NINV=0、PDIR=1、NDIR=0(此亦為預設值）而完 成。在通過模式中，當MTCH=0時，其將要求PBUS = 0。此 藉由僅致能具有η型電晶體535及536之下拉分支（其中所有 控制信號處於其預設值，除了 NDIR=1)而完成。當 MTCH=1時，其將要求PBUS = 1。此藉由僅致能具有p型電 晶體533及534之上拉分支（其中所有控制信號處於其預設 值，除了 PINV=0)而完成。在反相模式中，當MTCH=0 時，其將要求PBUS = 1。此藉由僅致能具有p型電晶體531 及532之上拉分支（其中所有控制信號處於其預設值，除了 PDIR=0)而完成。當MTCH=1時，其將要求PBUS = 0。此藉 由僅致能具有η型電晶體537及53 8之下拉分支(其中所有控 制信號處於其預設值，除了NINV=1)而完成。在預充電模 式中，PDIR=0及PINV=0之控制信號設定將在MTCH=1時 致能具有P型電晶體531及531之上拉分支或在MTCH=0時 致能具有P型電晶體533及534之上拉分支。 120806.doc -30- 200811866 通用處理器操作在2004年12月29曰之美國專利申請案號 11/026,536中揭露地更為充分，該申請案之全文以引用的 方式倂入本文中。 資料鎖存器在快取操作中之使用 本發明之許多態樣利用上文於圖1〇中描述之讀取/寫入 堆疊之資料鎖存器用於快取操作，該等操作將在内部記憶 體進行諸如δ貝取、寫入或抹除之其他操作的同時輸入及輸 出資料。在上文所述之架構中，許多實體頁共用資料鎖存 ^舉例而言’由於處於由字線之全部所共用之位元線的 靖取/寫人堆豐上’因此當__操作進行時，若此等鎖存器 中之任一者空閒’則其可快取資料用於同一或另一字線中 之將來的操作’節省轉移時間(因為此可隱藏於另一操作 後）此可藉由增加對不同操作或操作之不同階段的管線 式作業之量而改良效能。左一 在實例中，在快取程式操作 中，當程式化一頁資料時， 口 ^ . 、 、 了載入另一頁資料以節省轉移 時間。對於另一實例，太 .γ 在一例不性實施例中，將對一字線 之讀取操作插入對另一 ^欠 子線之寫入操作中，允許由讀取所 侍之-貝料在資料寫人繼續的同時轉移出記憶體。 同寫入或其他操作對於第-頁資料進行的 夺將來自同一區塊中但不同字線上之另一頁之資料切出 (以（例如）進行ECC操作）。對 介故-欠Μ絲# 對钿作之此階段間管線式作業 允許貝枓轉移所需之時 φ L 歟於對弟一頁資料之操作之後。 更一般地，此允許將一择 ^ χ 彳作之一部分插入於另一操作（通 常較長）之階段之間。另一寄^人 髁忭（通 實例會將感應操作插入於（如）抹 120806.doc -31- 200811866 除操作之階段之間，諸如在抹除脈 衡之則或在用作抹除之 稍後部分的軟式程式化階段之前。 為了論述操作中之一些所需之知 、、/ 汀而之相對時間，可將用於上文 所述之系統之一例示性時間值集合取為· 資料寫入：〜则叩（下部頁〜咖叫，上部頁刪㈣ 二進位資料寫入··〜200 μ8 抹除·〜2,500 μ8 吞買取·〜20-40 ps 呑賣取及切出資料：2 KB資料，δπ 15 貝枓，〜80 μ8 ; 4 ΚΒ〜16〇 卟；8 ΚΒ〜320 ps 此等值可用於參考以給中斟 出對下文之時序®所涉及之相對 曰守間的概念。若呈右一且女τ m t.

At 有具有不同階段之較長操作，則主要 悲樣將藉由錢讀取/寫人堆疊之共用鎖存器（若鎖存器可 ?而插入較快速之操作。舉例而言，可將讀取插入於程 ^化或抹除操作中，或者可將二進位程式化插入於抹除 二。主要例示性實施例將在對於一頁之程式操作期間切入 ，出貧料用於另-頁’該頁共用相同之讀取寫入堆 :皆其中(例如)將對待切出並修改之資料之讀取插入於資 料寫入之驗證階段中。 、 :放之資料鎖存器之可用性可以許多方式而發生。一般 而:對於每單兀儲存_位元之記憶體而t，對於每-位疋線將需要_該等資料鎖存器；然而 此等鎖存器之全部。兴仞而上如^ 疋而要 舉例而S，在以上部頁/下部頁之格 式儲存賢料的每單# — 母早70兩位疋之記憶冑中，纟帛式化下部頁 120806.doc -32 - 200811866 枯將需要兩個資料鎖存器。更一般地，對於儲存多個頁之 «己體而a，僅在程式化最高頁時將需要鎖存器之全部。 $使得其他鎖存器可用於快取操作。此外，即使在寫入最 间頁時，由於自寫入操作之驗證階段移除各種狀態，因此 =存器將為自由的。特定言之’一旦僅剩最高狀態待驗 證’則僅需單-鎖存器用於驗證之目的且其他鎖存器可用 於快取操作。 以下論述將基於如倂入於前文中之題為"Use 〇f Λ ^ Multi-Phase Programming of Non-V〇latile emones’丨之美國專利巾請案中所描述的每單元儲存兩個 =且具有針對每-位⑽上之資料之兩個鎖存II及用於 、速通過寫人之-額外鎖存器的四態記憶體，对請案與 3案同時中巧。寫人下部頁或抹除或進行後期抹除軟 2式化之操作基本上為二進位操作且其中資料鎖存器中 之立者為空閒的，可使用其來快取資料。類似地，在進行 驗试或王序列寫入時’-旦除最高級別之所有級別已經 — 則僅單一狀恶需驗證且記憶體可使一鎖存器自由， =用輪器來快取資料。如何可使用此之一實例為在 ^硬製操作中）程式化一頁時，對共用同一資料鎖存 取可在官頁(st如同一位元線集合上之另-字線)之讀 在寫入之驗證階段期間插入。接著可將位址切換至正 始。頁允許寫入處理在其停止之處拾起而無需重新開 名山冑n員之同日夺，在插入之讀取期間快取之資料可 刀、檢查或修改且轉移返回以存在用於在-旦早先寫 120806.doc -33 - 200811866 入操作元成時即寫回。此種類之快取操作允許將對第二頁 資料之切出及修改藏於對第一頁之程式化之後。 作為第一實例，用於二位元記憶體之快取程式操作以單 頁（下部頁/上部頁之格式）程式化模式而操作。圖13為圖1〇 之簡化版本，其展示在一二位元實施例中與當前論述相關 之一些特定元件，去除其他元件以簡化論述。此等包括連 接資料I/O線231之資料鎖存器DL〇 434_〇、藉由線423而連 接至通用處理器500之資料鎖存器DL1 434」、藉由線435 而與其他資料鎖存器共同地連接之資料鎖存器DL2 434_2 以及藉由線422而連接至通用處理器5〇〇之感應放大器資料 鎖存器DLS 214。圖13之各種元件根據其在對下部頁之程 式化期f4之部署而被標記。如題為”Use 〇f Dau Latc Multi-Phase Programming 〇£Ν〇η·ν〇1_β 仏则―"的與 本申請案同時申請之美國專利申請案中所描述，鎖存器 DL2 434-2用於快速通過寫入模式中之下部驗證（vl广對 暫存器之包括以及在包括暫存器時對使用快速通過寫入之 包括為可選的，但例示性實施例將包括此暫存器。 對下部頁之程式化可包括以下步驟·· (1) 處理由將資料鎖存器DL0 434_〇重設為預設值q"而開 始。此慣例係用以簡化部分頁之程式化，因為將抑制對： 選列中不待程式化之單元進行程式化。 (2) 沿I/O線231將程式化資料供應至DL〇 434_〇。 (3) 程式化資料將被轉移至Du 434hDL2 43舡2(若包 括此鎖存器且實施快速通過寫入）。 120806.doc -34- 200811866 (4) 一旦將程式化資料轉移至DLl 434-1，即可將資料鎖 存器DL0 434-0重設為”1”且在程式化時間期間，可沿I/O線 231將下一資料頁載入DL0 434-0，此允許在寫入第一頁之 同時對第二頁之快取。 (5) —旦將第一頁载入DL1 434-1，程式化即可開始。使 用DL1 434-1資料以將單元自進一步程式化封鎖。如題為 flUse of Data Latches in Multi-Phase Programming of Non-Volatile Memories”的與本申請案同時申請之美國專利申請 案中所描述，DL2 434-2資料用於管理向快速通過寫入之 第二階段之轉變的下部驗證封鎖。 (6) —旦程式化開始，在一程式化脈衝之後，下部驗證 之結果即用以更新DL2 434-2 ;較高驗證之結果用以更新 DL1 434-1。（此論述係基於”習知”編碼，其中下部頁程式 化將達到 A狀態。題為"Use of Data Latches in Multi-Phase Programming of Non-Volatile Memories” 的與本申請案同時 申請之美國專利申請案及於2005年3月16曰申請之題為 "Non-Volatile Memory and Method with Power-Saving Read and Program-Verify Operations"之美國專利申請案進一步 論述了此及其他編碼。當前論述向其他編碼之擴展易於隨 後產生）。 (7) 在判定程式化是否完成之過程中，僅檢查列之單元 之DL1 434-1暫存器（或程式化之適當實體單位）。 一旦寫入下部頁，則可對上部頁進行程式化。圖14展示 與圖13相同之元件，但指示對於上部頁程式化之鎖存器分 120806.doc -35- 200811866 配，在其中讀入下部頁資料。（該描述再次使用習知編 碼，使得上部頁之程式化將達到B及C狀態）。對上部頁之 程式化可包括以下步驟： (1) 一旦下部頁結束程式化，即以來自狀態機控制器之 信號而開始上部頁（或下一頁）寫入，其中（未執行之）快取 程式化指令得以保存。 (2) 程式化資料將被自DLO 434-0(在步驟（3)中下部頁寫 入期間將資料載入DL0 434-0)轉移至DL1 434-1及DL2 434-2 〇 (3) 將自陣列讀入下部頁資料且將其置放於DL0 434-0 中〇 (4) DL1 434-1及DL2 434-2再次分別用於驗證高及驗證 低封鎖資料。鎖存器DLO 434-0(保持下部頁資料）作為程式 化參考資料而經檢查，但並不以驗證結果對其加以更新。 (5) 作為驗證B狀態之部分，在於下部驗證VBL處感應之 後，將於DL2 434-2中相應地更新資料，同時藉由高驗證 VBH結果而更新DL1 434-1資料。類似地，C驗證將具有相 應指令以藉由各別VCL及VCH結果來更新鎖存器DL2 434-2及 DL1 434-1 〇 (6) —旦B資料完成，則不需要下部頁資料（經保持於DL0 434-0中用於參考），因為僅需執行對C狀態之驗證。將DL0 434-0重設為”1”且可自I/O線231載入另一頁之程式化資料 且於鎖存器DL0 434-0中對其進行快取。通用處理器500可 設定僅C狀態待驗證之指示。 120806.doc -36- 200811866 (7)在判定上部頁程式化是否完成之過程中，對於B狀態 檢查鎖存器DL1 434-1及DL0 434_〇兩者。一旦將單元程式 化為B狀態且僅驗證c狀態，則僅需檢查鎖存器^^丨々Μ] 資料以觀察是否存在未經程式化之任何位元。 注意，在此配置下，在步驟6中，不再需要鎖存器 434-0且其可用以快取資料以進行下一程式化操作。另 外’在使用快速通過寫入之實施例中，一旦進入第二緩,ρ 程式化階段，即亦可使得鎖存器DL2 434_2可用於快取資 料，但在實務上，實際情形常為此僅可以此方式可用相當 短而無法使得經常需要以實施此特徵之額外附加項情有可 原之時間週期。 圖15可用以說明上幾幅圖中已描述的以單頁模式進行之 快取程式化之許多態樣。圖15展示記憶體内部事件發生 (下部π真實忙碌”線）與自記憶體外部觀察（上部"快取忙碌，· 線）之相對時序。 在時間k處，將待程式化至所選字線（WLn)上之下部頁 載入記憶體中。此假定先前未曾快取第一下部頁之資料， 因為其將用於後續頁。在時間〇處，完成下部頁載入且記 憶體開始寫入下部頁。由於此在此點上等效於二進位操 作，因此僅需驗證狀態A("pvfyA")且資料鎖存器dl0 434_〇 可用於接收下一頁資料，此處將下一頁資料取作待於時間 Ο經程式化至WLn中之上部頁，其因此在對下部頁之程式 化期間於鎖存器DL〇 434-0中經快取。上部頁在時間？3處 完成載入且可在下部頁於μ處一結束時即得以程式化。在 120806.doc -37- 200811866 此配置下，雖然資料之全部（下部及上部頁）待寫入程式化 之實體單位（此處為字線WLn)中，但是記憶體必須自時間 h等待|時間^方可寫入上部頁資料，此不同於下文描述 之全序列實施例。 對上部頁之程式化開始於時間G，其中最初僅驗證B狀 態（npvfyB，’），在t5處添加C狀態（”pVfyB/C")。一旦於Q處不 再驗證B狀態’則僅C狀態需經驗證（”pvfyc”）且鎖存器dl〇 434-0自由。此允許在上部頁完成程式化之同時快取下一 資料集合。 如所註，根據如圖15所示的關於快取程式化之單頁演算 法，即使上部頁資料可在時間處可用，記憶體仍將在開 始寫入此資料之前等待直至時間幻。在向全序列程式操作 之轉換（諸如由美國專利申請案11/013,125更為充分揭露之 轉換）中，一旦上部頁可用，上部及下部頁資料即可同時 經程式化。 用於全序列（低至全之轉換）寫入中之快取程式化之演算 法如同上文而以下部頁程式化開始。因此，步驟（1)至（4) 如同對於以單頁程式化模式進行之下部頁處理之步驟（丨）至 (4): (1) 處理由將資料鎖存器DL0 434-0重設為預設值"1"而開 始。此慣例係用以簡化部分頁之程式化，因為將抑制對所 選列中不待程式化之單元進行程式化。 (2) 沿I/O線231將程式化資料供應至DL0 434-0。 (3) 程式化資料將被轉移至DL1 434-1及DL2 434-2(若包 120806.doc -38- 200811866 括此鎖存器且實施快速通過寫入）。 (4)旦將程式化資料轉移至 存_ 4⑽重狄i且=^似1，料將資料鎖 231將下一資料百恭 私式化時間期間，可沿1/0線 下胃科頁載入勵434·〇,此允許 同時對第二頁之快取。 貝之

一旦載入第二頁資料’則若對應於正寫人之下部頁之上 部且下部頁尚未結束程式化’則可實施向全序列寫入之轉 換。此論述集中於資料鎖存器在該演算法中之使用，其中 許多其他細節較充分地揭露於同在申請中、共同讓渡之美 國專利申請案11/013，125中。 (5)在將上部頁資料載入鎖存器DLO 434-0中之後，將在 位址區塊中進行-判斷以檢查2頁是否在同—字線及同一 區塊上，其中一頁為下部頁且一頁為上部頁。若為如此， 則程式化狀態機將觸發下部頁程式化向全序列程式化之轉 換（若此為允許的）。在所有未決驗證完成後，接著實現轉 變。 (6)在程式化序列自下部頁改變為全序列時通常將改變 一些操作參數。在例示性實施例中，此等參數包括： (i)若下部頁資料尚未經封鎖，則對於脈衝驗證循環 之數目的最大程式化迴路將由下部頁演算法之最大程式化 迴路變化為全序列之最大程式化迴路，但已完成之程式化 迴路之數目將不由轉換重設。 (ii)如圖16所示，程式化波形以用於下部頁程式化處 理中之值VPGM一L開始。若程式化波形已前進至其超過用 120806.doc -39- 200811866 於上部頁處理中之開始值VPGM-U之處，則在向全序列轉 換時’在使階梯繼續上升之前，階梯將降回至vPGm_u。 (iii)判定程式化脈衝之步階及最大值之參數不改變。 (7)應執行對記憶體單元之當前狀態之全序列讀取以保 證將程式化正確資料用於多級編碼。此確保可能之前在下 部頁程式化中已經封鎖但需要進一步程式化以考慮上部頁 資料之狀態在全序列開始時不被抑制程式化。 參 （8)若啟動快速通過寫入，則將同樣更新鎖存器DL2 434_ 2之資料以反映上部頁程式化資料，因為鎖存器DL2 434_2 之資料之前基於僅關於A狀態之下部驗證。 (9)程式化接著以多級、全序列程式化演算法而恢復。 如圖16所示，若下部頁處理中之程式化波形已增加超過上 部頁開始位準，則在轉換時波形後退至此位準。 圖17為下部頁向全序列轉換寫入處理中所涉及之相對時 間的示意性表示。直至時間處理與上文關於圖15中之 _ 處理所描述的相同。在已載入上部頁之資料且進行向全序 歹J廣开法之轉變的〇處，切換驗證處理以包括B狀態連同A 狀恶。一旦封鎖A狀態之全部，驗證處理即在時間~處切 奐為仏查B及C狀恶。—旦於〇處已驗證6狀態，則僅c狀態 需檢查且可使一暫存器自由以載入待程式化之下-資料Ϊ :如如在快取忙碌線上所指示的下一字線上之下 部頁。在時間,6處，已快取此下一資料集合且一旦對先前 集-之C貧料之程式化於〇結束，此下一資料集合即開始 程式化。3夕卜，在程式化（此處）字線WLn+1上之下部頁之 120806.doc 200811866 同時，可將下一咨刺_ / # ,, 一 卜 貝枓（诸如相應之上部頁資料）載入開放之 鎖存器DL0 434-0中。 在全序列寫入期間，以獨立給出下部頁與上部頁狀態之 方式貝施狀悲、報告。在程式化序列之結尾，若存在未完 成^位元，則可執行對實體頁之掃描。第一掃描可檢查鎖 子器L0 434-0以哥找未完成之上部頁資料，第二掃描可 檢查DL1 434]以尋找未完成之下部頁資料。由於對B狀態 φ之驗也將改备DL〇 434-0及01^ 434-1資料，因此應以若位 元之fe限值尚於A驗證位準則DL1 434_丨資料"〇"將改變為 1之方式而執行A狀態驗證。此後期驗證將檢查是否存在 任何程式化不足之B位厚在A位準通過；若其在A位準通 過則誤差僅存在於上部頁而不存在於下部頁上；若其在 A位準未通過，則下部頁及上部頁均具有誤差。 右使用快取程式化演算法，則在程式化A及B資料之 後，C狀態將經轉移至鎖存器DL1々Μ]以完成程式化。在 φ 此情形下，對鎖存器之掃描對於下部頁不必要，因為下部 頁將已通過程式化而無任何不合格位元。 本發明之另一例示性實施例集合係關於頁複製操作，其 中將資料集合自一位置再定位至另一位置。全部以引用的 方式倂入本文中的2004年5月13曰申請之美國專利申請案 第 US 10/846,289號；2004年 12月21 日申請之第 11/〇22,462 號，·及2004年8月9日申請之第US 10/915,039號；以及美國 專利第6,266,273號中描述了資料再定位操作之各種態樣。 當將資料自一位置複製至另一者時，常將資料切出以對其 120806.doc -41- 200811866

進行檢查（以（例如）尋找誤差）、更新（諸如更新標頭）或兩 (諸如校正所侧狀誤差卜該等轉移㈣為了在無= ^收集執行中使日期較。本發明之主要態樣允許:寫= 操作之驗證階段期間插入對開放暫存器之資料讀取，其〇 接著隨著寫人操作繼續而將此經快取之詩轉移出記憶體 裝置，此允許用於切出資料之時間藏於寫入操作之後/ 主下文存在快取頁複製操作之兩個例示性實施例。在兩種 情形下，均描述使用快速通過寫入實施之實施。圖18指示 iw者處理進行的鎖存器之例示性配置之部署。 _ 决取頁複製之第一版本將寫入至下部頁且可包括以下步 驟，其中將讀取位址標為M、M+1、…且將寫入位址標為 N、N+1、…： (1) 將待複製之頁（"頁]^”）讀取至鎖存_DL1 434·〗*。此 可為上部頁或下部頁之資料。 (2) 接著將頁Μ轉移至DL0 434-0中。 (3) 接著切出DL0 434-0中之資料且對其進行修改，在此 之後將其轉移回鎖存器中。 (4) 程式化序列接著可開始。在將待寫入下部頁ν中之資 料轉移至DL1 434-1及DL2 434-2之後，鎖存器DL0 434-0 準備好快取資料。將對此下部頁進行程式化。對於此實施 例，程式化狀態機將停於此處。 (5) 接著將待複製之下一頁讀取至dlo 434_〇中。接著程 式化可恢復。於步驟（4)之結尾停止之狀態機將自開始重新 開始程式化序列。 120806.doc -42- 200811866 (6)程式化繼績直至下部頁結束。 、複製目的頁位址將判定寫人係至下部頁或上部頁。若程 式化㈣為上部頁㈣’則程式化序列將不停止直至程式 化結束且將在寫人完成後執行步驟⑺之讀取。

在第二快取頁複製方法中，可暫停程式化，驗證處理以 插 唄取操作且接著重新開始寫入操作(在其停止之處 拾（）接著可切出在此交錯之感應操作期間讀取之資 料’同時經恢復之寫入操作繼續。又，此第二處理允許二 旦僅C狀態正被驗證且每H線上之—鎖存器開放，即 在上部頁或全序列寫人處理中使用f複製機制。第二快取 頁複製操作以與第-情形中相同之前三個步驟開始，但接 著不同。其可包括以下步驟·· 0)將待複製之頁（”頁]^”）讀取至鎖存器DL1 434·〗中。此 可為下部或上部頁。 (2) 接著將來自頁M之資料轉移至DL〇 434-〇中。（如同之 刚一樣，N等等將表示寫入位址，M等等用於讀取位址）。 (3) 接著切出DL0 434-0中之資料且對其進行修改，且接 著將其轉移回鎖存器。 (4)狀態機程式化將進入無限等待狀態直至輸入指令（讀 取指令）且接著至鎖存器DL0 434-0的對另一頁（如下一頁 M+1)之讀取將開始。 (5)—旦步驟（4)之讀取完成，即將位址切換回字線及區 塊位址以將步驟（1至3)中之資料程式化至頁n(此處為下部 頁）且程式化得以恢復。 120806.doc -43- 200811866 (6) 在對頁Μ+l之讀取結束之後，可切出資料，對其進行 修改且將其返回。若兩頁為同一 WL上之相應的上部頁及 下部頁，則一旦處理完成，即可將寫入轉換為全序列操 作。 (7) 如在早先所述之正常快取程式化中一樣，一旦在全 序列寫入中完成A及B位準，即將DL0 434-0中之資料轉移 至DL1 434-1，且可發布對於另一頁（例如，頁M+2)之讀取 指令。若不存在單頁至全序列之轉換，則下部頁將完成寫 入且接著上部頁將開始。在完全完成B位準狀態之後，相 同的DL0 434-0至DL1 434-1資料轉移將發生，且狀態機將 進入等待對於頁M+2之讀取指令的狀態。 (8) —旦讀取指令到達，即將位址切換至讀取位址且讀 出下一頁（頁M+2)。 (9) 一旦讀取完成，即將位址切換回先前之上部頁位址 (程式化位址N+1)直至寫入完成。 如上文所註，例示性實施例除了包括用於保持可經程式 化至記憶體單元中之每一者中的（此處，2位元）資料之鎖存 器DL0 434-0及DL1 434-1之外還包括用於快速通過寫入技 術之下部驗證的鎖存器DL2 434-2。一旦通過下部驗證， 即亦可使鎖存器DL2 434-2自由且用以快取資料，但此在 例示性實施例中未進行。 圖19A及圖19B說明第二快取頁複製方法之相對時序， 其中_ 19B說明具有全序列寫入轉換之演算法且圖19A說 明不具有全序列寫入轉換之演算法。（圖19A及圖19B均由 120806.doc -44- 200811866 兩個部分構成：開始於對應於t〇之斷續登直線A處且以對 應於G之斷績豆直、線絲束的第一上部部分；係上部部八 :延續且以對應於"之斷續&直線B開始的第二下部： 分。在兩種情形中，時間ί5處之線B在上部部分中與在下 刀中相同’兩部分中僅存在—接縫以允許將其顯示於 兩條線上）。 、 θ Α展示處理，其以讀取在此實例中取作下部頁之 第頁（頁M)而開始，假定先前未快取資料，且以單頁模 式而操作，在開始寫入上部頁之前等肖直至下部頁結束寫 入處理以時間k處對頁Μ之讀取（感應頁M(L))而開始， ^在此處為由此編碼中的A及C位準處之讀取而感應之下 邛頁在時間〇處讀取完成且可將頁μ切出且對其進行檢 查或修改。開始於時間6，藉由於Β位準之讀取而感應下 一頁（此處為頁Μ+1，對應於與下部頁Μ相同之實體的上部 頁），其為結束於時間〇之處理。在此點上，第一頁（來源 φ於頁Μ)(下部）準備好被程式化返回至記憶體中頁Ν處且自 頁Μ+1讀取之資料經保持於鎖存器中且可被轉移出以受到 修改/檢查。此等處理中之兩者均可開始於同一時間，在 此處為〇。藉由使用上文所述之典型時間值，至時間~為 止已切出來自頁Μ+1之資料且已對其進行修改；然而，對 於未實施全序列轉換之實施例而言，記憶體將等待直至頁 Ν於時間ο處結束以開始將第二讀取頁之資料（源自頁μ+ι) 寫入頁Ν+1中。 由於頁Ν+1為上部頁，因此其寫入最初以β位準處之驗 120806.doc -45- 200811866 證而開始，在時間⑽添加c位準。—旦儲存元件於時間^ 處使目標狀態Β全部封鎖（或者達到最大計數），㈣銷β狀 態驗證。如上文所述，根據本發明之若干主要態樣，此允 許使資料鎖存器自由，暫時中止正在進行之寫入操作，播 入讀取操作（在與經暫時中止之程式化/驗證操作不同之位 址處）’寫入接著在其停止之處恢復，且可在經恢復之寫 入操作繼續之同時將於經插人之寫人操作期間所感應的資 料切出。 Λ 在時間ί7處關於（此處）下部頁Μ + 2而執行經插入之寫入 操作。此感應結束於時間心，且頁N+1之寫入重新拾起， 且來自頁M+2之資料同時經切出及修改。在此實例中，頁 N+1在頁M+2結束於時間^之前在時間g結束程式化。在 時間W處，源自頁M+2之資料之寫入可開始；然而，在此 實施例中，替代地，首先執行頁撾+3之讀取，此允許將此 頁之資料切出及修改藏於開始於時間山的將源自頁M+2之 資料寫入頁N+2中之後。程序接著如圖式之早先部分中而 繼續’但頁碼改變’其中時間心對應於時間G，時間心對 應於時間G等等，直至複製程序停止。 圖19B再次展示以讀取下部頁（取作下部頁之頁μ)而開始 且假定先前未快取資料之程序。圖19B不同於圖19A在於 其於時間U實施向全序列寫入之轉換。此一般說來將程序 加速了如圖19A之時間。在時間圖19A中之^ 處，如先前所述而實施與全序列轉換相關之各種改變。除 此之外，程序類似於圖19A者，包括在時間4與。之間的 120806.doc -46- 200811866 本發明之彼等態樣。 在頁複製程序及此處描述之涉及寫入資料之其他技術 中’可遵循以引用的方式倂入本文中之美國專利公開案號 US-2004-0109362-A1中描述之方法而明智地選擇於給定時 間驗證之狀態。舉例而言，在全序列寫入中，寫入處理可 開始僅驗證A位準。在A驗證之後，對其進行檢查以觀察 是否存在已通過之任何位元。若為如此，則向驗證階段添 加B位準。將在所有儲存單位以a位準驗證作為其目標值 驗證（或除了基於可設定參數之最大計數）之後將A位準驗 證移除。類似地，在B位準處之驗證之後可添加c位準之 驗證’其中將在所有儲存單位以B位準驗證作為其目標值 驗證（或除了基於可設定參數之最大計數）之後將B位 證移除。 程式操作期間資料鎖存器中之快取操作 關於車父佳多狀態編碼而描述具有用於其他操作之背景資 料快取之程式化操作。 對於4態記憶趙之例示性較佳”lm”編碼 圖20A至圖20E說明對於以2位元邏輯代碼（”LM，，代碼）編 碼之4態記憶體之程式化及讀取。此代碼提供容錯性且減 輕歸因於Yupin效應之鄰近單元耦合。圖2〇A說明在每一記 憶體單元使用LM代碼儲存兩個位元之資料時4態記憶體陣 列之臨限電壓分布。LM編碼不同於習知格雷碼（Gray code)在於上部及下部位元對於狀態"A"及，，c"反轉。 代碼已揭不於美國專利第6,657,891號中且具有優勢在於藉 120806.doc -47- 200811866 由避免需要電荷之較大改變之程式操作而減少鄰近浮動閘 極之間的場效耦合。如將於圖20B及圖20C中所見，每一 矛王式化操作導致電荷健存單位中之電荷的適度改變（如自 臨限電壓vT之適度改變所顯而易見）。 對編碼進行設計以使得2個位元（下部及上部）可分別經 程式化及讀取。當程式化下部位元時，單元之臨限位準保 持於未經程式化之區域中或移動至臨限窗之”中下"區域。 當程式化上部位元時，在此等兩個區域中之任一者中之臨 限位準進一步前進至稍高（不多於臨限窗之四分之一）之位 準。 圖20B說明使用LM代碼在現有2循環程式化機制中進行 之下部頁程式化。容錯LM代碼本質上避免任何上部頁程 式化轉變越過任何中間狀態。因此，第一循環下部頁程式 化使得邏輯狀態（1，1)轉變為某一中間狀態（χ，〇)，如由將"未 經程式化”之記憶體狀態”U"程式.化為以（χ，〇)表示之具有在 大於DA但小於Dc的寬廣分布中之程式化臨限電壓之，，中間，， 狀態所表示。在程式化期間，相對於界線DVa而驗證中間 狀恶。 圖20C說明使用LM代碼在現有2循環程式化機制中進行 之上部頁程式化。在將上部頁位元程式化為"〇”之第二循 環中，若下部頁位元處於”!”，則邏輯狀態（M)轉變為 (〇，1)，如由將”未經程式化"之記憶體狀態"U"程式化為"a，， 所表示。在程式化為”A”期間，驗證係關於DVa。若下部 頁位元處於”0”，則藉由自》中間"狀態程式化為"β，，而獲得 120806.doc -48- 200811866 邏輯狀態（0,0)。程式化驗證係關於界線DVB。類似地，若 上部頁將保持於π Γ，，而下部頁已經程式化為"〇”，則其將 需要自”中間”狀態向（！，〇)之轉變，如由將”中間”狀態程式 化為"C”所表示。程式化驗證係關於界線dvc。由於上部 頁程式化僅涉及向下一鄰近記憶體狀態之程式化，因此自 一檐環至另一循環無大量電荷改變。設計自’’U’’至大致，，中 間π狀態之下部頁程式化以節省時間。 在較佳實施例中，實施在較早章節中所提之”快速通過 寫入π程式化技術。舉例而言，在圖20C中，最初程式化驗 證（npvfyAL")係關於經設定於低於DVA之邊緣處的DVAL。 一旦對單元進行於0¥从處之程式化驗證，則後續程式化將 以較精細之級距而進行且程式化驗證（pVfyA)將關於DVA。 因此在程式化操作期間必須鎖存額外轉變態AL0W以指示已 對單元進行關於DAL之程式化驗證。類似地，若實施QPW 以程式化為ΠΒπ狀態，則將存在額外轉變態31/〇〜待鎖存。 對於BL0W之程式化驗證將關於界線DVBL且對於"Β”之程式 化驗證將關於界線DVB。在處於Alow或Blow狀態中時，對 所述記憶體單元之程式化將藉由對位元線電壓加合適偏壓 或藉由修改程式化脈衝而被切換至較緩慢（亦即，較精細） 之模式。以此方式，最初可使用較大程式化級距以用於在 無超出目標狀態之危險的情況下快速收斂。2005年12月29 曰申請且題為"Methods for Improved Pro gram-Verify Operations in Non-Volatile Memories”之美國專利申請案序 號1 1/323,596(其全部揭示内容以引用的方式倂入本文中） 120806.doc -49- 200811866 中已揭示"QPW"程式化演算法。 圖20D說明瞭解以LM代碼編碼之4態記憶體之下部位元 所需的讀取操作解碼將視是否已對上部頁進行程式化而 定。若已對上部頁進行程式化，則讀取下部頁將需要關於 劃界臨限電壓DB之讀取B之一讀取通過。另一方面，若尚 未對上部頁進行程式化，則將下部頁程式化為"中間"狀態 (圖20B)，且讀取B將引起誤差。相反，讀取下部頁將需^ _ 關於劃界臨限電壓DA之讀取A之一讀取通過。為了分辨兩 種情形，在對上部頁進行程式化時在上部頁中（通常在附 加項或系統區中）寫入旗標（"LM"旗標）。在讀取期間，將 百先假定已對上部頁進行程式化且因此將執行讀取8操 作。若LM旗標經讀取，則假定正確且完成讀取操作。另 一方面，若第一讀取未產生旗標，則其將指示尚未對上部 頁進行程式化且因此需藉由讀取A操作而讀取下部頁。 圖20E說明瞭解以LM代碼編碼之4態記憶體之上部位元 φ 所需的讀取操作。如自圖式為清楚的，上部頁讀取將需要 .讀取A及讀取C之2次通過讀取，其分別係關於劃界臨限電 壓DA&Dc。類似地，若尚未對上部頁進行程式化，則亦 可藉由，，中間”狀態干擾上部頁之解碼。再一次，lM旗標 將指示是否已對上部頁進行程式化。若尚未對上部頁進行 程式化，則讀取資料將被重設為”丨，，而指示未對上部頁資 料進行程式化。 、 以LM代碼及qPW進行之程式操作期間之鎖存器利用 如圖10所示，每一位元線允許讀取/寫入模組沿記憶體 120806.doc •50- 200811866 ::之所選列而存取給定記憶體單元。存在於一列之記憶 一早兀之一頁上並行執行的P個讀取/寫入模組之頁。每一 讀取/寫入模組包含㈣至通用處理器500之感應放大器 12 1及貝料鎖存||43(M。感應放大器犯」經由位元線感 "記L體單元之傳導電流。資料由通用處理器500處理且 儲=於貝料鎖存n43()_lt。藉由輕接至資料鎖存器之㈤ ;八排231 (見圖〗3及圖14)而實現記憶體陣列外部之資料交 籲換土架構中，由沿一列之一游程的p個鄰接記憶體 單元形成頁，該等記憶體單元共用相同字線且可由記憶體 陣列之P個鄰接位元線存取。在替代架構中，藉由沿一列 =數或奇數記憶體單元而形成頁。収以執行各種所需 記憶體操作之最少_鎖存器DL1至DLn而實施資料鎖存器 430-1。圖13及圖14說明4態記憶體之較佳組態，其中存在 三個鎖存器DL0至DL2。 當前頁程式化期間之下一頁程式化資料載入 φ 圖21為說明將下一頁程式化資料載入未使用之資料鎖存 器中之背景操作的下冑頁程式化之示冑時序目。㈣展示 主機、I/O匯流排、資料鎖存器及記憶體核心之行為。圖 20B中說明以LM代碼進行之下部頁程式化，其中將抹除或 未經程式化之狀態（1，1)程式化為"中下"或中間狀態（χ，〇)。 在此情形下，一位元（即，下部位元）將足以在未經程式化 之"1"狀態與中間"0”狀態之間進行分辨。舉例而言， DL2(見圖13及圖14)可用以錯存下部位元。 在第N頁貢料待寫入時，主機最初向記憶體發布寫入指 120806.doc •51· 200811866 令以將該頁貪料寫入至指定位址。此後為將待經程式化的 该頁貪料發送至記憶體。經由1/〇匯流排將程式化資料切 入且將其鎖存至每一讀取/寫入模組之DL2中。因此，u〇 匯流排在此切入週期（例如可具有3〇〇 μ之持續時間）期間 暫時忙碌。 下部頁程式化為二進位且僅需在如藉由DVa臨限位準劃 分的u”狀態與”中間狀態見圖2〇B)之間分辨。施加至字 線之每一程式化脈衝由讀回或程式化驗證跟隨以判定單元 疋否已達到表示程式化資料之目標狀態。在此情形下，程 式化驗證為關於DVa之（，，pvfyA")。因此僅需要來自每一讀 取/寫入模組之一鎖存器以儲存每一單元之一位元。 關於資料鎖存H，含有程式化資料之DL2積極地用於發 生於3己k、體陣列或記憶體核心中之當前下部位元程式化操 作。因此’正由核心使用之鎖存器之數目為—，而另兩個 鎖存器（即DL0及DL1)仍為閒置的。 Φ 在核心處之程式化繼續之同時，兩個閒置之鎖存器及空 閒之I/O匯流排可用於設立下一頁程式化資料。主機可發 布另-指令以寫入第頁資料且經由1/0匯流排切換資 料以鎖存於兩個空閒之鎖存器中之一者（如DL0)中。以此 方式’ -旦核心完成程式化第叩，其即可開始對第㈣） 頁進行程式化而無需等待另_3〇〇…而使資料切入。 在此點處，已使用兩個鎖存器（例如，DL2及DL0)，一 者用於正在進行的對料頁（下部f)之程式化且-者用於 快取第（N+1)頁之程式化資料。因此，多出_鎖存器為空 120806.doc -52- 200811866 閒的’但對其之利用將視已經快取之第（N+1)頁為上部頁 或下部頁而定。 右弟（N+1)頁為通常屬於相同頁單元或字線之上部頁，則 在較佳實施例中，必須保留最後空間之鎖存器以最佳化上 部頁之後續程式化。此係由於”快速通過寫入，，（，，QPW")程 式化演异法（在早先章節中提及）之實施要求額外鎖存器以 儲存旗標來指示是否已將單元程式化為接近於目標狀態。 _ 若第（N+1)頁為屬於單元或字線之另一頁之另一下部 頁’則可視情況使用最後空閒之鎖存器以在主機提出之情 況下對另一第（N+2)頁（下部或上部）資料進行快取。 圖22為展示在使用qWP之4態上部頁或全序列程式化之 各種卩白^又期間需追縱的狀態之數目的表。圖2 0 C中說明以 LM代碼進行之上部頁或全序列程式化，其中分別將下部 頁狀態”U”或（1，1)中之一些及"中間"狀態進一步程式 化為狀態或（〇，1)、"Β"或（〇,〇)及，，C"或（1，0)。詳言之， φ 狀態’’Α”係由”U”程式化而來且狀態”Β"及"C，，係由，，中間，，程 式化而來。在實施QWP技術用於狀態"Α，，及”Β”但非”c”之 情況下’程式化最初需要在總計共五個狀態之基本狀態 ΠΑ"、"Β"及"C"加上” AL0W”及，，Blow，’之間進行分辨。在三 個位元處於三個鎖存器之情況中，存在23或九個可能代 碼’其對於在彼等六個狀態之間進行分辨而言係足夠的。 程式化期間之若干階段可隨程式化前進而出現 ” ^完成-在已關於Da界線而程式化驗證目標為”a”狀態 之頁中的所有單元之後。此將需要首先完成關於dal界線 120806.doc -53- 200811866 之程式化驗證。存在四個狀態”L”（程式化封鎖）、"Bj，、 B及C需留意。此將需要以兩位元代碼表2CT(f，A")提供 之預定編碼而儲存兩個位元之兩個鎖存器。 B”完成-在已關於db界線而程式化驗證目標為，Έ"狀態 之頁中的所有單元之後。此將需要首先完成關於Dbl界線 之程式化驗證。存在四個狀態”L”、"Al"、，，A"及"c"需留 意。此將需要以兩位元代碼表2CT("B”）提供之預定編碼而 儲存兩個位元之兩個鎖存器。 C 7〇成_在已關kdc界線而程式化驗證目標為”c”狀態 之頁中的所有單元之後。存在五個狀態，，L”、”A^、"A，，、 ’BL”及”B”需留意。此將需要以三位元代碼表3CT(”c”提 供之預定編碼而餘存三個位元之三個鎖存器。 "Α” + ”Β"完成-在已分別關於Da界線及％界線而程式化驗 證目標為"A"狀態及"B"狀態之頁中的所有單元之後。存在 兩個狀態"L"及"C”需留意。此將需要以一位元代碼表 φ 1(：Τ(ΠΑ" + "ΒΠ)提供之預定編碼而儲存一位元之一鎖存器。 A + C 成-在已分別關於Da界線及^^界線而程式化驗 證目標為"A”狀態及"C"狀態之頁中的所有單元之後。存在 三個狀態”L”、，，Bl"及”B"需留意。此將需要以兩位元代碼 表2CT( A + C )提供之預定編碼而儲存兩個位元之兩個鎖 存器。 + 完成_在已分別關於Db界線及線而程式化驗 證目標為"B”狀態及”c"狀態之頁中的所有單元之後。存在 三個狀態"L”、"Al"及"A"需留意。此將需要以兩位元代碼 120806.doc •54· 200811866 表2CT(”B’’+"C")提供之預定編碼而儲存兩個位元之兩個鎖 存器。 A" + "B" + "C"完成-在已分別關於Da界線、Db界線及Dc 界線而程式化驗證目標為”A”狀態、狀態及"c”狀態之 頁中的所有單元之後。已程式化驗證頁之所有目標狀態且 凡成對該頁之程式化。將不需要鎖存器。 圖23為說明將下一頁程式化資料載入未使用之資料鎖存 _ 器中之背景操作的上部頁或全序列程式化之示意時序圖。 同時展不主機、I/O匯流排、資料鎖存器及記憶體核心之 行為。 當上部頁資料之第Ν頁待寫入時，必須參考先前程式化 之下部頁資料。先前程式化之下部頁已鎖存於每一讀取/ 寫入模組之DL2中。關於上部頁資料之第^^頁，主機最初 向記憶體發布寫入指令以將該頁資料寫入至指定位址。此 後為將待經程式化的該頁資料發送至記憶體。經由I/O匯 φ流排將m式化資料切入且將其鎖存至每一讀取/寫入模組 中口此I/O匯流排在此切入週期（例如可具有300 μ8 之持續時間）期間暫時忙碌。 上部頁或全序列程式化為多狀態的，其中狀態"Α"、"Β" 分別由Da、Db&Dc劃界（見圖2〇〇。施加至字線之每 一程式化脈衝由讀回或程式化驗證跟隨以判定單元是否已 達到表示程式化資料之目標狀態。 如圖22中所不’在程式化期間需要之鎖存器之數目關於 程式化已進行至何階段而變化。舉例而言，最初使用所有 120806.doc -55- 200811866 三個鎖存器。春p和斗儿认Μ 田式驗远所有”Α”狀態（"Α'，完成）時， 在後績程式化期問今橋雜 ，月門圮L、體核心僅需要兩個鎖存器 ΓΓ〇Γ儲存四個可能狀態。此使得-鎖存器(例 如，DL0)二閒以用於快取操作。 在核心處之程式化繼續之同時’空間之鎖存器及空閒之 I/O匯流排可用你< + 、 ；6又立下一頁程式化資料。主機可發布另 才"以寫入第N+1頁資料（下部頁資料）且經由1/〇匯流排 切換資料以鎖存於空閒之鎖存器⑽中。以此方式，一旦 核心完成程式化第，其即可開始對第（N+1)頁進行程= 化而無需等待另―綱μ8而使資料切入。將相同考慮應^ 於如圖22所示存在至少一空閒之鎖存器之其他程式化階段 中〇 另一可能性為當程式化進入僅需一鎖存器以操作且因此 2有兩個空閒之鎖存器用於快取操作之階段時。舉例而 如0 22所示，此發生於已程式化驗證"a"及"Β"狀態兩 者時。在此點上’兩個鎖存器可用。若為了載入（ν+ι)下 部頁資料而用盡一鎖存器，則剩餘一者可用以載入（ν+2) 上部或下部頁資料。 右第（Ν+1)頁為通常屬於相同頁單元或字線之上部頁， 則在較佳實施例中，必須保留最後空閒之鎖存器以最佳化 上部頁之後續程式化。此係由於”快速通過寫入n("QPw") 程式化演算法（在早先章節中提及）之實施要求額外鎖存器 以儲存一或兩個旗標來指示是否已將單元程式化為接近於 目標狀態。 120806.doc -56 - 200811866 右第（Ν+l)頁為屬於單元或字線之另一頁之另一下部 頁，則可視情況使用最後空閒之鎖存器以在主機提出之情 況下對另一第（N+2)頁（下部或上部）資料進行快取。 根據本發明之-態樣，當寫人操作之多個階段關於待追 縱之狀態之數目而變化時，階段相關之編碼致能對可用資 料鎖存器之有效利用，藉此允許最大量之剩餘鎖存器用於 背景快取操作。 圖24為說明根據本發明之一般實施例的與當前多階段記 憶體操作同時發生之鎖存器操作之流程圖。 步驟600 ··開始操作具有—具有記憶體單元之可定址頁 的記憶體陣列之記憶體。 步驟610··向經定址之頁之每一記憶體單元提供一具有 鎖存預定數目之位元之能力的資料鎖存器集合。 記憶體陣列中之當前多階段記憶體操作 步驟620 :對記憶體陣列執行當前記憶體操作，該記憶 籲體操作具有一或多個階段，每一階段與操作狀態之預定集 合相關聯。 藉由有效的階段相關之編碼而使鎖存器自由 步驟622:對於每一階段提供一階段相關之編碼，以使 得對於階段中之至少一些而言’其操作狀態之集合以大體 上最小量之位元編碼從而有效地利用資料鎖存器之集厶且 使空閒資料鎖存器之一子集自由。 ^ 口 同時發生之鎖存器操作 以與對於記憶 步驟624 :與當前記憶體操作同時發生 120806.doc -57- 200811866 體陣列進行之一或多個後續記憶體操作相關的資料對空閒 資料鎖存器之子集執行操作。 當前程式化期間之讀取中斷 圖25為下部頁程式化之示意時序圖，其說明使用可用鎖 存益而進行之讀取中斷操作。同時展示主機、1/〇匯流 排、資料鎖存器及記憶體核心之行為。 在第N頁資料待寫入時，主機最初向記憶體發布寫入指 _ 令以將該頁資料寫入至指定位址。此後為將待經程式化的 該頁資料發送至記憶體。經由1/〇匯流排將程式化資料切 入且將其鎖存至每一讀取/寫入模組之DL2中（見圖丨3及圖 14)。因此I/O匯流排在此切入週期（例如可具有3〇()叩之持 續時間）期間暫時忙碌。 下部頁程式化為二進位的且僅需在如藉由Da臨限位準劃 分的”u”狀態與"中間狀態”(見圖2〇A)之間分辨。施加至字 線之每一程式化脈衝由讀回或程式化驗證跟隨以判定單元 φ 是否已達到表示程式化資料之目標狀態。在此情形下，程 式化驗證為關於Da2 (”pvfyA”）。因此，僅需要來自每一 讀取/寫入模組之一鎖存器以儲存每一單元之一位元。 關於貝料鎖存n，含有程式化資料之DL2積極地用於發 生於記憶體陣列或記憶體核心中之當前下部位元程式化操 作。因此，正由核心使用之鎖存器之數目為一，而另兩個 鎖存器（即DL0及DLi)仍為閒置的。 在核心處之程式化繼續之同時，兩個閒置之鎖存器及* 間之1/〇匯流排可用於讀取操作。讀取操作需要已由當; 120806.doc -58- 200811866 程式化操作先占之記憶體核心（亦即，記憶 之感應n讀取操作之實際感應階段通常 式操作（通常為程式化時間之十分 " 於程 、 ），從而可中斷後者 而插入感應操作而不引起效能之較大損。 、 >i應之德， 將讀取貢料鎖存於空閒資料鎖存器中一 τ心或多者中。使用 者接著可將讀取資料切出至1/()匯 匕机徘。此處可節省 間’因為其與記憶體陣列中之程式操作同時發生。 因此’在對下部1進行程式化之同時，主機可發布讀取 指令以中斷程式化同時應暫停之要求將程式化狀態儲存於 貧料鎖存器中。感應另-頁資料且將其鎖存於兩 存器中之一者（如DL0)中。接著鞋々外π ；接耆私式化可以所儲存之程式 化狀態而恢復。在記憶體陣列仍由恢復之程式化所佔據的 同時可將資料鎖存器中之讀取資料切出至1/〇匯流排。 如早先所描述’在四態（2位元）記憶體之實例中，對於 該頁之每-記憶體單元而言較佳鎖存器數目為三。僅需要 用以儲存下部頁程式化資料之_鎖存器用於下部頁程式 化。此留下兩個空閒鎖存器。在通常之讀取操作中僅需一 個空閒鎖存器來鎖存經感應之資料位元。在較佳先行 ("LA")讀取操作中，需要兩個空閒鎖存器。將在稍後章節 中對此進行更詳細描述。 圖26為上部頁程式化之示意時序圖，其說明使用可用鎖 存器而進行之讀取中斷操作。同時展示主機、1/〇匯流 排資料鎖存器及圯憶體核心之行為。已結合圖23描述了 夕1¾段程式化，其導致在不同階段期間不同數目之空間的 120806.doc -59- 200811866 貪料鎖存器可用。舉例而言，在已對狀態"A"進行程弋化 驗，之後一資料鎖存器空間，且在已對狀態”An^態 B進仃程式化驗證之後，兩個資料鎖存器空閒。 因此，在對狀態"A"進行程式化驗證之後，單一空閒鎖 存器可用以鎖存自習知讀取感應之資料。另一方面，若已 對狀％’’A”及狀態"B”進行程式化驗證，則兩個可用鎖存器 將能夠支援上文所解釋之讀取。 °

對多個快取指令之管理 需管理㈣發生之L操作时援快取操作，其中在 記憶體核心中執行—記憶體操作，同時於資料鎖存器處快 取用於額外未決記憶體操作之資料或經由1/〇匯流排而將 該資料轉移。習知記憶體裝置通常不具有絲數目之 育料鎖存器來執行快取操作。即使其具有足夠數目 貝料鎖存③，仍僅在完成當前記憶體操作之後執行未決記 憶體操作（其資料經快取）。 、 、圖27說明與典型記憶體操作相關聯之資訊之封裝。當产 求記憶體：作記憶體操作時，其接收表示指定記憶體：： 之開始的刖指令。此後為記憶體陣列中操作發生之位址。 束示操作之’丨月$下’位址為待抹除的記憶體單元之區 塊。在程式化或讀取操作之情形下，位址為待接受操料 ==之頁。若:指定之操作為程式操作，則將供應 二置I: M載入至資料鎖存器中。當程式化資料處於適 田…¥，將發布執行指令以關於可用程式化資料而執行 程式刼作。若所指定之操作為讀取操作，則將不向記憶體 120806.doc 200811866 發送資料。將發布執行指令以執行讀取操作。將感應經定 址之。己u體單元之頁且將鎖存經感應之資料於資料鎖存器 中以最後經由I/O匯流排切出。 /圖28說明支援簡單快取操作之f知記憶體系I記憶體 系、洗包括5己’丨思體控制器8，其經由記憶體控制器8而控制記 憶體晶片301。記憶體晶片具有由晶片上主機介面/控制電 路310控制之記憶體陣列1〇〇。控制電路包括管理記憶體陣 列之基本記憶體操作之狀態機。主機6經由執行諸如映射 及維護的較高級記憶體功能之記憶體控制器8而嚙合記憶 體糸統。 狀態信號就緒/忙碌*允許主機或記憶體控制器在記憶體 晶片不忙碌時請求記憶體操作。將所請求之記憶體操作保 持於緩衝器322中且釋放至狀態機312以在狀態機不執行另 一記憶體操作時執行。舉例而言，在記憶體陣列中由狀態 機控制而執行記憶體操作MEM ΟΡΟ。若存在可用之空間資 料鎖存器，則將向控制器發信號以允許將未決記憶體操作 MEM ΟΡ1發送至記憶體晶片且於緩衝器322中經緩衝。同 時，將與MEM OP1相關聯之資料切入記憶體晶片且鎖存至 鵞料鎖存器中。MEM ΟΡΟ —完成執行，狀態機即釋放緩衝 器中之MEM ΟΡ1以開始其執行。因此，在習知記憶體系統 中，在完成當前記憶體操作之後執行未決記憶體操作。 在圖28所示之實例中，每一指令在其可開始執行之前必 須等待直至最後一者完成，但其資料在最後一者之執行期 間經快取。因此，在MEM ΟΡΟ執行於記憶體核心中之同 120806.doc -61- 200811866 時’與MEM OP1相關聯之資料！正被鎖存。μεμ 〇ρι將在 完成MEM ΟΡΟ之後作用於經快取之資料卜類似地，在 MEM ΟΡ1執行於s己憶體核心中之同時，與MM 〇ρ2相關 聯之資料2正被鎖存。此機制阻礙載入同一字 上部邏輯頁及有效地在同一程式化操作中程式化多個：元 之可能性。 存在影響程式操作（尤其對於連續程式化）之效能之兩個 •目素。第一者係關於載入程式化資料之時間。隨著快閃記 體谷里k付較大，其頁大小亦隨每一新的世代而增加。 待受程式化之較大頁資料因此佔用較長時間來載入資料鎖 存器。為了增大程式化效能，需要將資料載入時間藏於別 處。此藉由在記憶體核心於前景中忙於一程式操作但使其 資料鎖存器及I / 0匯流排閒置之同時在 多之程式化資料而完成。 " 本發明之-特徵為藉由在程式化期間於背景中將較多頁 鲁載入資料鎖存器以使得資料鎖存器一可用即被用於快取未 決程式化資料而處理第一因素。此包括允許在同一前景操 作期間於背景中快取與-個以上指令相關聯之資料。 關於程式化效能之第二因素係關於程式化一 :程式化具有同一字線之多位元單元之頁)之時間(二: 刚所述，可將多位元單元之頁作為個別單 處理。舉例而言，可將2位元頁作為兩個稍』= 兀頁(即下部位元頁及上部位元頁)而對其進行程式化及讀 取。詳言之’下部位元頁之程式化資料一可用即可對下部 120806.doc -62 - 200811866 至記2 =式化°在第二次通過中將上部位元頁程式化 下《 同一頁且該程式化視已程式化於單元中之 只 < 值而定。以If古斗、_ , 獨之通過中對兩個;兩：不同時間於兩個單 為準碹♦+ 凡進仃私式化。然而’較為有效且較 二確之方式(具有較少程式化干擾)為在稱作"所有位元”

::所序列:之程式化中在單一通過中程式化兩個位元。此 有貝枓位兀在程式化期間可用之情況下為可能的。 -㈣在實務上，若所有位元可用，則較佳地執行所有位 :邱：化另一方面’若僅下部頁資料可用，則將首先對 進行程式化。猶後若屬於同―字線之上 得可用，則將在第二次通過中對該頁之單元進行程式化k 成者’若上部頁資料在下部頁程式化完成之前變得可用， 則將需要停止下部頁程式化且替代地轉為執行所有位元程 式化。 A圖28所示之機制將不支援在背景中將—個以上指令排入 鲁狩列且因此不支援快取一個以上頁之資料。此外，其無法 乂下h开>·下部頁程式化過早終止且在所有位元變得 可用時替代地轉為執行不同的"所有位元，，程式化。 本發明之另一特徵為藉由允許快取對於所有位元程式化 為必要之所有位兀以使得所有位元程式化可發生而處理第 二因素。此外，指令佇列管理器管理多個未決指令且允許 特定指令（視其相關聯之資料之狀態而定）在完成之前終止 以有利於下一未決指令。 本發明之兩個特徵合作以藉由快取較多程式化資料及允 120806.doc -63 - 200811866 許使用較為有效之程式化演算法而增強程式化效能。 根據本發明之-悲樣’可在將其他多個未決記憶體操作 排入佇列之同時執行當前記憶體操作。此外，當滿足特定 條件時，此等指令中用於個別操作之一些可合倂至組合操 作中。在一情形中，當滿足條件以將佇列中之多個未決記 憶體操作中之-或多者與在執行中之當前記憶體操作合併 時，當前記憶體操作終止且由對合倂所得之操作的操作而 替代。在另-情形中’當滿足條件以合倂佇列中之多個未 決記憶體操作中之兩者或兩者以上時，對合倂所得之操作 的操作將在處於執行中之當前操作完成後開始。 -實例為在程式化制—共同字線之記憶體單元之多位 元頁中。可將多個位元中之每一者視作形成二進位邏輯頁 ，位元。以此方式’ 2位元記憶體單元之頁將具有下部邏 輯頁及上部邏輯頁。3位元記憶體單元之頁將具有另外一 中部邏輯頁。可分別對每一二進位邏輯頁進行程式化。因 此’對於2位元記憶體單元而言，可在第一次通過中對下 部邏輯頁進行程式化且在第二次通過中對上部邏輯頁進行 程式化。或者且更為有效地’若關於2個位元之程式化資 料可用’則較佳地在單—通過中對多位元頁進行程式化。 視程式化資料之多少位元可用而定’對於多個二進位程 經合倂且單-通過之多位元程式化而言若干情況為 、此、S想地’錢有位元在程式化之前可用，則在單 2過:對記憶體單元之多位元頁進行程式化。如早先所 …右僅下部邏輯頁程式化資料可用，則對下部邏輯頁 120806.doc -64- 200811866 之單位元程式化可開始。隨 a 可用拉 後虽上部邏輯頁程式化資料 ,,^ 了σ己隱體早元之同一頁進行程 Ϊ得可ΓΓ性為上部頁資料在下部頁程式化完成之前 位^在彼情形下’為了利用較為有效之單一通過多 式化所替全广列"程式化’下部頁程式化終止且由多位元程 式化所替代。其如同合倂或 ^ ^ „ 汗飞、、且σ對於下部邏輯頁與上部頁 心狂Α化一般。 對於具有多位元單位之 L體’由主機發送之邏輯程式 :貝因科之頁可為下部、上部或-些其他中間邏輯頁之混 二=，-般需要快取資料鎖存器允許之盡可能多的程 式化貝料之頁。此將增大合 曰人σ倂屬於记憶體單元之同一頁之 匕 以執行多位元程式化的可能性。 圖29為說明多個記憶體操 ^ ^ , 示邗之排入佇列及可能合倂之流 圖0向具有核心陣列及 用於鎖存與陣列之經定址之頁相 關聯之資料的資料鎖存考 ° °己憶體應用用於管理多個記憶 體刼作之演算法。 步驟710 :握供—|Α , -先進先出仵列以對待執行於核心陣列 中之即將到來的記憶體操作進行排序。 步驟720 :在無論何時資料鎖存器可用於快取即將到來 ，記憶體操作之資料時接受即將到來的記憶體操作進入仵 列。 步㈣〇:判定正執行於核心陣列中之記憶體操作是否 可澄在地與仔列中之記憶體操作中之任-者合倂。若其潛 在地可口倂’則則進至步驟74〇，否則前進至步騾75〇。 120806.doc -65- 200811866 乂就:潛在可合倂"而言，其意謂可在單一通過中對與記憶 體單元之同—頁相關聯之至少兩個邏輯頁—同進行程式 化。舉例而言，在具有2位元記憶體單元之記憶體中’分 別用以程式化下部邏輯頁與程式化上部邏輯頁之兩個操作 潛在地可合倂。類似地，在具有3位元記憶體單元之記伊 體中，用以程式化下部邏輯頁與中間頁之操作潛在地可： 倂。-又，用於下部4間及上部邏輯頁之程式操作潛在地 可口倂。返回至2位元單元之實例，若下部邏輯頁正於核 心陣列中處料行中，則其在下—程式化係程式化屬於記 憶體單元之同-頁之上部邏輯頁的情況下與來自仔列未決 之下一程式操作潛在地可合倂。另_方面，若上部頁正於 ，心陣列中處於執行中，則其並非潛在可合倂的，因為待 程式化之下一未決頁將需要來自於記憶體單元之不同頁。 類似考慮應用於記憶體操作為讀取操作之情況中）。 =驟74〇:無論何時來自仵列之下—或多個記憶體操作 一核心陣列中之記憶體操作可合倂時， 終止核心中對記憶體操作之執行且開始替代地執行^ 倂之記憶體操作； 、口 否則 士 „仔列之下一記憶體操作之前等待直至核心中 η己fe、體操作完成。前進至步驟72〇。 (就可“幷δ ’其意謂滿足可合倂性之條件。在此情 ，下，下部及上部邏輯頁之程式化資料在其經鎖存於資料 鎖存器中之後可用。類似地，"合倂之記憶體操作"將對應 1208 〇6.d〇c -66- 200811866 於一同程式化或感應下部及上部邏輯頁）。 步驟750 ·等待直至核心中之記憶體操作完成；及 無論何時來自符列之下兩個或兩個以上記憶體操作可人 倂時’在核心陣列中執行經合倂之記憶體操作； ° 否則 在核心陣列中執行來自仔列之下-記憶體操作。前進至 步驟720 〇 芷 藉由提供由記憶體操作㈣管理器控制之記憶體操作广 列而完成對多個指令之管理。較佳地將記憶體操作仔歹^ 理器實施為狀態機中控制記憶體陣列中之記憶體操作之二 行的模組。 圖3〇說明倂有記憶體操作佇列及記憶體操作佇列管理器 之較佳晶片上控制電路之示意方塊圖。晶片上控制電路 310包括用來控制記憶體陣列100(亦見圖28)之基本操作之 有限狀態機312，。藉由先進先出堆疊記憶體而實施記憶體 操作仔列330以保持任何進入之記憶體操作請求。通常， 自主機或記憶體控制器（見圖28)發布記憶體操作請求。 將記憶體操作佇列管理器332實施為狀態機3 12，中之一 杈組以管理複數個未決及執行之記憶體操作。佇列管理器 332基本上排程佇列33〇中待釋放至狀態機3 12，中以執行之 未決記憶體操作。 當將諸如MEM ΟΡΟ之記憶體操作自佇列釋放至狀態機 之程式暫存器324中時，將在記憶體陣列上由狀態機控制 而執行MEM ΟΡΟ。在任何時候，狀態機均知曉可用的空閒 120806.doc -67- 200811866 貝料鎖存器之數目且此狀態經由信號就緒/忙碌*而傳達至 主機己彳思體控制器。若一或多個空閒之資料鎖存器可 則主機將此夠凊求諸如程式化或讀取之額外記憶體操 作因此各許由主機發送之MEM OP 1、MEM OP2等等進 入佇列330。將由可用之空閒資料記憶體之數目而判定佇 列中記憶體操作之最大數目。 s S己憶體操作在佇列330中處於未決狀態時，佇列管理 春器332將控制未決記憶體操作自佇列33〇向狀態機中之程式 暫存器324的释放。此外，其判定是否記憶體操作中之任 者了合倂至如結合圖29而描述之組合操作中。在符列中 之兩個或兩個以上之操作可合倂之情形下，佇列管理器 332將自佇列330釋放此等可合倂操作且將在狀態機中之當 前操作完成執行之後由狀態機312,執行組合之操作。在件 列中之一或多個操作可與正由狀態機執行之操作合倂之情 形下’佇列管理器將使得狀態機終止當前執行之操作且替 φ 代地執行組合之操作。因此，記憶體操作管理器332與狀 態機312’之剩餘部分合作以排程且（可能地）合倂多個記憶 體操作。 已將本發明描述為使用具有2位元記憶體之實例。只要 在當前記憶體操作期間使資料鎖存器自由，即可使用其以 快取更多資料用於任何未決記憶體操作。此將允許將更多 位元之資料載入可用資料鎖存器中以及增加合倂記憶體操 作之可能性。熟習此項技術者將易於能夠對具有可各儲存 兩個以上位元之資料之單元的記憶體（例如，3位元或4位 120806.doc -68- 200811866 元記憶體）應用相同原理。舉例而言，在3位元記憶體中， 可將記憶體之該作具有三個個別位元頁，即下部、中部 及上部位元頁。可在記憶體單元之同一頁上於不同時間個 別地對此等頁進行程式化。或者，所有三個位元在可用時 可以所有位元程式化模式而—同經程式化。此要求將快取 私式化指令排人㈣用於許多頁。在2位元記憶體中，可 在全序列轉換為可能時-同執行兩個程式化指令。類似 :古在3位元記憶體中，三個連續程式化指令可在轉換為 所有位元或全序列模式時一同經執行…指令仔列管理 器將追縱哪-指令已完成或終止且哪—者為待執行之下一 t。以此方式’在程式化期間到達特定記憶體狀態里程碑 些資料鎖存器得以自由且可有效地用於快取未 式化資料。 抹除期間之快取操作_背景讀取及寫入操作 抹除操作之潛時為快閃儲存系統之整體效能負荷之主要 分中之I,例而言，抹除操作之週期可能比程 式刼作之週期長四或五倍且比讀取操作之週期長十倍。為 了:良快閃記憶體之效能’諸如快取操作之背景操作變得 ^要以利用等待抹除操作結束之時間。本發明將在記 二，憶體核心中之抹除操作佔用而忙碌時利用資料鎖 子益及I/O匯流排。舉例而言’可與抹除操作同時執行用 ;下私式操作之資料或自讀取操作輸出之資料。以此方 當下-程式化或讀取操作確實發生時，彼操作之 輸入或輸出部分已完成’藉此減少程式化或讀取潛時且增 120806.doc •69- 200811866 加效能。 可以許多方式而實施抹除操作。美國專利第5，172,338號 中揭示之一方法藉由交替抹除脈衝發出繼之以驗證而抹 除。一旦對單元進行了抹除驗證，即抑制其不受進一步抹 除脈衝發出之影響。另一抹除操作（較佳地用於nand記憶 體）包括兩個階段。在第一階段中，存在藉由將電荷自記 憶體單元之電荷元件移除至預定"抹除”或”接地"狀態以下 之某一臨限位準而進行的抹除。在第二階段中，藉由一系 列關於預定"抹除"臨限之軟式程式化/驗證而將經抹除之單 元之臨限值收緊為處於精細界定之臨限分布内。 根據本發明之一般態樣，在抹除操作發生之同時，任何 空閒之資料鎖存器均_快取與另—未決記隱體操作相關 之資料。 圖31為說明抹除操作期間在背景中之快取操作的示意流 程圖。 步驟760··向經定址之頁之每一記憶體單元提供一具有 鎖存預定數目之位元之能力的資料鎖存器集合。 步驟770 ··對指定組之頁執行抹除操作。 步驟780 :與抹除操作同時發生，以與對於記憶體陣列 進行之一或多個後續記憶體操作相關的資料對資料鎖存器 之集合執行操作。 。 根據本發明之一態樣，在抹除操作發生之同時，經由 I/O匯流排而將用於未決程式操作之程式化資料載入資料 鎖存菇中。詳言之’在抹除操作之第一階段期間移除電荷 120806.doc -70- 200811866 2所有貝料鎖存器均可用於快取程式化資料。在抹除操 弟二階段期間軟式程式化發生時，除-資料鎖存器之 、斤有貝料鎖存器可用於快取程式化資料，因為需要資 料鎖存器中之一者也雜六丄 ' 香果儲存成功驗證軟式程式化之後彼位置 處之程式化封錯你 一 、貞狀，兄。右記憶體架構支援每單元2個位 疋 > 則存在至少2個資料鎖存器，每一位元一個。在較佳 實^例中，使用額外資料鎖存器以儲存在操作期間出現之 特疋，况。因此’視記憶體架構而定，對於2位元單元存 °每單元提供之至少兩個且較佳地三個資料鎖存器。 :有此等資料鎖存器可在抹除之第一階段期間用於快取用 ,、 承者之外的所有此等資料鎖存器可在抹除操作之 第二階段期間用於快取用*。韻可視抹除階段及記憶體 架構而將一或多頁程式化資料載入可用資料鎖存器中。 …圖32為對記憶體陣列進行之抹除操作之示意時序圖，其 說明抹除操作之第一抹除階段期間之程式化資料載入操 :\同時展示主機、1/〇匯流排、資料鎖存器及記憶體核 之行為。如圖中所示，記憶體核心處之抹除操作包括第 一抹除階段，隨後為第二軟式程式化/驗證階段。 在抹除操作之第一階段期間，記憶體陣列或核心經先 占，但資料鎖存器及1/0匯流排為空閒以用於背景操作。 在此時間期間，可經由1/0匯流排而將程式化資料載入資 料鎖存器中。舉例而言，在對於每一單元存在三個資料鎖 存器之較佳實施例中，所有此等鎖存器在第一抹除階段期 間均可用於快取操作。 120806.doc -71- 200811866 舉例而言，在第N頁資料待寫入時，主機最初向記憶體 發布寫入指令以將該頁資料寫入至指定位址。此後為將待 經程式化的該頁資料發送至記憶體。經由ι/〇匯流排將程 式化資料切入且將其鎖存至每一讀取/寫入模組之此中 (見圖13及圖14)。因此’ 1/〇匯流排在此切入週期⑽如可 具有 之持續時間）期間暫時忙綠。在三㈣料鎖存器 可用之情況下，原則上可快取高達三頁之程式化資料。舉 例而言，在抹除操作進行之同時可載入第Ν頁之下部頁部 分’或者可順序地載入第Ν頁之下部及上部頁部分。 圖33為對記憶體陣列進行之抹除操作之示意時序圖，其 說明抹除操作之軟式程式化/驗證階段期間之程式化資料 載入操作。同時展示主機、1/〇匯流排、資料鎖存器及記 憶體核心之行為。 在抹除操作之第二軟式程式化/驗證階段期間，記憶體 陣列或核心亦經先占。然而，如上文所述，除—資料鎖存 器以外之所有資料鎖存器及1/〇匯流排為空閒的。可將程 ^化資料載人未由抹_作制之f㈣存器中。舉例而 言，在對於每一單元存在二棚咨极 平仔隹一個貝枓鎖存器之較佳實施例 中，軟式程式化/驗證操作僅使用鎖存器中之一者。因此 仍存在兩個空閒之鎖存器可用於快取操作。 舉例而言’在第N頁資料待寫入時，主機最初向記憶體 發布寫入指令以將該頁資料寫入至指定位址。此後為將待 經程式化的該頁資料發送至記憶體。經由ι/〇匯流排將程 式化資料切人且將其鎖存至每—讀取/寫人模組之鎖中 120806.doc •72- 200811866 (見圖13及圖14)。因此，1/〇匯流排在此切入週期（例如可 具有300 μ8之持續時間）期間暫時忙碌。在兩個資料鎖存器 可用之情況Τ ’原則上可快取高達兩頁之程式化資料。舉 例而g，在抹除操作進行之同時可載入第Ν頁之下部頁部 分，或者可順序地載入第!^頁之下部及上部頁部分。 般而a，可載入資料鎖存器中之頁之最大數目為記憶 體架構以及並行程式化多少平面/組及多少晶片/晶粒及^ 料傳送率之速度的函數。

根據本明之另—悲樣，在抹除操作發生時，可插入讀 取操作且可在抹除操作期間輸出資料鎖存器中之所得讀取 資料。較佳地’在不中斷軟式程式化脈衝自身之情形下將 讀取操作插入於軟式程式化/驗證操作之間。一旦將資料 感應且鎖存至未使用之資料鎖存器中，即可在抹除於陣列 内部進行時經由1/〇匯流排而將資料輸出至主機系統。此 特徵對於隱藏系_加項以⑼如）執行讀轉洗操作及盆 他系統維護而言為理想的。 在，前技術之系統中，當抹除操作被中斷時，其將需要 自循環開始處重新開於。μ

記憶。此了為非吊耗時的咖在NAND 于入八狂叭化興袜除驗證脈衝之間。 :將SI程式化脈衝之數目一樣多之讀取插入抹除操作 @二1』為額外㈣，但與整體 二驗：較短持續時間。益處在處於與正在進行中之程 ;。“呆作並行發生之狀態中的切出讀取資料中獲 120806.doc -73- 200811866 得。讀取操作亦可用以在管理 背景操作。 内部控制及資料管理時執行

言買取在快閃儲存系統中於抹除期間之一有用應用在於實 施讀取擦洗操㈣將所儲存之:㈣保持於良好狀況。週期 ^地讀取記憶體之儲存資料之部分以檢查單元中之程式化 電何是㈣時間而改變或在其環境中改變。若為如此，則 藉由以適當裕度再程式化單元而對其進行校^美國專利 第7,012,835號中已揭示讀取擦洗之各種機制，該專利之全 Γ示内容以引用的方式倂人本文中。由於讀取擦洗為主 作之外部的系統操作，因此將讀取擦洗藏於-些直 :插作之後為最佳的，其中記憶體無論如何均將為忙碌 、' β μ 了纟抹除操作期間’可插人讀取擦洗操作 以使得可隱藏讀取潛時。 圖34為對㈣料列進行之抹除操作之示意時序圖，立 ^明插人之讀取操作及使用可用鎖存器而進行之所得資料 輸出操作。同時展千±德 、 /、機、"〇匯流排、資料鎖存器及記 ’思-核心之行為。如圖中所示，在抹除操作之第二階段 中’、操作為軟切式化/驗證。較佳地在不申斷任何軟式 程式=脈衝之完成的情形下插人—或多個讀取操作。 在日日片處於抹除操作之第二階段中時，用於軟式程式化 /驗證之演算法蔣挑— 仃。諸如忙碌/就緒*(未圖示）之狀態信 儿：札號表明記憶體核心忙於内部抹除操作。同時，如 :取忙碌/快取就緒*(未圖示)之另一狀態信號將自忙綠變 緒以接受讀料令輸人。絲指令-以，快取忙碌/ 120806.doc -74- 200811866 Γ取就緒*即轉為忙碌以防止另-指令進人。讀取指令接 =字等待直至虽$軟式程式化脈衝在内部完成方可對同一 ^片中之另經定址的區塊執行。在讀取完成後，將位址 Λ回先4操作之抹除區塊。#式程式化/驗證操作可對於 抹除區塊而恢復。 、 ^時，可將資料鎖存器中之讀取資料切出。切出時間通 吊U長於項取時間。舉例而言，讀取時間為大約25叩，而

、，出夺間為大約2〇〇 μ8。因此將讀取插入於抹除操作中之 皿處為自另外在等待抹除結束時浪費之時間搶救約200 ps 〇 在秣除期間在抹除時間允許之情況下將此快取讀取插 入盡可能多次。然而’過多讀取可延長總抹除時間且讀取 可能招致的抹除操作之時間損失與自讀取搶救之切換時間 之間的平衡將受到衝擊。若抹除期間在―或多個插入之讀 取之後仍存在剩餘空閒時間’則可如早先章節中所述而使 ::用資料鎖存器以快取任何程式化資料。若載入程式化 則程式操作僅可在整個抹除操作完成之後開始。必 須保留足夠之空閒鎖存器用於對程式操作之適當執行，因 :在多數情形下在載入程式化資料之後其他 不可能的。 圖35為說明圖31之步驟中在抹除操作期間在背景中 用㈣取擦洗應用之特定快取操作的示意流程圖。 將圖所示之步驟78〇進一步清楚表示為如下： 步驟782 ·•暫停抹除操作以感應一指定頁。 120806.doc -75- 200811866 步驟784 :在將用於指定頁之資料鎖存於資料鎖存器之 後恢復抹除操作。 步驟786:在抹除操作期間輸出用於指定頁之資料。 步驟788 :排程指定頁以在輸入資料含有誤差之情況下 進行再程式化。

=此為止對快取讀取之描述大部分係關於較佳抹除操作 之第二階段而進行。較佳抹除操作為如下之抹 :階段為抹除所有單元至預定臨限以下之某一臨限位準且 第二階段為將單元軟式程式化至預定時。如上文所述， 此抹除機制較佳地用於具有NAND結構之快閃記憶體，因 為其需要相當準確之基態且藉由對N型井加偏壓而抹除記 憶體，此耗費時間。以，較佳地在軟式程式化之前一同 執订所有抹除1使用抹除脈衝發出/驗證/抑制之機制的 =-記憶體架構中，亦預期快取操作。舉例而言，可在循 環之驗證部分期間插入讀取操作。 ，明抹除期間之優先背景讀取。當讀取恰於抹除操 >之月』&生以使传無需中斷抹除操作時，此為更佳之快取 2。此在於抹除操作開始之前已知讀取操作的情況下為 、的。舉例而言，主機可能具有—未決之讀取請求 若記憶體系統具有經排 > ’ 演算法可能預見下 f二操作。或者，-智慧 猶後弄清楚其為該讀取。即使 將不招致嚴重損失。若其為-命 、八0用抹除時間以切出讀取資料。 可組合抹除操作期間快取讀取資料及快取程式化資料之 120806.doc -76- 200811866 兩個悲樣以&供進一步之靈活性 求被小化整體系統或記憶 體附加項。即使在多平面及多曰 _ M片貧料輪入操作之情況 下’資料輸入時間亦可能夫右八u τ此未充分利用抹除操作所招致之忙 碌時間。在该專情形下，亦可 > 」添加暝取操作及/或程式操 作以充分利用抹除時間。 讀取期間之快取操作-背景讀取及寫入操作

在順序_㈣多頁實施快取讀取以節省時間。 可在切出先前感應之頁的時間期間隱藏對一頁之感應以使 得用於感應之時間不招ϋ I " ^欽便用者之額外等待時間。一普通 機制將在切出當前頁時感應下一頁。 圖3 7不思地g兄明典型讀取恤跑她主丨 — 貝取陕取機制。在先前循環中感應 第（n_1)頁且將其鎖存於資料鎖存器中。在時_處，如由 丁㈣所指示而經由1/0匯流排自資料鎖存器切出第㈣ 頁。在切換發生之同時，可如s⑷所指示而感應且鎖存第 η頁在t2處’完成對第(n_”頁之切換且因此其可繼之以 如由T⑷所指示的自資料鎖存器切換第η頁之資料。類似 地’在切出第η頁資料時’可如抑+1)所指示而感應且鎖 存第㈣頁之資料。可緊於第η頁完成切換之後切換此第 (η+1)頁。理想地，資料鎖存器及ι/〇匯流排在整個讀取快 取期間完全處於使用中以使得任何閒置時間得以最小化。 粑據本發月《‘悲樣，提供讀取快取機制用於具有最小 化，憶體單元之間的擾動（Yupin效應）之需要的多狀態記憶 -單元之h $在較佳實施例中，使用有效讀取快取機制 用於以"LM”編碼而編碼且以先行（"LA")校正而讀取之記憶 120806.doc -77· 200811866 -。”LMn編碼及"LA"校正均需要除僅僅切換讀取資料以 外的額外鎖存器及匯流排行為。結合圖37而描述之習知機 制的直接應用將不產生最佳讀取快取。 隨著半導體記憶體中之日益提高之整合度，記憶體單元 之間歸因於所儲存之電何的電場之擾動（¥叩4效應）在細胞 間間距正在收縮時變得愈來愈明顯。較佳地使用編碼 來對記憶體之多狀態記憶體單元進行編碼，以最佳次序程 式化記憶體中之頁，且使用LA校正而讀取經程式化之 頁。改良之讀取操作將實施最佳快取操作。 對於LM代碼之快取讀取演算法 當待讀取之頁為多狀態時，讀取快取之實施需滿足所使 用之多狀恶編碼之要求。如之前結合圖2〇A至圖2〇]E而描 述，用於多狀恶記憶體之LM編碼本質上使記憶體單元中 經程式化之電荷在不同程式化通過之間的改變最小化。所 示之實例係關於2位元記憶體，其用於編碼每一單元中如 由三個不同劃界臨限值（例如，Da、Db、Dc)而劃界之四個 可能記憶體狀態（例如，"U，，、"A"、"B"、"C")。舉例而 言，在2位元記憶體單元中，對下部邏輯頁之程式化至多 將臨限位準推進為略低於單元之臨限窗之中部。後續上部 邏輯頁程式化將現有臨限位準進一步推進約距離之另一四 分之一。因此，自第一下部至第二最終上部程式化通過， 淨改變至多為臨限窗之大約四分之一，且此將為單元自其 沿一字線之相鄰者處可能經歷之擾動的最大量。 LM編碼之一特徵在於可單獨地考慮兩個位元（下部及上 120806. doc •78· 200811866 部位元）中之每一者。然而， 對下部位70頁之解碼將視是 否已對上部頁進行程式化而 ^ 右已對上部頁進行程式 化:則讀取下部頁將需要關於劃界臨限電壓％之讀取k 1取通過。若尚未對上部頁進行程式化，則讀取下部頁 將需要關於劃界臨限電壓〜之讀取A之-讀取通過。為了 分辨兩種情形’在對上部頁進行程式化時在上部頁中（通 常在附加項或系統區中）寫入旗標"旗標）。在對下部

位兀頁之讀取期間’將首先假定已對上部頁進行程式化且 =此▲將執行讀取B操作。若LM旗標經讀取，則假定正確且 元成H取操作。另―方面’若第_讀取未產生旗標，則立 將指示尚未對上部頁進行程式化且因此需藉由讀取A操作 而再讀取下部頁。 對上部位元頁讀取之解碼將需要操作讀取A及讀取C， 其分別關於劃界臨限電壓Da&Dc。類似地，若尚未對上 邛頁進行％式化，則上部頁之解碼亦可經干擾。再一次， 旗標將指示是否已對上部頁進行程式化。若尚未對上 邻頁進行程式化，則讀取資料將被重設為"1"而指示未對 上部頁資料進行程式化。 在使用LM編碼而實施對記憶體之快取讀取時，存在需 要檢查與資料儲存於同一區上之LM旗標的額外考慮。為 了使狀態機檢查LM旗標，其將需要經由1/0匯流排 ㈡貝 料鎖存器輸出。此將需要對I/O匯流排進行配置以在具有 决取之《貝取操作期間除了切換所感應之資料之外用於輸出 LM旗標。 120806.doc •79- 200811866 圖3 8 A為關於以LM代碼編碼之碟結 勒馬之邏輯頁之快取讀取的示意 時序圖。在感應當前頁之同睥切 J岭切換上一頁資料之一般機制 類似於圖3 7所示之習知讀取嬙 、 ^貝取之機制。然而，以LM代碼進 行之感應由於潛在地需要；隹分； 而要進仃兩次感應通過（LM旗標之檢 查在其間）而為複雜的。 在時間to處’如由H)所指示而將上—循環中所感應 之第(n-1)邏輯頁自資料鎖存器切出至I/O匯流排。同時， 81〇)感應下一邏輯頁（11)。在11^ 1 ;在LM、、扁碼之情況下，需分辨兩

種情形：對下部位元邏輯頁之綠你· n W 、科貝之5貝取，及對上部位元邏輯頁 之讀取。 對於讀取下部位元邏輯頁之情形，較佳感應將以對於已 對上部邏輯頁進行程式化之假定而開始，因此第一感應 S,⑻將處於關於劃界臨限電壓Db之讀取祕。在ti處完成 Sl⑻且將產生LM旗標。，然而，其僅可在I/Q匯流排完成切 換第（η·1)頁之後的t2處輸出。在將譲旗標傳達至狀態機 H其進行檢查以判定上部頁是否存在。若lm旗標 經設定，則假定正確且下部位元H經正確讀取。已鎖存之 頁（η)之資料準備好在下一循環中被切出。 對於讀取上部位元邏輯頁之情形，s】⑻將逐步通過分別 關於劃界臨限電壓DaADc之讀取A及讀取c。上部位元頁 之所感應之資料將儲存於阳中且⑽資料鎖存器用於切 出資料（見圖13及圖14)。在12處，將DL2的感應之資料轉 移至DL0。又，在於第（n_1}頁之切換之結尾處輸出 標之後對其進行檢查。若上部頁經程式化，則一切情況良 120806.doc -80- 200811866 下一循環中 好且鎖存11中之所感應之資料（頁⑻)準備好在 被切出。 :讀取上部位元邏輯頁時，若發現⑽旗標未經設定， ::指示上部頁未經程式化。自Si⑷感應之資料將被重 汉為1以與LM編碼適當地一致。感應之資料接著準備好 輸：。接著將預取出第一位元組且隨後為下—循環 之整頁切出。 籲…圖⑽為關於以⑽代碼進行之快取讀取在尚未對上部位 疋邏輯頁進行程式化時讀取下部位元邏輯頁之特殊情形中 的示意時序圖。又，在t0處開始第一感應»且在U處讀 取LM旗標。輸出LM旗標用糾處之檢f若發現lm旗標 未經Μ，則&⑻在讀㈣處不正確地讀取了下部位元 頁。第二感應SKn)將開始於〇以於讀取a處執行。然而， 此額外感應（結束於t4)無法隱藏於第（n_1}頁之切換（例如， T(n-l))之時間後，因為在第二感應之前檢查來自lb)之旗

• 標將需要存取1/0匯流排且將需要等待直至τ(η-υ切換完 成。 、A 以所有位元感應而進行之快取讀取演算法 在替代機制中，當在一字線上待讀取之頁為具有同一實 體頁上之多個邏輯頁之多個位元的頁時，可在一感應操作 中一同感應所有多個位元以節省功率。 圖39說明對於2位元記憶體以所有位元感應而進行之快 取讀取的示意時序圖。在2位元之情形下，在同一操作中 感應表示四個記憶體狀態之兩個位元。此將需要在讀取 120806.doc -81 - 200811866 A、讀取B及讀取C感應以分辨四個狀態。在此情形下，感 應將在每隔一個之循環中發生。舉例而言，感應僅在奇數 循環上發生且在偶數禮壞上將被跳過。將在每一循環順序 地切出在一感應中獲得之兩個邏輯頁。 在存在八個狀態（例如"U"、"A”、"B”、HC"、、 "E"、”F”及"G”）之3位元情形下，所有位元感應將涉及在讀 取A、讀取B、讀取C、讀取D、讀取E、讀取F及讀取g處 之感應以分辨八個狀態。 一般而言，少於所有位元之任何多位元感應將用來減少 肩取頁之所有位元所需感應之次數且將有助於節省功率。 結合圖30而描述之記憶體操作佇列及佇列管理器可用以藉 由合倂兩個或兩個以上之二進位頁感應而管理所有位元感 應操作。所有位元感應機制可應用於具有LM代碼之記憶 體且亦可應用於具有LA校正之記憶體（其將在下一章節^ 得以描述）。

關於LM代碼連同LA校正 關於鄰近字線上之記憶體單元之間的擾動，其可藉由使 用較佳程式化機制而在程式化期間得以減輕。此將有效地 將擾動減半。亦可藉由使用較佳LA讀取機制而在讀取期 間校正剩餘之一半。 較佳程式化機制將以最隹岸 私式化與字線相關聯之 頁。“列而卜在每一實體頁保持一頁二進位資料之二進 位記憶體之情形下，較佳地沿始終如一之方 部至頂部）而順序地對頁 Ό * 底 耵貝進仃私式化。以此方式，當程式 120806.doc -82- 200811866 化特疋頁時，其下側之頁已經程式化。無論其對於當前頁 有何擾動效應，在鑒於此等擾動而對當前頁進行程式化驗 也時對其加以解決。本質上，程式化頁之序列應允許正進 于f式化之當别頁在其經程式化之後經歷圍繞其環境之最 小改變。因此，每一經程式化之頁僅受其上側之頁之擾動 且字線與字線之間的Yupir^^應藉由此程式化序列而有效 地減半。 鲁在記憶體單元之每一實體頁為多狀態的記憶體之情形 下序列較不直接。舉例而言，在2位元記憶體中，可將 與一子線相關聯之每一實體頁視作具有2位元資料之單一 頁或兩個單獨之邏輯頁（各具有丨位元資料之下部及上部位 元）。因此可在一次通過中關於兩個位元對實體頁進行程 式化’或在兩次單獨之通過中，首先關於下部位元頁且接 著稍後關於上部位元頁而對實體頁進行程式化。當將在兩 次單獨之通過中對每一實體頁進行程式化時，經修改之最 φ 佳序列為可能的。 圖40說明一記憶體之實例，其具有2位元記憶體單元且 使其頁以最佳序列程式化從而最小化鄰近字線上之記憶體 單元之間的Yupin效應。為了方便，表示法為如下：實體 頁P0、PI、P2、…分別常駐於字線W〇、wi、W2、_···上。 對於2位元記憶體而言，每一實體頁具有與其相關聯之兩 個邏輯頁’即各具有二進位資料之下部位元及上部位元邏 輯頁。一般而言，藉由LP(字線·邏輯頁）而給出特定邏輯 頁。舉例而言，將W0上之P0之下部位元及上部位元頁分 120806.doc -83- 200811866 別標為LP(O.O)及LP(O.l)，且W2上之相應者將為LP(2.0)及 LP(2.1) 〇 本質上，邏輯頁之程式化將遵循序列η以使得正進行程 式化之當前頁在其經程式化之後將經歷圍繞其環境之最小 改變。在此情形下，再一次在自底部至頂部之一始終如一 之方向上漸增地移動將有助於消除來自一側之擾動。此 外，因為每一實體頁可能具有兩次程式化通過，所以在程 式化對於實體頁上移時，當前上部位元頁在已對其鄰近的 下部位元頁進行程式化之後經程式化以使得該等下部位元 頁之擾動效應將在對當前上部位元頁進行程式化時得以解 決將為較佳的。因此，若程式化自LP(〇.〇)開始，則序列將 如以將產生 LP(O.O)、LP(l.〇)、LP(O.l)、LP(2.0)、 LP(l.l)、LP(3.0)、LP(2.1)、…之頁程式化次序 〇、i、 2、···、η而做記號。 關於LM代碼連同LA校正之快取讀取演算法 根據本發明之一態樣，實施用於快取讀取資料之機制以 使得即使對於校正視來自相鄰實體頁或字線之資料而定之 讀取操作，資料鎖存器及][/〇匯流排亦有效地用以在當前 頁正自§己憶體核心而被感應之同時切出先前讀取頁。詳言 之，較佳讀取操作為"先行”（"LA”）讀取且對於記憶體狀態 之較佳編碼為”中下"（"LM”）代碼。在必須以對鄰近字線上 之資料之預先必要的讀取而先行於對當前字線上之當前頁 之項取時，該預先必要的讀取連同任何〗/〇存取在讀取先 月J頁之循裱中經優先完成以使得可在先前讀取之頁忙於 120806.doc -84- 200811866 I/O存取之同時執行當前讀取。 於2005年4月5日申請的題為"Read Operations for Non-

Volatile Storage that Includes Compensation for Coupling^ 之美國專利申請案第11/〇99,〇49號（其全部揭示内容以引用 的方式倂入本文中）中已揭示乙八讀取機制。伴隨LA(”先行”) 校正之讀取基本上檢查程式化至鄰近字線上之單元中之記 k體狀恶且校正其對當前字線上正被讀取之記憶體單元所 造成之任何擾動效應。若頁已根據上文描述之較佳程式化 機制而程式化，則鄰近字線將來自緊於當前字線上方之字 線。LA校正機制將需要鄰近字線上之資料先於當前頁而 經讀取。 舉例而言，參看圖40,若待讀取之當前頁（n)處於WLm (例如WL1)上，則如將由§LA(n)所表示之la讀取將首先 讀取下一字線WLm+1(例如，WL2)且將資料結果儲存於一 貝料鎖存為中。接著，將接著鑒於SLA(n)結果而感應當前 頁且此將由S1’(n)表示。 如早先結合圖40所描述，在具有較佳程式化序列2LM 代碼中’下部頁（例如，Lp〇〇))將經程式化至％或接近於 db(中間狀態）。將僅在對貿1^+1下部頁（例程式 化之後程式化上部頁（例如，Lp(11))。接著將完全消除下 邠頁之WL與WL之間的Yupin效應。因此，將僅對"及 ’’C”狀態而不對”u”或"B”狀態執行資料相關之校正。 在LA續取之較佳實施中，使用鎖存器以指示讀取是 否發現"A”或"C”狀態或者”u”或”B"狀態。在前一情形下需 120806.doc -85 - 200811866 諸後;二形Γ需要校正。將藉由對感應參數之 前讀取S i α 4應㈣之字線電)而相應地校正當 1 η之相應單元。此藉由在調整之情況中感應-=在未調整之情況下感應另—次而對整個當前頁進行。 =將根據鎖存器是否指示校正而自此等兩次感應選擇頁 之每一單元之資料。

以LM代焉進行之讀取將需要在最終定下讀取結果之前 檢查LM旗標（藉由第二次通過讀取或藉由重設讀取資料）。 LA校正需在讀取#前字線之前首先進行下—字線讀取。 因此’需猎由狀態機而檢查來自下—字線讀取之lm旗標 及來自當前字線^LM旗標^在加匯流排棒於切換讀 取資料時經由；[/ 〇匯流排將此等兩個L M旗標輸出至狀態 機。 圖41說明根據圖37所示之習知機制的對mlm代碼連同 LA枝正之碩取快取之實施。基本上，習知機制係關於將 φ 對當前頁之感應藏於所感應之先前頁之資料切出時間内。 然而，在此情形下，必須以WLm+1上之額外先行讀取 SLA(n)先行於WLm上之當前頁感應Si，(n)。必須在確定所感 應之資料之前經由I/O匯流排輸出此等感應中之每一者之 LM旗標。鑒於來自sLA(n)之資料而執行當前頁感應Si，(n) 以產生當前頁之經校正之資料。應瞭解如圖38β所示，若n 為下部位元頁且上部位元頁尚未經程式化，則Si，(n)之後 可存在額外S2f(n)。 在開始於t0之下一循環中，接著如T(n)所指示而切出頁η 120806.doc •86- 200811866 之經校正的感應之資料。同時’當前感應現已以必須由 SLA(n+l)先行之SAn+l)而移動至下一頁。然而，來自此等 感應之LM旗標之輸出必須等待直至對頁n之切換了⑻完 成。此外’僅可在sLA(n+i)之、结果確定之後執行Μη+1)。 因此，Wl)僅可在資料切換週期之外執行且因此無法 藏於其之後。此在未充分利用鎖存器及1/〇匯流排時添加 額外感應時間，且浪費之時間對於每—後續循環重複。此 實施在使用LA校正時使使用者之讀取效能降級。 以LM代碼連同LA校正進行之快取讀取之較佳實施為以 所有感應將藏於資料切換内之方式而對下—字線感應及當 前字線感應進行管線式作業。下—字線感應總在當前字線 感應之前執行。在每-組資料切換内，將執行當前字線感 應且隨後為下下一字線感應。當已結束切出該組資料且 恥匯流排可用時，將首先取出下下一字線⑽旗標且對其 進行檢查。若LM旗標處於指示上部f未經程式化之狀態 中’則將下下-字線的感應之資料重設為"1 "(由於益校 =)。隨後將檢查當前字線LM旗標。視#前字線lm旗標而 定，保持所感應之資料或需執行另—感應（在下部頁讀取 之情形下）或者將資料重設為均為"丨"(在上部f讀取之情形 下）。對於具有2位元記憶體單元之記憶體，可藉由3個資 料鎖存器而管理所有此等感應及資料切出。 圖42說明以LM代碼連同LA校正進行之改良讀取快取機 制。自-t5至t0之第—循環為讀取WLm上之當前頁⑻之時 間且不同於循環之剩餘部分。如前所述，la校正需要在 120806.doc -87- 200811866 先之讀取SLA(n)，其中讀取A、讀取B及讀取c將感應 WLm+1上之單元狀態。來自此讀取之LM旗標FLA(n)將於_t4 輸出且受到檢查。若旗標指示上部頁在WLm+1上未受到程 式化，則感應之資料將被重設為均為”1"以指示將不存在 校正。右旗標指示上部頁已經程式化，則指示校正與否之 經鎖存之資料將保持為原狀。在-t3處，將根據早先描述之 LM代碼及LA校正機制以Sl，⑻及（可能地）S2，（n)感應WLm 上之當前頁。與圖41所說明之機制形成對比，亦對於下一 鲁頁（n+1)執行優先先行讀取。因此，在時間-t2處執行 SLA(n+l)且在_tl處輸出並檢查其lm旗標。 在第一循環之後，在to處的下一循環之開始，將如由 T(n)所指示而切出先前自Si，（n)感應之資料（現經LA校正）。 頁位址將首先遞增至常駐於由圖38所指示之次序給出之字 線上的（n+1)。因此，在時間仂處，伴隨著τ(η)之開始，對 第（n+1)頁之感應SAn+l)可立刻開始，因為其預先必要之 鲁先行S^(n+1)已在先前循環中完成。在u處的Si，(n+1)之結 尾處，將取出並檢查LM旗標F(n+1)且任何額外動作將^ LM旗標而跟隨。經校正之頁（叫之資料接著將準備好在 下一循環中切換。同時，雖然仍在切出頁（n)，但可預先且 在τ⑻之切換週期内執行對下—頁之j行感應I㈣）。 對頁⑻之切換τ⑻一完成，下一循環即開始且τ(η+ι)以 對經LA校正之頁（η+1)之資料的切出而跟隨。對於頁㈣） 之循環以與對於頁⑻之循環相似之方式輯續。重要特役 在於在早先循環中優錄行對於給定頁之先行讀取。 120806.doc .88- 200811866 圖43為說明改良讀取快取之示意流程圖·· 步驟81〇· 如卜 ^ 一' •在母一讀取循環（其中將自記憶體感應來自其 Y、〗之頁）中，在當前循環中輸出在上一循環中感應之 先如頁。 乂〆驟830 ·在該輸出先前頁期間感應當前頁，該感應當 j頁執行於§則字線上且需要在鄰近字線處之預先必要之 感：乂板正來自於鄰近字線上之資料的任何擾動效應。 v驟850 ·在早於當前循環之循環中優先地執行與當前 頁相關之鄰近字線之該聽必要的感應。 圖4為以進一步之清晰度說明圖41之步驟850的示意流 程圖： 步驟852 :輸出作為來自該預先必要之感應的資料之部 分而獲得之第一旗標。 步驟854 ·根據輸出之第_旗標而調整來自該預先必要 之感應之資料。 步驟856:鎖存資料以指示是否需要對於跟隨之對當前 頁之該感應而進行校正。 圖45為以進一步之清晰度說明圖41之步驟830的示意流 程圖： 步卿2:以或不以來自預先必要之感應之校正而執行 對當前頁之該感應。 步驟8 3 4 :輸出作為來自該當前感應之資料之部分而獲

得之第二旗標。 X 步驟836 ·回應於第二旗標，藉由將資料保持為不改變 120806.doc -89- 200811866 之狀態或將資料調整一預定值或者在另一感應條件集合下 重複對當前頁之該感應而獲得新資料來修訂來自該當前c 應之資料。 Λ田則感 步驟838 :鎖存根據來自預先必要之感應之資料是否指 示存在校正而經校正或未經校正的修訂資料。 已使用2位元LM代碼而描述以上之演算法。演算法為璧 於3個或3個以上之位元同樣地可應用之代碼。 ⑽ 雖然已關於特定實施例而描述本發明之各種態樣，但應 瞭解，本發明有權保護所附申請專利範圍之全部範疇。 【圖式簡單說明】 圖1A至圖1E不意地說明非揮發性記憶體單元之不 例。 圖2說明記憶體單元之n〇r陣列之一實例。 圖3說明諸如圖⑴所示的記憶體單元之nane^列之一 實例。 • 圖4說明對於浮動閘極於任—時間可儲存之四個不同電 荷Q1_Q4的源極-汲極電流與控制閘極電壓之間的關係。 圖5示意地說明藉由讀取/寫入電路經由列及行解碼器可 存取之記憶體陣列之典型配置。 圖6A為個別讀取/寫入模組之示意方塊圖。 圖6B展示由讀取/寫入模組之堆疊按照慣例實施之圖5之 讀取/寫入堆疊。 圖7A不意地說明具有一組經分割之讀取/寫入堆疊之緊 猜纪憶體裝置，其中實施本發明之改良處理器。 120806.doc -90. 200811866 圖7B說明圖7A所示之緊密記憶體裝置之較佳配置。 圖8示意地說明圖7A所示之讀取/寫入堆疊中之基本組件 的一般配置。 圖9說明圖7A及圖7B所示之讀取/寫入電路中之讀取/寫 入堆疊的一較佳配置。 圖10說明圖9所示之通用處理器之改良實施例。 圖11A說明圖10所示之通用處理器之輸入邏輯的較佳實 施例。

圖11B說明圖11A之輸入邏輯之真值表。 圖12A說明圖1〇所示之通用處理器之輸出邏輯的較佳實 施例。 圖12B說明圖12A之輸出邏輯之真值表。 圖13為圖10之簡化版本，其展示在本發明之二位元實施 例中與當前論述相關之一些特定元件。 圖14關於與圖13相同之元件指示對於上部頁程式化之鎖 存器分配，在其中讀入下部頁資料。 圖15說明以單頁模式進行之快取程式化之態樣。 圖16展示可用於下部頁至全序列轉換中之程式化波形。 圖17說明在具有全序列轉換之快取程式操作中之相對時 序。 圖18描述鎖存器在快取頁複製操作中之部署。 圖19A及圖19B說明快取頁複製操作中之相對時序。 圖20A說明在每一記憶體單元使用LM代碼儲存兩個位元 之資料時4態記憶體陣列之臨限電壓分布。 120806.doc -91 - 200811866 圖20B說明使用LM代碼在現有2循環程式化機制中進行 之下部頁程式化。 圖20C說明使用LM代碼在現有2循環程式化機制中進行 之上部頁程式化。 圖20D說明瞭解以LM代碼編碼之4態記憶體之下部位元 所需的讀取操作。 圖20E說明瞭解以LM代碼編碼之4態記憶體之上部位元 _ 所需的讀取操作。 圖21為說明將下一頁程式化資料載入未使用之資料鎖存 器中之背景操作的下部頁程式化之示意時序圖。 圖22為展示在使用QWP之4態上部頁或全序列程式化之 各種階段期間需追蹤的狀態之數目的表。 圖23為說明將下一頁程式化資料載入未使用之資料鎖存 器中之背景操作的上部頁或全序列程式化之示意時序圖。 圖24為說明根據本發明之一般實施例的與當前多階段記 • 憶體操作同時發生之鎖存器操作之流程圖。 圖25為下部頁程式化之示意時序圖，其說明使用可用鎖 存器而進行之讀取中斷操作。 圖26為上部頁程式化之示意時序圖，其說明使用可用鎖 存器而進行之讀取中斷操作。 圖27 w尤明與典型§己憶體操作相關聯之資訊之封裝。 圖28說明支援簡單快取操作之習知記憶體系統。 圖29為說明多個記憶體操作之排入佇列及可能合倂之流 程圖。 120806.doc -92- 200811866 之2^體操作符列及記憶體操作仔列管理器 乂 土晶片上控制電路之示意方塊圖。 ^為㈣抹除操作期間在背景中之快取操作之示意流 圖。 含、圖32為對記憶體陣列進行之抹除操作之*意時序圖，其 :月抹除_作之第—抹除階段期間之程式化資料載入操 作。 士、圖33為對記憶體陣列進行之抹除操作之示意時序圖，其 況明抹除操作之軟式程式化/驗證階段期間之程式化資料 載入操作。 、圖34為對記憶體陣列進行之抹除操作之示意時序圖，其 說明插入之讀取操作及使用可用鎖存器而進行之所得資料 輸出操作。 、 圖35為說明圖31之步驟78〇中在抹除操作期間在背景中 用於讀取擦洗應用之特定快取操作之示意流程圖。 圖36說明抹除期間之優先背景讀取。 圖37示意地說明典型讀取快取機制。 · 圖3 8A為關於快取讀取以LM代碼編碼之邏輯頁的示音時 序圖。 圖38B為關於以LM代碼進行之快取讀取在尚未對上部位 元邏輯頁進行程式化時讀取下部位元邏輯頁之特殊情开^中 的示意時序圖。 圖39說明對於2位元記憶體以所有位元感應而進行之快 取讀取之示意時序圖。 120806.doc -93- 200811866 圖40說明一記憶體之實例，其具有2位元記憶體單元且 使其頁以最佳序列程式化從而最小化鄰近字線上之記憶體 單元之間的Yupin效應。 圖41說明根據圖37所示之習知機制對於lm代碼連同LA 校正之讀取快取的實施。 圖42說明以LM代碼連同LA校正進行之改良讀取快取機 制。 圖43為說明改良讀取快取之示意流程圖。 圖44為以進一步之清晰度說明圖43之步驟850的示意流 程圖。 圖45為以進一步之清晰度說明圖43之步驟83 0的示意流 程圖。 【主要元件符號說明】 ，，1，， 記憶體狀態/邏輯狀態 511 記憶體狀態 6 主機 8 記憶體控制器 10 記憶體單元 12 分離通道 14 源極 16 沒極 20 浮動閘極 20， 浮動閘極 30 控制閘極 120806.doc -94- 200811866

30’ 34 36 40 42 50 54 56 100 130 160 170 180 190 212 212-1 212-k 214 214-1 231 300 301 310 控制閘極 位元線 位元線//操縱線 選擇閘極 字線 N AND單元 源極端子 汲極端子 記憶體陣列 列解碼器 行解碼器 讀取/寫入電路 讀取/寫入堆疊 讀取/寫入模組 感應放大器之堆疊 感應放大器 感應放大器 感應放大器資料鎖存器DLS SA鎖存器 I/O匯流排//資料I/O線 記憶體陣列 記憶體晶片 控制電路/記憶體控制器/晶片上主機介 面 120806.doc -95· 200811866

310， 311 312 312' 314 316 322 324 330 330A 330B 332

350 350A 350B

360 360A 360B 370 370A 370B 400 400-1， 晶片上控制電路 線 狀態機 有限狀態機 晶片上位址解碼器 功率控制模組 緩衝器 程式暫存器 列解碼器/佇列 列解碼器 列解碼器 記憶體操作佇列管理器/記憶體操作管 理器 區塊多工器 區塊多工器 區塊多工器 行解碼器 行解碼器 行解碼器 讀取/寫入電路 讀取/寫入電路 讀取/寫入電路 讀取/寫入堆疊 400-r 讀取/寫入堆疊 120806.doc -96· 200811866

410 堆疊匯流排控制器 411 控制線 421 堆疊匯流排 422 SABus/SBUS/線 423 DBus/線 430 資料鎖存器之堆疊 430-1 資料鎖存器/資料鎖存器之集合 430-k 資料鎖存器 431 互連堆疊匯流排 434-0 資料鎖存器DL0 434-1，…，434-n 貢料鎖存器 435 線 440 I/O模組 5 00 通用處理器 501 轉移閘極 502 轉移閘極 505 處理器匯流排PBUS 507 輸出 5 09 旗標匯流排 510 輸入邏輯 520 處理器鎖存器PLatch//設定/重 器PLatch//輸入邏輯 522 轉移閘極 523 輸出 鎖 存 120806.doc -97- 200811866

524 P型電晶體 525 P型電晶體 526 n型電晶體 527 η型電晶體 530 輸出邏輯 531 Ρ型電晶體 532 Ρ型電晶體 533 Ρ型電晶體 534 Ρ型電晶體 535 η型電晶體 536 η型電晶體 537 η型電晶體 538 η型電晶體 550 η型電晶體 A 斷續豎直線 ” A” 狀態 B 斷續豎直線 ，，B,， 狀態 BSI 輸出 ,，c，， 狀態 Da 臨限電壓 Dal 界線 Db 臨限電壓 Dc 臨限電壓 120806.doc -98- 200811866 DL0，…，DLn 鎖存器 DTN 補充信號 DTP 補充信號 dva 界線/臨限位準 DVb 界線 dvbl 界線 DVC 界線 Id 源極- >及極電流 Iref 參考電流 Ml，M2，··.，Mn 記憶體電晶體 MEM ΟΡΟ記憶體操作 MEM ΟΡ1記憶體操作 MTCH 補充輸出信號/資料 MTCH* 補充輸出信號/資料 n 序列 NDIR 控制信號 NINV 控制信號 ONE 信號 ONEB<0> 信號 0NEB<1> 信號 PBUS 信號 PDIR 控制信號 PINV 控制信號 Q1-Q4 電荷 120806.doc -99- 200811866

Si(n) 第一感應 SI 源極選擇電晶體 S2(n) 第二感應 S2 汲極選擇電晶體 SAN 補充信號 SAP 補充信號 t〇 時間 ti 時間 Ϊ2 時間 Ϊ3 時間 t4 時間 Ϊ5 時間 t6 時間 h 時間 t8 時間 t9 時間 tio 時間 til 時間 tl2 時間 tl 時間 -t2 時間 -t3 時間 t4 時間 -t5 時間 I20806.doc -100- 200811866 ΤΙ 電晶體 Τ2 電晶體 ，’U，， 記憶體狀態 Vco 控制閘極電壓 VPGM_L 值 VPGM—U 開始值 VT 臨限電壓 120806.doc -101-

Claims (1)

1. 200811866 十、申請專利範圍： 1 · 一種具有在若干相關聯之字線上的若干記憶體單元之若 干可定址頁的非揮發性記憶體裝置，其包含： 向一經定址之頁之每一記憶體單元提供的一資料鎖存 器集合，該資料鎖存器集合具有鎖存一預定數目之位元 之能力； 一狀態機，其用於控制一對一指定組之頁進行之讀取 操作； 該狀態機在一系列讀取循環中之每一者中感應並鎖存 一頁資料，其中在一當前讀取循環中之該感應及該鎖存 係針對一當前字線上之一當前頁資料，且係回應於來自 一鄰近字線之預先必要的資料而經執行以校正自其產生 之任何擾動效應； 該狀態機在該當前讀取循環之前優先地感應並鎖存 該當前頁之該預先必要之資料；且 該狀悲機在該當前讀取循環而非第一讀取循環中執 行對該當前頁之該感應及該鎖存，同時輸出_於剛剛過 去之讀取循環中感應並鎖存之先前頁。 2·如請求項1之記憶體裝置，其中該等記憶體單元各儲存 一位元之資料。 3.如請求項丨之記憶體裝置，其中該等記憶體單元各儲存 一個以上位元之資料，且一字線上之記憶體單元之每二 頁與-頁以上之二進位資料相關聯’該二進位資料對 於每一記憶體單元之個別位元。 ^ 120806.doc 200811866 4·如 '求項3之記憶體裝置’其中對該當前頁之該預先必 要之資料的該狀態機之感應及鎖存進一步包含： 輸出一作為來自該預先必要之感應的該預先必要之資 料之部分而獲得之第一旗標； 貝 回應於該第一旗標而調整該預先必要之資料；及 鎖2該經調整之預先必要之資料以指示是否需要對於 該當前頁而進行若干校正。 5.如請求項4之記憶體裝置，其中該第—旗標指示是否已 關於所有該等位元而對該鄰近字線上之若干記憶體單元 之預先必要之頁進行程式化。 6·如請求項5之記憶體裝置，其中： 當該第一旗標指示該鄰近字線尚未關於所有該等位元 而、、二私式化時，該預先必要之資料經調整以指示不需要 校正。 7·如請求項5之記憶體裝置，其中： _田該第一旗標指示該鄰近字、線已關於所有該等位元而 經耘式化時，該預先必要之資料經調整以指示需要校 正0 8·如請求項3之記憶體裝置，其中對-當前頁之該狀態機 之感應及鎖存進一步包含： 藉由來自該經調整之預先必要之資料的若干校正而執 行對該當前頁之該感應； 輸出-作為該當前頁之部分而獲得之第二旗標用於該 120806.doc -2- 200811866 *回應：該第二旗標，該狀態機藉由將該頁保持 變之狀態或將該頁調整至一 ^ 預疋值 或者以一藉A古空 一感應條件集合下重複對 百漆祛她 是對該虽刚頁之該感應而獲得之新 頁來替換，從而刷新該當前頁；及 ’ 鎖存該經刷新之當前 9·如請求項8之記憶體裝 預先必要之資料所指示 當前頁所進行之該狀態 字線電壓而執行。

   頁用於在下一讀取循環中輸出。 置，其中對於彼等如該經調整之 需要校正之若干記憶體單元的該 機感應係以一具有一預定升壓之 10·如請求項8之記憶體裝置 關於所有該等位元而對該 當前頁進行程式化。 其中該弟一旗標指示是否已 當前字線上之記憶體單元之該 11.如請求項1 〇之記憶體裝置，其中：

   該第二旗標指示該鄰近字線已關於所有該等位元而 經私式化時，該狀態機藉由將該當前頁保持為不改變之 狀態而在一空值操作中刷新該當前頁。 12·如請求項10之記憶體裝置，其中： 該等記憶體單元各儲存兩個位元之資料； 記憶體單元之該頁由一下部 只屯卜砟位π頁及一上部位元頁構 成，且 當該第二旗標指示該鄰近字線尚未關於所有該等位元 而經程式化且正被感應之該#前頁為_上部位元頁時， 該刷新該當前頁係藉由將該當前頁全部重設為一指示該 上部位元頁尚未經程式化之預定位元而進行。 120806.doc 200811866 13.如請求項1 〇之記憶體裝置，其中： 該等記憶體單元各儲存兩個位元之資料； 記憶體單元之該頁由—下部位元頁及-上部位元頁掮 成；且 當該第二旗標指示該鄰近字線尚未關於所有該等位元 而經程式化且該正被感應之當前頁為—下部位元頁時， 該刷新該當前頁係藉由相對於另-預定參考來感應該當 前頁而進行。 14. -種具有在若干相關聯之字線上的若干記憶體單元之若 干可定址1的非揮發性記憶體裝置，包含. 二經定址之頁之每一記憶體單元提供的一資料鎖存 …’該資料鎖存器集合具有鎖存一 之能力； <仅7〇 用於控制一對一指定扭夕百、仓> 卞6m頁騎之讀取操作之構件； 用於在-㈣料循射之每—者巾^

   貧料之構件，其中該用於一當 兮德在夕】項取循J哀中之該感應2 :鎖存之構件係針對一當前字線上之一當前 係回應於來自一鄭i斤宝綠 、'斗 J “ 4近子線之預先必要的資料以校正自j 產生之任何擾動效應；/ 應並鎖存該當 义用於在該當前讀取循環之前優先地感 刖頁之該預先必要之資料的構件；且 :非第-讀取循環中感應 前頁，同時輸出一於剛剛 之先前頁。 該用於在該當前讀取循環 並鎖存之構件感應並鎖存該當 過去之讀取循環中感應並鎖存 120806.doc 200811866 15· —種具有在若干相關聯之字線上的若干記憶體單元之若 干可定址頁之非揮發性記憶體裝置，其包含： 用於一同感應兩個二進位頁之一組且分別鎖存該兩個 二進位頁之構件； 用於在除了前兩個循環之每一操作循環輸出一經鎖存 之二進位頁之資料的構件；且 其中該用於感應及鎖存之構件每兩個操作循環啟動一 次，該用於輸出一經鎖存之二進位頁之構件亦同時啟 動。 16.:種讀取-具有在若干相關聯之字線上的若干記憶體單 元之若干可定址頁之非揮發性記憶體的方法，其包含： 在-系列讀取循環中之每一者中感應並鎖存_3頁資 料，^在_當前讀取循環中之該感應及該鎖存係針對 :當前字線上之一當前頁資料，且係回應於來自一鄰近 字線之預先必要的資料而經執行以校正自其產生之任何 擾動效應； 在該當前讀取循環之前優先地感應並鎖存該當前頁 之該預先必要之資料；及 ▲在該當前讀取猶環而非第—讀取循環中執行對該當 前〒之該感應及該鎖存，同時輸出-於剛剛過去之讀取 ^ 5衣中感應並鎖存之先前頁。 17·如请求項16之方法，其中該等記憶體單元各儲存 之資料。 18 ·如§奢求項16之太、土 ^ , 方去，其中該等記憶體單元各儲存一個以 120806.doc 200811866 上位元之資料，且一字線上之記憶體單元之每—頁與一 頁以上之二進位資料相關聯，該二進位資料對應於每一 記憶體單元之個別位元。 19·如請求項18之方法，其中對該當前頁之該預先必要之資 料的該感應及該鎖存進一步包含： 輸出一作為來自該預先必要之感應的該預先必要之資 料之部分而獲得的第一旗標； 、 回應於該第一旗標而調整該預先必要之資料；及 鎖存該經調整之預先必要之資料以指示是否需要對於 該當前頁而進行若干校正。 20·如請求項19之方法，其中該第一旗標指示是否已關於所 有該等位元而對該鄰近字線上之若干記憶體單元之預先 必要之頁進行程式化。 21·如請求項20之方法，其中： 當該第一旗標指示該鄰近字線尚未關於所有該等位元 而經程式化時，調整該預先必要之資料以指示不需要校 正。 22·如請求項20之方法，其中： 當該第一旗標指示該鄰近字線已關於所有該等位元而 經程式化時，調整該預先必要之資料以指示需要校正。 23·如請求項18之方法，其中對一當前頁之該感應及該鎖存 進一步包含： 藉由來自該經調整之預先必要之資料的若干校正而執 行對該當前頁之該感應； 120806.doc 200811866 輸出一作為該當前頁之部分而獲得之第二旗標； 回應於該第-爐押 朴丄 弟—旗軚，轎由將該頁保持為不改變之狀態 S 頁調整至—預定值 择隹人ΠΓ去义 稽田在另一感應條 …、口 對該當前頁之該感應而獲得之新頁來替 換，從而刷新該當前頁；及 24如二^ “刷新之當可頁用於在下-讀取循環中輸出。 r項23之方法，其中對於彼等如該經調整之預先必 貧料所指示需要校正之若干記憶體單元的該當前頁 所進行之該感應係以一且 y 八有預疋升壓之字線電壓而執 行0 25. Πϊ項23之方法，其中該第二旗標指示是否已關於所 有該專位元而對該當箭玄綠 了系田則子線上之記憶體單元之該 進行程式化。 ^ 26. 如睛求項25之方法，其中： 當該第二旗標指示該鄰近字線已關於所有該等位元而 經程式化時’該刷新該當前頁係一藉由將該當前頁保持 為不改變之狀態的空值操作。 27·如睛求項25之方法，其中： 該等記憶體單元各儲存兩個位元之資料； 記憶體單元之該頁由一下部位元頁及一上部位 成；且 當該第二旗標指示該鄰近字線尚未關於所有該等位元 而經程式化且正被感應之該當前頁為一上部&元頁時， 該刷新該當前頁係藉由將該當前頁全部重設為一指示該 -7- 120806.doc 200811866 上：位元頁尚未經程式化之預定位元而進行。 28·如请求項25之方法，其中·· 該等記憶體單元各儲存兩個位元之資料； 記憶體單元之該頁由一下 、， 成；且 下仏頁及-上部位元頁稽 當該第二旗標指示該鄰近 .^^ π 錢子線+未關於所有該等位元 而、4式化且該正被感應之當前頁為 該刷新該當前頁係藉由相對於失;時’ 前頁而進行。 預疋參考來感應該當 29. —種讀取一具有在若干相關 元之婪；π > ^ 子線上的若干記憶體單 兀之右干可疋址頁之非揮發性 丨王0己隱體的方法，其包含： 一同感應兩個二進位頁之一 位頁； 組且分別鎖存該兩個二進 在除了前兩個循環之每一操 Έ ^ ，、乍循衣輸出一經鎖存之二 進位頁之貧料；且 其中該感應及該鎖存在一經鎖存一 τ〜—進位頁自一 操作循環之該輸出期間每兩個操作循環執行一次。 120806.doc