TW200810121A - Lateral trench gate fet with direct source-drain current path - Google Patents

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200810121 九、發明說明： 【發明所屬之技術領域】 發明領域 本發明係有關半導體功率裝置技術，尤係有關形成一 5改良之溝槽閘極側向擴散的場效電晶體。 I：先前技術：j 發明背景 功率金屬氧化物半導體場效電晶體(M〇SFET)裝置已 被廣泛地使用於許多電子裝置，包括汽車電子裝置，硬碟 10驅動器和電源供應器等。通常，該等裝置的功能係如開關 而可用來將一電源供應連接於一負載。該等1^081^丁裝置 會被使用之一領域係為射頻(RF)用途。該等RF MOSFET裝 置係為橫向電晶體。目前在橫向（或側向擴散的)厘〇81^丁 (LDMOS)的進步栢較於基地台器材中iRF功率放大器的 15垂直MOSFET裝置已改良它們的性能和成本特性。 依據縮減表面場(RFSURF)原理的高壓LDMOS裝置會 提供一延伸的汲極區，其可用以支持該高切閉狀態電壓， 而減低導通電阻。當該裝置呈“on”狀態時，該低摻雜之延 伸的汲極區會操作如一用以傳送載子的漂移區。相反地， 20若該裝置係呈浐狀態，則該延伸的汲極區會變成一空乏 區來減小施於其上的電場，而造成崩潰電壓的提高。 該延伸汲極區的漂移電阻，及該裝置的導通電阻化〇“ 乃可藉增加該低摻雜汲極區中的雜質濃度而被進一步減 少。又，當該漂移區正支撐一高電壓時，在該延伸的漂移 5 200810121 品:添加層會協助耗d票移區。這些添加的導電性類 里又曰之各層係料電荷平衡或場成型層，並已在許多 RESURFLDMOS技術巾導致超接面結構的發展。 但是，在料通電阻和崩潰MVbd之間會有一折衷妥 5協’因為要延伸該具有藉增加雜質濃度來造成較高電荷密 度之工之層的邊界會較困難。近來，許多使用超接面结構 的RES卿LDM0S裝置已被建議降低該^⑽而不減少 Vbd。但疋，该等使用超接面結構的習知1^)]^〇8裝置會有 許多的缺點。例如，所推薦的LDM〇s裝置在矽塊區具有多 1〇數p型電荷平衡層，且一表面閘極電極會有高JFET電阻，其 會由於從該表面閘極至該等電荷平衡層的較長電流通路而 增加RDSon。其它被推薦之在該矽塊區中具有多數1>型場成型 層的LDMOS會使用溝槽式閘極電極，其中該電流會繞該溝 槽閘極流動並穿過各反向層。但是，環繞該閘極並穿過反 15 向層的電流會造成一高反向通道電阻，其會增加RDS〇n。 因此需要能提供依據RESURF原理之改良的ldMOS之 結構和方法。尤其需要一種具有較低導通電阻的LDMOS裝 置，其亦能供小心地控制該延伸的沒極區内之電荷以維持 一高崩潰電壓VBD。 20 【發明内容】 發明概要 依據本發明之一實施例，一場效電晶體包含一溝槽閘 極延伸至一半導體區中。該溝槽閘極具有一前壁面對一汲 極區，及一侧壁垂直於該前壁。一通道區沿該溝槽閘極的 6 200810121 侧壁延伸，並有一漂移區至少延伸於該汲極區與溝槽閘極 之間。該漂移區包含一疊導電性類型交替的矽層。 在一實施例中，當該FET在導通狀態時，一電流會穿 過該《矽層中具有第一種導電性類型的矽層而由該通道區 5 橫向地流至汲極區。 在另一貫施例中，一第二種導電性類型的本體區係鄰 設於該溝槽閘極的側壁，並有一第一種導電性類型的源極 區被設在該本體區内。該通道區會在該本體區中延伸於該 源極£之外周緣與該本體區的一外周緣之間。 10 在另一實施例中，一重本體區會鄰設於該源極區。 在又另一實施例中，該疊導電性類型交替的矽層會延 伸於一第二種導電性類型的基材上，且該重本體區會垂直 地延伸穿職疊導電性類鼓替姆層而終止於該基材内。 在又另-實施例中，該疊石夕層中具有第二種導電性類 15型者會與該通道區間隔分開，以容許離開該通道區的電流 可流經該疊矽層中具有該第一種導電性類型之矽層。 在另-實關巾，該疊秒層巾具有第二種導電性類型 者會在該通道區的正下方處中斷，以容許離開該通道區的 電流可流經該疊石夕層中具有該第一種導電性類型之石夕層。 20 依據本發明之另一實施例，—場效電晶體係如下地製 成。一/示移區會被製成而包含一疊導電性類型交替的矽 層。-第-種導電性類型並延伸至該疊導電性類型交替之 石夕層中的没極區會被製成。-延伸至該疊導電性類型交替 之石夕層中的溝槽閘極會被製成，而使該溝槽閑極具有一非 7 200810121 主動側壁及-主動側壁係互相垂直。一第二種導電性類型 的本體區會被製成鄰接該溝槽閘極的主動侧壁。該溝槽閘 極與該没極區係被製成令該溝槽閑極的非主動側壁面對該 >及極區。 5 在一實施例，一第一導電性類型的源極區會被形成於 該本體區内，而使-通道區被形成於該本體區内介於該源 極區之一外周緣與該本體區的外周緣之間。 在另一實施例中，一重本體區會被鄰設於該源極區。 在又另一實施例中，該疊導電性類型交替的矽層係被 10形成於一第二導電性類型的基材上，且該重本體區係被製 成會垂直地延伸穿過該疊導電性類型交替的矽層，並終止 於該基材内。 在另一實施例中，該疊導電性類型交替的矽層係被製 成令該疊層中具有一第二種導電性類型的矽層會與該通道 15區間隔分開，以容一離開該通道區的電流能流經該疊矽層 中具有該第一種導電性類型之石夕層。 在另一實施例中，該疊導電性類型交替的矽層係被製 成令該疊層中具有一第二種導電性類型的矽層會在該通道 區正下方處中斷，以容一離開該通道區的電流能流經該疊 20矽層中具有該第一種導電性類型之矽層。 對所揭發明之實質及優點的進一步瞭解將可參閱本說 明書的其餘部份和所附圖式而來達成。 圖式簡單說明 第1圖示出本發明一實施例之溝槽閘極LDMOS的立體圖； 8 200810121 第2圖示出本發明一實施例之溝槽閘極LDM〇s的平面圖·， 第3圖示出沿第2圖中之3-3,切線的截面圖； 第4圖示出沿第2圖中之4-4,切線的截面圖； 第5圖示出沿第2圖中之5-5,切線的截面圖； 5 第6圖示出沿第2圖中之6-6，切線的截面圖； 第7圖示出本發明一實施例中沿一穿過一電荷平衡屛 之平面的頂視圖；及 第8圖示出第2圖之溝槽閘極LDMOS的立體圖。 I：實施方式；j 10 較佳實施例之詳細說明

以下的描述會提供特定的細節俾使能徹底瞭解本發 明。但，專業人士將會瞭解本發明亦可不使用該等特定細 ，節來實施。本發明可以改變所示之結構和方法來實施，、， 能配合習用於該產業中的裝置和技術來被使用。 I 15 在漂移區中具有電荷平衡結構的縮小表面場側向把i 金屬氧化物半導體(RESURF LDMOS)裝置相較於未具=散 荷平衡結構的LDMOS裝置針對相同的崩潰電壓會^〜電 低的導通電阻RDSon。依據本發明之一實施例，導 " ^ 、电性類刮 交替輪變之橫向延伸穿插的矽層會被絕佳地整合在〜、 2〇閘極LDMOS中。該各電荷平衡層_成電荷會匹配於^糟 鄰的相反導電性類型之層，俾能使用一具有較低、Ά 濃度漂移H，並能在洲狀㈣藉耗盡來自該漂移區"的巧 等埋設層的電荷而獲得所需的阻斷。且，由於該等、、辕 電阻係反比於通道中的總電荷，故每―添加的埃 9 200810121 致使該裝置的導通電阻減少。 第1圖示出本發明一實施例的溝槽閘極LDMOS 1〇〇之 邛伤的立體圖，其漂移區11〇含有多數交互穿插的料層而 _ 相鄰之各層具有輪替交替的導電性類型。在第1圖中之各不 5同區域（包括源極區100、本體區108、η層112、1>層114等） 之印痕係被示於溝槽閘極115之一側壁上。該等交替的η型 層112和ρ型層114會延伸於漂移區11〇中。在所示實施例 • 中，穿插的η型層112等係為當該電晶體呈導通狀態時電流 會流過的料層，而各Ρ型層114會與其相鄰的η型層一起來形 1 〇成該電荷平衡結構。 溝槽閘極115包含一介電層103沿其側壁和底面延伸。 在一實施例中，沿該溝槽底面之該介電層的厚度係大於沿 該溝槽側壁之介電層的厚度。此有助於減少該閘極至汲極 的電容。一閘極電極1〇2(例如包含多晶矽）會填滿溝槽ιΐ5。 15在一貫施例中，該閘極電極係凹陷於該溝槽115内。 • 高摻雜的11型汲極區104會橫向地與溝槽閘極115間隔 _ 分開，並延伸穿過交疊的η-ρ層112、114，而將各11層112電 短接在一起。雖汲極區1〇4係被示出延伸至該等交疊層之最 底下η層112的相同深度，但其亦可被製成延伸至一更深或 較淺的深度。高摻雜的η型源極區1〇6和？型本體區⑽係沿 該溝槽不面對汲極區104的側面來形成。即，該源極和本體 區並不位於溝㈣極115與汲極區1G4之間。此構態會特別 地有利，因其提供-直接通道可供電流流通於源極區ι〇6和 汲極區104之間，故而能改善該裝置的Rd“。 200810121 當LDMOS 100在導通狀態時，一通道區會沿該溝槽側 壁形成於該本體區中。其電流係如第1圖中的虛線箭號所 示。如圖中所示，載子會由源極區106沿著溝槽側壁以多個 方向流入本體區108中，嗣分散穿過該等交疊層的11層112 5 等，最後匯集在汲極區104。於此電流路徑中的電阻可藉阻 止p層114等延伸至該通道區底下而來減少。但，在一變化 實施例中，p層114會延伸至該通道區底下，其能有利地免 除阻止p層114延伸至通道區底下所須的製程步驟。 第2圖示出本發明一實施例之溝槽閘極L 〇 M 〇 s的平面 10圖。二溝槽閘極215係互相垂直地間隔分開，並有一p型本 體區208延伸於其間。各溝槽閘極皆包含一閘極電極2〇2， 其係被一介電層203隔絕於相鄰的矽區域。N+源極區206會 被σ又成在本體區208内鄰接各溝槽。p+重本體區216係被設 於該一相鄰的源極區206之間，並在水平方向延伸超出本體 15區208的邊緣。重本體區216可用以減少一形成於該η型源極 區206、ρ型本體區20_η型汲極區2〇4之間的寄生η_ρ_η雙極 電晶體之基本電阻。此可確保該寄生η_ρ_η絕不會導通，且 當例有突崩潰或未鉗固的感應切換(UIS)等情事時，該裝置 仍了保持堪用無損。重本體區216若延伸超過本體區如8的 20邊緣將能更有效地執行此功能。 一源極互接層（未示出）會接觸該源極和重本體區。n+ 汲極區204係與溝槽閘極2〇2側向地間隔分開，並有一沒極 互接層（未示出）會接觸汲極區綱。在第2圖中所示的布局圖 案會沿全部的四個方向重複且鏡像對應地排列許多次。 11 200810121 如圖所示，源極區206、本體區208和重本體區216等皆 全部形成於該溝槽215不面對汲極區204的側面上。該溝槽 215的這些侧面於後會被稱為“主動侧面，，或“主動側壁，，，而 沒.有源極和本體區的側面（即面對汲極區2〇4的侧面）將被稱 5為“非主動侧面，，或“非主動側壁，，。在一實施例中，於該溝 槽215内沿該溝槽閘極215之底面及/或非主動側面的介電 層203會比沿其主動側面者具有一更大的厚度。此有助於使 該閘極至汲極的電容Cgd最小化。在其它實施例中，源極和 本體區係可沿各溝槽閘極215的僅只一側壁，或二側壁，或 10三侧壁，或全部四側壁來形成（即，各溝槽可具有一、二、 二、或四個主動側壁）。具有較多主動侧壁的實施例可提供 較高的裝置電流率。 當該LDMOS在導通狀態時，其電流流向係以點線箭號 213 4來示於第2圖中。如圖所示，電流會由源極區2〇6穿過 15本體區208沿著溝槽215的主動側面流動，嗣在其離開該本 體區時會分散開來。該電流嗣會穿過交疊層（未示出）的11層 流向汲極區204，並最後匯集於汲極區2〇4。故，第2圖中的 構造布局會有利地形成一由源極區206至沒極區2〇4的電流 路徑’其沒有任何結構阻障，而得減少該電晶體的導通電 20 阻。在第2圖中之LDMOS的結構會利用第3，4，5，6圖中 之沿切線3-3’，4-4’，5-5’和6-6’的截面圖來更完整地說明 於後。第2圖中的平面圖會被複製於第3〜6圖之各圖的正上 方，俾使該LDMOS的結構特徵能被更容易地看出。 第3圖示出第2圖中之平面圖在切線3_3,處的截面圖。在 12 200810121 第3圖中’右以一垂直線沿溝槽閘極215的中央劃下而將該 截面圖分成左右兩半，則其右半部會對應於第1圖的立體 圖該溝槽閘極215包含一凹陷的閑極電極2〇2，並有一介 . 電層203沿該溝槽的側壁和I面延伸，喊蓋著閘極電極 2〇2在變化實施例中，閘極電極202並不凹陷而完全地 填滿各溝槽閘極215。在漂移區中，各交替的電荷平衡 層212、214等會水平地延伸於溝槽閘極犯的非主動侧邊與 • 祕區2〇4之間。此結構係形成於-P型基材2〇1上。沒極區 等έ I伸深入該p型基材2〇1中，並電短接該電荷平衡結 10 構的η型層212。 第4圖不出在第2圖中之切線4_4，處的截面圖。交替的電 何平衡層212’ 2Μ等會在重本體區加的兩側水平地延伸於 重本體區216與沒極區2〇4之間。重本體區216會延伸穿過該 等交疊層而達到基材201。此可破保該等交疊層的所有㈣ Η層214皆會有一直接路徑通至接地電位（即基材電位）。 • 帛5圖示出在第2圖中之切線5_5,處的截面圖，其係沿循 - 冑槽側壁形成通道區之處（即該溝槽的主動側面）。源極區 206係形成於本體區内。該本體區沿著溝槽侧壁介於該 源極區2〇6的外周緣與本體區2〇8的外周緣之間的切片部份 20會形成該通道區。該源極和本體區的深度會決定該通道的 長度。延伸於汲極區204之間之該等交疊層的ρ型層214會在 本體區旗正下方處包含-間斷處。該間斷處在第$财係 以編號223來標示，並亦被標示在第7圖所示之沿一穿過一ρ 型層214之平面的頂視布局圖中。該間斷處223靠近該溝槽 13 200810121 的主動侧面能有利地使電流(如第5圖中之點線箭號所示）分 散開來並流經該等交疊層的11層212，而得最小化。 第6圖示出在第2圖中之切線6_6，處的截面圖，其係為一 垂直於第3〜5圖之截面的剖面。在第6圖中之某些區域的尺 5寸為了清楚之故乃被繪成比第2圖之平面圖中的對應區域 更覓一些。舉例而δ，源極區206和本體區208在第ό圖中會 顯得比在第2圖中更寬些。在第6圖中，溝槽閘極215清楚地 延伸牙過本體區208並沬入終止於漂移區内。雖溝槽閘極 215並不須要如此深入終止於漂移區内（即其亦可淺短地通 10過本體區208即終止）’但如此而為可改善該裝置的導通電 阻。在一需要較低閘極至汲極電容Cgd的實施例中，該溝槽 閘極215會延伸至一較淺的深度。源極區206會延伸於設在 中央的重本體區216與溝槽閘極215的主動側面之間。本體 區208會沿溝槽閘極215的主動側面之間的整個間隔延伸。 15 重本體區216會向下延伸穿過該等交疊層而達到基材201中。 該等交疊層會延伸穿過溝槽閘極215的主動側壁之間 的區域，但會與溝槽閘極215有一間距220。P型層214延伸 於溝槽閘極215之間的部份之寬度係以編號222來標示。該 間隔220和p型層寬度222亦被標示於第7圖的頂視布局圖 20 中。第7圖中，該p塑層214内由間距220和223所界定的缺槽 會被形成於該等通道區附近，俾有利地使電流能分散開來 並以最小的電阻流過該等交疊的電荷平衡層之n型層。在一 實施例中，該p塑層214的缺槽係相同於源極區206的尺寸。 此乃可利用被用以界定源極區206的同一罩體來形成ρ層 200810121 214中的缺槽，故得減免一阻罩層/步驟。在另_實施例中， 該p層214中的缺槽會被略除，而使p層214延伸於通道區底 下。此乃可減省形成p層214之缺槽所須的製程步驟。 在第8圖中，係示出一對應於第6圖之截面圖的立體 5圖。源極區2〇6、本體區208、及重本體區216會延伸於溝槽 215的主動側面之間。其中的點線示出該重本體區216如何 延伸穿過該等交疊層212、214並伸入基材201内。 一種用以製成第1〜8圖所示之LDMOS的方法將被說 明於後。該等交疊層212、214可被使用許多習知技術的任 10何一種來形成於基材2〇1上。該等技術典型包括使用光微影 法及η型摻雜劑例如砷或磷，及p型摻雜劑的離子植入。該 等乂豐層的實質尺寸及各離子植入的劑量和能量係被選成 能確保電荷平衡。 於一實施例中，在該穿插疊層底部的第一對n_p層係藉 15將P型摻雜劑植入一延伸於一P型基材上的第一η型磊晶矽 層内，而來形成於該第一磊晶層中。一第二η型磊晶矽層會 接著开^成於該第一磊晶層上，且嗣會被植入ρ型摻雜劑而在 該第一猫晶層中形成一第二對的n_p層。該等步驟會重複進 仃，直到所需數目的交疊n_p層被製成為止。在另一實施例 2〇中，該等交疊層係藉形成多數的P型磊晶層，並將η型摻雜 劑植入該等Ρ型磊晶層内而來製成。 在又另一實施例中，該等交疊層亦可被如下地製成。 長未摻雜的磊晶層於一基材上，植入摻雜劑來形成 一第一 nil層，然後再植入p型摻雜劑來在該第一^型層上形 15 200810121 成一 P型層。雨一第二未摻雜的蠢晶層會生長在該第一蠢晶 層上，且該等步驟會重複到所須數目的交疊n_p層形成為止。 在又另一實施例中’該等交疊層係藉生長一單獨的未 再U多數導電性類型交替的高能量植入物 5來摻雜該磊晶層而被製成。或者，該等交疊層可藉生長一 第一η型磊晶層於一基材上，然後生長一？型磊晶層於該第 一η型蠢晶層上而來形成。該等導電性類型交替的磊晶層之 生長會重複到所須數目的交疊層製成為止。 在該電荷平衡結構形成之後，會延伸穿過該等交疊層 1〇並達到該基材的高摻雜η型汲極區204可被使用習知技術例 如擴散沈入技術來形成。會延伸穿過該等交疊層的溝槽215 嗣可使用傳統的方法來製成。在一實施例中，該溝槽閘極 和該深汲極擴散區係以倒反順序來形成。在形成溝槽215之 後’ 一會襯塾該溝槽侧壁和底面的閘極介電層2〇3可被使用 15習知技術來製成。於一實施例中，在製成該閘極介電層之 别’一厚底部介電層（TBD)會被使用習知技術沿該溝槽215 的底部來形成。在又另一實施例中，一閘極介電層會沿溝 槽的主動側壁來形成，並有一較厚的介電層會沿溝槽的非 主動侧壁來形成。該TBD和沿非主動溝槽側壁的較厚介電 20層有助於減少閘極至沒極的電容。在所有該等不同實施例 中’一阻罩可被用來形成第7圖中所示之ρ層内的缺槽。因 在該等ρ層中的缺槽係大致延伸於該通道區附近，故其罩蔽 步驟並不需要精確對準。 當在溝槽内形成介電層203之後，閘極電極2〇2(例如包 16 200810121 含摻雜的多晶矽）會填滿溝槽215。在一實施例中，閘極電 極202係凹陷於溝槽215内。騎，延伸於相鄰溝槽之間的本 體區2〇8會被仙傳統的摻_植人絲祕。源極區2〇6 嗣會藉植入η型摻雜劑來形成於本體區2〇8中。最後，該高 5捧雜的重本體區216會藉在各源極區2〇6之間的區域中植入 Ρ型導電性的摻雜劑而來形成。傳統的製程步驟會被進行以 形成該LDMOS的其餘各層和區域，包括上方的介電層和互 接層等。 雖以上提供本發明之較佳實施例的完整描述，但仍可 10能有許多的變化、修正和等效實施。專業人士將可瞭解相 同的技術亦能應用於其它類型的超接面結構，以及更廣泛 地應用於其它種類的裝置。例如，該等超接面結構並不須 要呈交疊層的形式，而亦可採取其它的佈層形式，例如纖 維或蜂巢結構。又如另一例，在所述實施例中，該各不同 15區域的導電性類型亦可被倒反來獲得ρ通道的LDMOS。因 此，為了這些及其它的理由，以上描述不應被用來限制本 發明的範圍，其係由所附申請專利範圍來界定。 【圖式簡翠說明】 第1圖示出本發明一實施例之溝槽閘極ldm〇s的立體圖； 20 第2圖示出本發明一實施例之溝槽閘極LDMOS的平面圖； 第3圖示出沿第2圖中之3-3,切線的截面圖； 第4圖示出沿第2圖中之4-4,切線的截面圖； 第5圖示出沿第2圖中之5_5,切線的截面圖； 第6圖示出沿第2圖中之6_6，切線的截面圖； 17 200810121 第7圖示出本發明一實施例中沿一穿過一電荷平衡層 之平面的頂視圖；及 第8圖示出第2圖之溝槽閘極LDMOS的立體圖。 【主要元件符號說明】 100…溝槽閘極LDMOS 201…ρ型毅 110，210··.漂移區 204···ιι型汲極區 102，202…閘極電極 206...1ST源極區 103.. .203...介電層 208... ρ型本體區 104…沒極區 213…電流 106"·源極區 215...溝槽閘極 108...本體區 216...Ρ+重本體區 112，212…η型層 220，223…間距 114，214···ρ型層 222…延伸寬度 115...溝槽閘極 223…間斷處 18

Claims (1)

1. 200810121 十、申請專利範圍： 1. 一種場效電晶體(FET)，包含： 一溝槽閘極伸入一半導體區域中，該溝槽閘極具有 一前壁面對一第一導電性類型的汲極區，及一侧壁垂直 5 於該前壁； 一通道區沿該溝槽閘極的侧壁來形成；及 一漂移區至少延伸於該汲極區與溝槽閘極之間，該 漂移區包含一疊導電性類型交替的矽層。 2. 如申請專利範圍第1項之FET，其中當該FET呈導通狀態 10 時，電流會由該通道區穿過該疊矽層中具有第一導電性 類型者側向地流至該汲極區。 3. 如申請專利範圍第1項之FET，更包含： 一第二導電性類型的本體區鄰接於該溝槽閘極的 側壁；及 15 一第一導電性類型的源極區設在該本體區中，其中 該通道區會在該本體區中延伸於該源極區之一外周緣 和該本體區的一外周緣之間。 4 ·如申請專利範圍第3項之F E T，其中該源極區和汲極區係 被形成於該FET頂面上之個別的互接層電連接。 20 5·如申請專利範圍第3項之FET，更包含一第二導電性類型 的基材，而該疊導電性類型交替的矽層係延伸於該基材 上，其中該溝槽閘極會伸入該疊導電性類型交替的矽層 中，並終止於一深度處其係在該本體區底面與該基材頂 面間之距離的下半部中。 19 200810121 6.如申凊專利範圍第3項之FET，更包含一重本體區鄰接於 該源極區。 7·如申請專利範圍第6項之FET，更包含一第二導電性類型 的基材’而該疊導電性類型交替的矽層係延伸於該基材 5 上，其中該重本體區會垂直地延伸穿過該疊導電性類型 交替的矽層並終止於該基材内。 8·如申請專利範圍第6項冬FET，其中該重本體區會垂直地 延伸牙過該受導電性類塑交替的矽層，並電短接該疊矽 層中具有第二導電性類型者。 10 9·如申請專利範圍第1項之FET，其中該溝槽閘極包含： "電層概墊著該漠槽閘極的前壁和侧壁；及 一閘極電極至少部份地填滿該溝槽閘極。 10.如申請專利範圍第9項之FET，其中沿該溝槽閘極底部的 介電層係比沿其各壁者更厚。 15 U.如申請專利範圍第9項之FET，其中沿該溝槽閘極之底部 和前壁的介電層係比沿其側壁者更厚。 I2·如申請專利範圍第1項之FET，其中該疊矽層中具有一第 二導電性類型的㈣係與該溝槽閘極的側壁側向地間 为開’而不延伸於該通道區底下。 20 13· #中請專利範圍第1項之FET，其中該疊秒層中具有一第 二導電性類型的矽層並不延伸於該通道區底下。 14·如申請專利範圍第i項之FET，其中該汲極區會垂直地延 :穿财疊導電性類型交替的料，並電短接該疊石夕層 中具有第一導電性類型者。 20 200810121 15.如申請專利範圍第i項之FET，更包含—第二導電性類型 的基材’而該疊導電性類型錢_層係延伸於該基材 上，其中該没極區會垂直地延伸穿過該疊導電性類型交 替的石夕層並終止於該基材内。 5 16.如中請專利範圍第1項之册，更包含—通道區沿該溝槽 閘極的前壁來形成。 9 17·如申請專利範圍第16項之FET，更包含·· • 一第二導電性類型的本體區鄰接於該溝槽閘極的 前壁；及 1〇 一第一導電性類型的源極區設在該本體區内，其中 乂月）土的通道區會在該本體區内延伸於該源極區之 一外周與該本體區的一外周緣之間。 Μ· 一種側向場效電晶體(FET)，包含： 多數的溝槽閘極伸人—半導域巾，該等溝槽間 15 極係沿各縱列排列，每—溝槽閘極具有二主動側壁和二 • 非主動側壁，該二非主動側壁係垂直於該二主動側壁，· • 多數第一等電性類型的汲極區，各汲極區係位於每 二相鄰的溝槽閘極縱列之間，而使各溝槽閘極的各非主 動侧壁面對相鄰的汲極區，各汲極區會與相鄰的溝 2〇 _列側向地間隔分開； 曰 通道區沿各溝槽閘極的主動側壁來形成，·及 一漂移區延伸於該等汲極區與其相鄰的溝槽閘極 縱列之間且在相鄰的溝槽閘極之間，.該漂移區包含一疊 電性類型交替的石夕層。 21 200810121 19.如申請專利範圍第18項之侧向FET，其中當該側向FET 呈導通狀態時，一電流會由各通道區穿過該疊矽層中具 有第一導電性類型者侧向地流至相鄰的没極區。 20·如申請專利範圍第18項之側向FET，更包含： 5 一第二導電性類型的本體區被設成鄰接各 >冓槽閘 極的各主動側壁；及 一第一導電性類型的源極區設在各本體區内，其中 各通道區會在一對應的本體區中沿伸於該源極區之一 外周緣與該本體區的一外周緣之間。 10 21.如申請專利範圍第20項之側向FET，其中該等源極區和 汲極區係被設在該側向FET頂面上的個別互接層電連 接。 22.如申請專利範圍第20項之側向FET，更包含一重本體區 設於每二相鄰的源極區之間。 15 23.如申請專利範圍第20項之側向FET，更包含一第二導電 性類型的基材，而該疊導電性類型交替的矽層係延伸於 該基材上，其中各重本體區會垂直地延伸穿過該疊導電 性類型交替的矽層並終止於該矽層内。 24·如申請專利範圍第20項之側向FET，其中各重本體區會 20 垂直地延伸穿過該疊導電性類型交替的矽層，並電短接 該疊矽層中具有第二導電性類型的矽層。 25.如申請專利範圍第18項之側向FET，其中各溝槽閘極包含·· 一介電層襯墊著該溝槽的主動側壁、非主動側壁和 底部；及 22 200810121 一閘極電極至少部份地填滿該溝槽閘極。 26 ·=請專利範圍第2 5項之側向F Ε τ，其中沿該溝槽閘極 -的；I電層係比沿其主動和非主動側壁者更厚。

   10 15

   20 27.如申請專利範圍第2 5項之側向FET，其中沿該溝槽間極 之底部和非主動側壁的介電層係比沿其主動側壁者更厚。 8·如:請專利範圍第i 8項之側向FET，其中該㈣層中具 2第二導電性類型的矽層會與各主動側壁侧向地間隔 分開而不延伸於該通道區下方。 29·如^申請專利範圍第19項之側向FET，其中該疊石夕層中具 有第一導電性類型的矽層不會延伸於各通道區下方。 3〇.如申請專利範圍第18項之側向FET，其中各汲極區會垂 直地延伸穿過該疊導電性類型交替的石夕層，並電短㈣ 疊矽層中具有第一導電性類型的矽層。 31·如申請專利範圍第！項之側向FET，更包含一第二導電性 類型的基材，而該疊導電性類型交替的矽層係延伸於該 基材上，其中各汲極區會垂直地延伸穿過該疊導電性類 型交替的矽層並終止於該基材内。 32· —種形成一場效電晶體(FET)的方法，包含·· 形成一漂移區，其包含一疊導電性類型交替的矽層，· 形成一第一導電性類型的汲極區延伸至該疊導電 性類型交替的矽層中； 形成一溝槽閘極伸入該疊導電性類型交替的矽層 中該溝槽閘極具有一非主動側壁和一主動側壁係互相 垂直；及 23 200810121 形成-第二導電性類型的本體區鄰接於該溝槽間 極的主動側壁’其中該溝槽閘極和祕區係被製成使該 溝槽閘極的非主動側壁面對該汲極區。 33·如申請專利範圍第32項之方法，更包含： 在該本體區中形成—第_導電性類型的源極區，而 使-通道區被形成於該本體區中介於該源極區之一外 周緣與該本體區的一外周緣之間。 34. 如申請專利範圍第33項之方法，更包含·· 形成一互接層於該FET的頂面上，該互接層包含一 源極互接部會電接觸該源極區，及一汲極互接部會電接 觸該汲極區。 35. 如申请專利範圍第33項之方法，更包含： 形成一重本體區鄰接於該源極區。 36·如申明專利範圍弟35項之方法，其中該疊導電性類型交 替的矽層係形成於一第二導電性類型的基材上，且該重 本體區係被製成會垂直地延伸穿過該疊導電性類型交 替的矽層並終止於該基材内。 37·如申睛專利範圍第35項之方法，其中該重本體區係被製 成會垂直地延伸穿過該疊導電性類型交替的矽層，並電 短接該疊矽層中具有第二導電性類型的矽層。 38·如申請專利範圍第34項之方法，更包含·· 形成一介電層襯墊著該溝槽閘極的主動侧壁、非主 動侧壁和底部；及 形成一閘極電極至少部份地填滿該溝槽閘極。 24 200810121 =利贿33項之方法’其一介電層的 沿該溝槽閘極的底部形成一底部介電層；及 沿該溝槽_的前壁和側壁形成_侧壁介電層，該 底部介電層係比該側壁介電層更厚。 _ 10 15 20 4°.Γ請專利範圍第32項之方法，其:中該疊導電性類型交 θ的石夕層係被製成使該疊石夕層中具有_第二導電性類 型的石夕層會與該溝槽閘極側向地間隔分開而不會延伸 於该本體區下方。 41·=申請專利範圍第32項之方法，其中該疊導電性類型交 ㈢的石夕層係被製成使該疊石夕層中具有—第二導電性類 型的石夕層不會延伸於該本體區下方。 42.=申請專利範圍第32項之方法，其中觀極區係被製成 β直地延伸穿過該疊導電_敎替的料，並電短 接該疊石夕層中具有第-導電性類型的石夕層。 钱如申請專利範圍第32項之方法，其中該疊a導電性類型交 替的石夕層係形成於—第二導電性類型的基材上，且該沒 極區係被製成會垂直地延伸穿過該疊導電性類型交替 的矽層並終止於該基材内。 钟如申請專利範圍第32項之方法，其中該形成一漂移區的 步驟包含： 开》成一第一導電性類型的蠢晶層於-第二導電性 類型的基材上；及 中，而 將—第二導電性類型的摻雜劑植人該蟲晶層 25 200810121 使該磊晶層的較上區域轉變成第二導電性類型。 45. 如申請專利範圍第32項之方法，其中該形成一漂移區的 步驟包含： 形成一第一導電性類型的磊晶層於一第二導電性 5 類型的基材上；及 形成一第二導電性類型的磊晶層於該第一磊晶層上。 46. 如申請專利範圍第32項之方法，其中該形成一漂移區的 步驟包含： 形成一磊晶層於一第二導電性類型的基材上； 10 將第一導電性類型的摻雜劑植入該磊晶層中，而使 該磊晶層的較下部份轉變成第一導電性類型；及 將第二導電性類型的摻雜劑植入該磊晶層中，而使 該磊晶層的較上部份轉變成第二導電性類型。 26