TW200810126A - Bottom substrate for liquid crystal display device and the method of making the same - Google Patents
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Description
200810126 ^ 九、發明說明: 【發明所屬之技術領域】 本發明係關於一種液晶顯示裝置及其製備方法,尤指 一種具有低阻抗導線結構之液晶顯示裝置及其製備方法。 5 【先前技術】 由於積體電路製作成本與元件操作速度的考量,積體 修 電路製程技術已邁入ULSI (ultra large scale imegrati〇n)階 段,使得後段金屬連線製程朝向多層化及微細化發展。然 10而,伴隨金屬連線微細化製程所產生的問題,首先萨 是,金屬導線間介電層產生的電容效應而造成訊 度下降的問題。 電路信號傳遞的快慢是決定於電阻(R)舆電容乘 積,RC乘積值越小,則傳遞速度越快。因此,傳統解決内 15連金屬導線訊號延遲的方法常用的有使用較低電阻係數的 *屬作為金屬導線,或者使用較低介電常數的材料作為金 屬層間的介電材料,以提升導線的訊號傳輸速度。 十旦液晶顯示裝置相較於傳統的映像管監視器,具有低耗 電罝、小體積及無輕射的優點。隨著薄膜電晶體液晶顯示 2〇 =日趨大型化、南解析度之需求,金屬導線訊號傳輸的延 遲見象(RC Delay)將變為嚴重。為了提升薄膜電晶體驅動 Λ號的傳輸速度’目前亟需採用低電阻率的金屬,例如: 銅、銀、或金等,作為平面顯示基板之金屬導線或閘電極, 以解決驅動訊號延遲的問題。 5 200810126 ^然而,銅材料應用尚存在待克服的問題,例如:易於 氧化及濕氣腐蝕、黏附性不佳、層間擴散等,所以常以多 層結構解決上㈣點’但此多層結構之銅導線卻會增加二 續蝕刻製程的困難度。 一般傳統面板内金屬導線設計都以Alm或者 Ti/Al/TKTiN)來生產,但習用設計有片電阻⑽⑽心加 10 15 20 resm)過高的問題。且當面板内有斷線或者異物阻斷電 路,往往需經由修復線路(1*邛以1:1比勾完成修復,但訊號所 經路徑將變為原有的2〜3倍。以圖1A說明,面板上原本由 SATB5導線所提供之電路八發生斷線5〇〇時,將改由修復線 路(電路B)進行電流供應,而此修復線路之路徑比原本路徑 長’將因而導致RC delay的時間增加且訊號衰減變形,而 造成無法修復的弱線’因此修復的機制也無法發揮效果。 ,此外,經傳統製程之薄膜電晶體結構中,閘極1〇〇外 (Gate profile)在乾餘刻之後,其與基板〇〇接觸之角度一 般需呈6G〜8G度夾角,如圖2A所示。但在實作上,閘極1〇〇 卻易形成異常型式,即呈近乎9〇度的外型,如圖2b。此時 閘極絕緣層200濺鍍上去時,閘極絕緣層的階梯覆蓋率 (p coverage)較差,谷易造成裂開(crack)現象,進而 w成源極與閘極之漏電(S_G leakage),進而影響良率。因 此如改以鑲嵌式閘極導線,則可避免上述缺失。 雖d 4知可使用銅製程來改善傳統面板設計時面臨 之上述困難,但是阻值不易匹配的問題仍待解丨,因此如 果從材料本身進行改善,將可避免如上述面板設計時之困 6 200810126 難 ,同時提升面板製作之效率 £發明内容】 本發明提供一種液晶顯示器 (Tm反)之製作方法,与直接電日日豸陣列基板 薄膜㈣㈣以 ,、了直接形成具有鑲嵌相極導線之 、包日日體、、、口構,且可作為修復線路之 降低面板内拉線的阻值,對於斷線的修復有;;;助可有效 接也提高產品的良率,避免產 "力贫,間 加其他元件,增加開發 15 ^明液晶顯示器用基板(TFT板)之製作方法,包括⑷ 〃土反’⑼形成—圖案化之透光層於盆 圖案化透光層係具有複數個凹槽彻成-第一阻障;: 凹=(:”真充—第一金屬層於第一阻丄阻= 益屬層之表面與透光層之表面位於同―平面 序形成一第一絕緣層盥一半導 ,〇)依 光層上。 I、 ^體層於弟—金屬層與部分透 障列ΓΓ本Γ月方法之上述步驟,可完成-液晶顯示器用 努作;=構。而本發明液晶顯示器用陣列基板之 =r (f)形成-圖案化之第二金屬層於半導 ::表面w分之圖案化透光層表面,並暴露出部分半導 體層’㈣成1膜電日日日體之—汲極結構與—祕結2 以⑽)形成1明導電層於部分透光層、與祕結構之部 :弟一金屬層表面。經步驟(f)與(g),可同時完成薄膜電晶 體結構之製作。 曰 20 200810126 本务明更包括一種呈山 結構,包括:―从.1有^式閑極導線之薄膜電晶體 凹槽係填充有第一阻障層與第 芦槽層’其中 夾置於第-金屬層與透光芦曰弟-阻障層係 一全屬芦上· . .t a之間,一絕緣層,係形成於第 至屬層上,-半導體層,係形以絕緣〶上;: 屬層與:汲極金屬層,係形成於半導體層:部分週缘、:且 層與汲極金屬層係電性連接。 遷月 10 15 20 一八=7具有鑲嵌式閘極導線之薄膜電晶體結構中,第 至屬I、絕緣層之間更可包括一第二阻障層。 m明方法或結構中,適用之半導體料 =一 ΪΓ層或一多晶梦層。而適用之透光層材料亦 …限可為習用任—種具透光或半透光之材料,或是一 在X疋厚度下可具備透光效果之材料,較 500A〜2_A之-非晶石夕層㈣ι:Η)。 +又耗圍在 本發明第—阻障層的形成可以使片電阻較易於控制, 遺後形成之第—金屬層的片電阻控制在理想範圍中。同 時,可避免基材中的驗金屬離子擴散至晶種層,且避免銅 /、s種二的材料擴散至底層基板’因此,於晶種層沈積於 基板之月;)本發明之第一阻障層較佳可先沈積於基板上。 於本叙明中,較佳之第一阻障層材料不限,較佳係可 包括-選自由氧化發、氮化邦iNX)、氧化銘、氧化叙、氮 化鈦⑽)、氧化銦錫、碳㈣、氮與歸雜之碳切、翻、 8 200810126 鉻、鈦、鎳、鎢、釕、鈷、磷以及其組合所組成之材料, 且更佳之第一阻障層材料可為氮化鈦。 本發明方法中,步驟(C)係利用一物理氣相沈積、化學 氣相沈積、蒸鍍、濺鍍、或電鍍,以沈積第一阻障層於基 板之表面。其中電鍍係可為有電電鍍、無電電鍍或自身催 化電鑛(auto catalytic plating)。較佳者,本方法中步驟⑷ 係可以無電電鍍或自身催化電鍍方式,沈積第一阻障層於 基板之表面。而所沈積之第一阻障層之厚度不限制,較佳 之厚度範圍在500A〜1000A之間。 10 15
20 不敛月万法之步驟(c)之後,步驟(d)之前,更包括一 步驟(Cl) ’形成-晶種層於第—阻障層表面。本發明晶種層 之材料無限制,較佳的晶種層材料可包括一選自由全、/、 銅、鎳、鎢、翻、钻、釘、鈦、錯、給、鈮、组'鈒、鉻、 錳鐵飽4白、銘、以及其組合所組成之金屬。此外, 上述金屬合金、摻雜’例㈣1等之上述金屬衍生物, 或與銅導線層相同之材料,亦可作為本發明晶種層材料。 A材ί:::種層可抑制或減少第一金屬層的金屬擴散至 基材底層材料’並且可增 料之間的附著性。标4底層料與P金屬層材 餐月較佳實施例中,晶種声的带忐 係可利用-至少含全屬"s 曰曰種層的形成 ..、 至屬塩類、PH值調整劑、界面活性劑、 濕潤劑、以及酸性觸媒等成分之晶種溶液形成。 / 本1明形成晶種層之步驟可為任何一種於美板上 形成一晶種層之萝藉 、土扳上 離子化金屬電漿H 利用—物理氣相沈積,例如 理軋相沈積(IMP-PVD);化學氣相沈 9 200810126 積,1如電漿辅助化學氣相沈積及熱化學氣相沈積;蒸鍍, 例如金屬蒸鑛;錢鑛,例如長_鑛及準直麟;或電參, 例如濕式製程之無電電鍍、有電電鍍,以沈積一晶種: 本發明平面顯示基板之表面。 曰、 較佳的是,本發明方法中晶種層可以無電電鍍方 自身催化電财式’沈積於基板之表面。同時 = 層之厚度約為1500 A〜4000 A。 10 15 20 本發明中一較佳實施例之第一金屬層的形成,係 予鍵或自身催化電鑛等方式,將—金屬沈積於基板 "^之凹槽内’為—第―金屬層。本發明中較佳第—金 層係包含一銅或銅合金。且本發明中第一金屬層之厚产 圍較佳可為1500 A〜4000 A之間。 又& 本發明方法之步驟⑷之後,更可包括一步驟(dl),於 -金屬層表面形成—第二阻障層。第二阻障層之材料 :艮’較佳係包括一選自由氧化石夕、氮化石夕、氧化紹、氧化 ,!、齓化鈦、氧化銦錫、碳切、氮與氧摻雜之碳化石夕、 :、鉻、鈦、鎳、鎢、釕、鈷、磷以及其組合所組成之材 於本發明方法中,步驟(d)中使第二阻障層之表面 光層之表面係位於同一平面,較佳的方式,是以祕刻或 化學顏拋光處理(CMP),以透光層為飯刻終點,藉以使第 -阻障層之表面與透光層之表面位於同一平面。此外,於 本發明中之第二阻障層係經回火處理,使本發明中,較佳 4為於銅層之第一金屬層表面形成一銅石夕化物(Cu㈣, 10 200810126 口而可使作為導線之銅金屬具有較低之接觸電阻。同時, 本發明中第二阻障層之厚度範圍不限,較佳為5〇〇A〜1〇〇〇人 之間。 於本發明中,較佳濕蝕刻係利用一含過氧化氫 5 (H2〇2)、硫酸(Η2804)、乙醯苯胺(acetanilide)、酚磺酸鈉 (Uni pheno1 sulfonate)、及硫代硫酸鈉所組成之钱刻液 進行。 、此外,本發明液晶顯示器用陣列基板之製作方法中, 10 15 20 所適用之平面顯示基板無限制,較佳可為一矽基板、一玻 =基板、或-塑膠基板4更佳可為—適用於主動矩陣驅 ^之平賴示基板,例如但不限於此:未摻雜之硬玻璃、 雜玻璃(PSG)、i磷摻雜玻璃、鈉趟玻璃、硼石夕酸鹽 臨璃朋Μ納鹽玻璃、驗金屬之硼石夕酸鹽玻璃、石夕酸銘 ιΓ入铭’碎^鹽玻璃、驗土金屬之銘事技鹽玻璃、 或其組合。 平面ί發面顯示陣列基板之製備方法可應用於任一種 薄膜電晶體製程中:1用於薄膜電晶體液晶顯示器的 ^ ^ 乂同日寸形成一薄膜電晶體,以及一可 作為修後線路之金屬導線。 【實施方式】 貫施例1、導線之製備 首先,4共—主 机逯先層20,如圖3Α所示。於本 11 200810126 ' 例中透光層為一非晶矽層(a-Si:H)。然後利用第一光罩3〇 進行曝光顯影,配合蝕刻,進行透光層之圖案化,藉以定 義,=數個作為導線位置之凹槽21,如圖3B所示。經過曝 "、員〜興餘刻,本例中最終之透光層20厚度範圍在5〇〇A 5 〜2000A之間。 接著’以錢鑛方式,於透光層2〇與部分基板1〇上全面 的幵/成第一阻障層40,如圖3 C。本例中係以氮化鈦(TiN) 作為第一阻障層4〇。然後於基板1〇上全面性塗覆上一層負 型光阻50,並以上述同樣之第一光罩30進行曝光顯影,如 1〇圖3D所示。餘刻掉凹槽21範圍以外之第一阻障層爾,接 著私除負型光阻5〇,暴露出第一阻障層,如圖π所示。 接著’鏡上一作為第一金屬層之銅層6〇,如圖3F。本 例^,第一金屬層60的形成,係可以化學鍍或自身催化電 鍍等方式,將基板的欲鍍面先浸在含有銅晶種溶液,形成 一銅曰曰種層(圖未示)之後,再浸入含有硫酸銅、硫酸、鹽酸、 2澤劑、平整劑等的溶液中,利用通入電流後,使銅離子 • ㊣原在銅晶種層的表面以沈積成-鋼層60。本例中,銅層 之厚度範圍在测A〜4_ A之間。之後,經濕餘刻时 式,以透光層20為蝕刻終點,使銅層6〇之表面與透光層 20 之表面位於同一平面,如圖3G。 、、本例中濕蝕刻的進行,是利用硫酸雙氧水做為蝕刻 $ ’其組成至少包括:過氧化氫、10~15%之硫酸、乙醯苯 月女、酚磺酸鈉以及硫代硫酸鈉等。濕蝕刻的方式可適用在 各種尺寸的玻璃基板。於本例中,較佳之濕钱刻操作溫度 12 200810126 在40C〜50C之間。化學機械拋光處理(CMp)同樣可適用於 本發明,但疋在大型玻璃基板之操作時,則可採用濕蝕刻 方法。一般而言,濕蝕刻方法可適用各種尺寸的玻璃基板, 並具有量產性。 5 最後,依序於銅層6〇與部分透光層20上,以電漿增強 式化學蒸氣沈積法,於小於攝氏3〇〇度之溫度下,形成一第 一絕緣層70與一半導體層80。於本實施例中係以矽氮化物 (SINX)、矽氧化物(si〇x)、或矽氧氮化物(8Ι〇χΝγ)作為第一 絕緣層70之材料,且所形成之厚度範圍在15〇〇人〜4〇〇〇入之 10間。而半導體層80於本實施例中為一摻雜式非晶形矽歐姆 接觸層(n+/a-Si:H layer),其厚度範圍在5〇〇A〜4〇〇〇人之間。 最後完成可作為修復線路之導線結構,如圖3H所示。 如圖3H,本例係形成一鑲嵌式之導線結構,其結構包括基 板10,透光層20;鑲嵌於透光層2〇間之銅層6〇;夾置於銅 15層6〇與透光層20之間,防止銅離子游離至透光層20上之第 一阻障層40;以及全面性形成於基板上的絕緣層7〇以及半 導體層80。 實施例2、導線之製備 20 本實施例之製備方式可參考圖4A-圖41。其中圖4A-圖 4G所示之步驟與實施例J圖3八_圖3G相同。不同的是,本實 鉍例在鍍上一作為第一金屬層之銅層6〇,並使銅層之表 面與透光層20之表面位於同一平面之後,接著形成一第二 阻障層90於鋼層60之表面,如圖4H。 25 第一阻障層90之形成,於本例中係以化學氣相沈積法 13 200810126 電水i日強式化予瘵氣沈積法(pECVD),通入矽甲烷(siH4)氣 體,於35〇C温度下進行回火(a腿eal)處理,以使得銅層6〇 表面反應成一層銅-矽化物(CuSix),其厚度為〗5〇A〜6⑽入之 間。第二阻障層90可使銅金屬製成之導線表面具有較低的 5 接觸電阻。 ^最後,依序於第二阻障層9〇與部分透光層20上形成一 第1巴緣層7〇與一半導體層80,即完成作為修復線路之導 線結構,如圖41。本實施例所製備出之導線結構,包括: 基板1〇,透光層20 ;鑲欲於透光層20間之銅層60 ;夾置於 H) _6G與透光㈣之間,防止銅離子義至透光層2〇上之 ^-阻障層4G ;夾置於銅層6()與第—絕緣層7()間之第二阻 章a 90,以及王面性形成於基板上的絕緣層以及半導體 15
20 、本例70成之結構亦可茶考圖1B所示,其為圖1A*c區 域之結構剖面圖。第—阻障層⑽及第二阻障層90的形成 2鋼層王包覆住’可達到避免銅金屬氧化及濕氣腐 Ά附14不>^、或層間擴散等習知缺點,使銅金屬維持 八原有之優異特性,增加其應用範圍。 實施例3、薄膜電晶體結構之製備 垃从灵^例1完成之導線,如圖3H之基板結構(即圖5A),可 接者進行薄膜電晶體結構之製備。 請參考圖5B·圖5G。首春、本曼 .T r QA , 百先塗覆一負型光阻50於半導體層 ⑽上’並以相同於實施例 ^ ^ ^ 例1之弟一光罩30進行曝光顯影,以 疋義出作為薄膜電晶體結 、Ό冓之島區’如圖5B。隨後雀虫刻並 14 25 200810126 移除光阻50,只在島區位置留下第一絕緣層7〇與 層80 ’並暴露出透光層20,如圖5C。 豆 、一接著將—第二金屬層61全面性的塗覆於半導體層80與 透光層2〇上,再於第二金屬層61上全面性的塗覆一層光阻 隻利用弟一光罩31進行曝光顯影。於本例中,第二 ,屬層61係可以是由氮化鈦(TiN)、銘/銅合金(AKu)、鈦^ ,是氮化鈦、鋁/矽/銅合金(A1_Si_Cu)、鈦之多層結構形成, 厚度約為1000A〜3〇〇〇人,結構如圖所示。 '生^後進仃蝕刻,並移除光阻50,以將第二金屬層61定 10我出/專膜甩晶體結構上之源極結構62與汲極結構63,並露 出半導體層80,如圖5E所示。接著第二金屬層61、半導體 層80舁透光層2〇表面,全面性的依序塗覆上一透明導電層 25(如’ IZO或IT0)與一層光阻5〇,使透明導電層以直接與 透光層20作接觸。於本實施例中,因為第二金屬層61之紹/ 15銅合金或鋁/矽/銅合金不易對ιζο反應,所以省去保護層 (passivation layer)的使用,而直接使透明導電層“與透光層 20作接觸。本例中透明導電層乃之厚度約為$⑼人〜⑽人。 接著利用一第三光罩32,以圖案化透明導電層25,如 圖5F,其中透明導電層25係與汲極結構63電性連接。最後 20矛夕除光阻亚進行餘刻後,即完成薄膜電晶體結構之製備, 如圖5G。 圖50中之結構,係一具有鑲嵌式閘極導線之薄膜電晶 體結構,其包括:基板10 ;透光層20;鑲嵌於透光層20間, 作為閘極之銅層60;夾置於銅層6〇與透光層2〇之間,防止 15 200810126 , 轉子游離至透光層上之第一阻障 上的絕緣層70 ;形成於絕緣層上的半導體層8〇 ;形成於半 導體層80之部分週緣之源極62與汲極63,且源極Q與没極 63係不電性連接;以及形成於部分該透光層與部分該汲極 5 金屬層上,與汲極63電性連接之透明導電層。 實施例4、薄膜電晶體結構之製備 實施例2完成具有第二阻障層9〇之修復線路導線,如圖 # 41之基板結構(即圖6A),可接著進行薄膜電晶體結構之製 10 備。 圖6B-圖6G示意之製備流程圖,其步驟係相同於實施例 3所示之圖5B·圖5G。完成之薄膜電晶體結構如圖犯所示。 圖6G中之結構,係-具有鑲喪式閑極導線之薄膜電晶 體結構,且為更完整保護銅金屬,本例作為閉極之銅層係 15被第一阻障層40與第二阻障層所包覆。結構包括:基板 1〇;透光層20;鑲嵌於透光層2〇間,作為閘極之銅層6〇 ; • 《置於銅層6G與透光層2G之間’防止銅離子游離至透光層 20上之第-阻障層40;夾置於銅層6〇與第—絕緣層7〇間: 第二阻障層90;形成於第二阻障層9〇上的絕緣層7〇;形成 20於絕緣層70上的半導體層8〇 ;形成於半導體層⑼之部分週 緣之源極62與汲極63,且源極62與汲極63係不電性連接; 以及形成於部分該透光層與部分該汲極金屬層上,與没極 63電性連接之透明導電層。 本發明方法採用低電阻率的金屬作為平面顯示基板之 25金屬導線或閘電極,可進而提升薄膜電晶體驅動訊號的傳 16 200810126 ,速度,解決驅動訊號延遲的問題。同時因為阻障声 ^可使銅金屬使料易於氧化及濕氣賴、㈣性不 仏、層間擴散等缺點迎刃而解。 上述實施例僅係為了方便說明而舉例而已,本發 權·圍自應_請專·圍所述為準物 於上述實施例。 开m限
10 【圖式簡單說明】 圖1A係習用面板上一 圖1B係本發明結構中 圖0 電路斷線時,修復線路之路徑示意圖。 具第二阻障層之修復線路結構剖面 圖2A係習用之薄膜電晶體結構中正常之閘極外型。 圖2B係習用之薄膜電晶體結構中異常之閘極外型。 圖3A-3H係本發明實施㈣中修復線路之導線結構製備流程 15 圖0 圖4A·41係本發明實施例2中具第二阻障層修復線路之導線 琴 結構製備流程圖。 圖5A-圖5G係本發明實施例3中薄膜電晶體結構之 圖。 20圖6A-圖6G係本發明實施例4中具第二阻障層薄膜電晶體結 構之製備流程圖。 【主要元件符號說明】
電路A 電路B 17 200810126 基板oo 裂開現象201 基板10 第一光罩30 透明導電層25 第一金屬層60 汲極結構63 第二阻障層90 閘極100 斷線500 透光層20 第二光罩31 第一阻障層40 第二金屬層61 第一絕緣層70 閘極絕緣層200 凹槽21 第三光罩32 負型光阻50 源極結構62 半導體層80
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Claims (1)
- 200810126 十、申請專利範圍: 包括: 1· 一種液晶顯示器用基板之製作方法, (a) 提供一基板; 面,其中該圖 (b) 形成一圖案化之透光層於該基板表 案化透光層係具有複數個凹槽; (c) 形成一第一阻障層於該等凹槽表面; (d) 填充一第一金屬層於該第— 全屬厣之矣而你斗* ί Ρ早層上’使該第一 孟屬層之表面與該透光層之表面位於同 (e) 依序形成一第一絕緣 — ,1 屬層與部分該透光層上。〜h體層於該第-金 2.如申請專利範圍第丨項所述之 (〇形成-圖案化之第二金屬〜 /、更包括: 部分之該圖案化透光層表面,並暴i出二t導體層表面與 15 20 以形成-薄膜電晶體之-純㈣分該半導體層, ίεΛ ^ 柱、、。構與—源極結構丨以及 U)形成一透明導電層於部 之部分該第二金屬層表面。 Μ透先層、與汲極結構 .如申δ青專利範圍第1項所、+、 阻障層係包括—選自由氧切,之方法,其中’該第- 化紐、氮化鈦⑽)、氧化銦錫;^ ()、氧化铭、氧 化矽、銷、枚 ^ 兔化矽、氮與氧摻雜之碳 知、欽、錦^g島、冷 成之材料。 ’、 对、錄、磷以及其組合所組 4.如申請專利範圍第〗 (c)係利用-物理氣相沈積、化:f其中,該步驟 或電錄,以沈積該第—阻障目沈積、蒸鐘、藏鍵、 p早層於該基板之表面,其中該電 19 200810126 10 15 20 鐘係為有電電 plating)。 牙惟化毛鍍(auto catalytic 5 ·如申請專利範圍第1項 ⑷之後,該步驟⑷之前,更包括1牛2’其中於該步驟 層於該第-阻障層表面。 V驟⑹,形成-晶種 屬層::含=圍第1項所述一_-金 ⑷專利範圍第1項所述之方法,其中於該步驟 =層包括-步驟(dl),於該第-金屬層表面形成-第阻障專利範圍第7項所述之方法,其中,該第二 氣二一選自由氧切、氮切、氧化銘、氧化纽、 减銦錫、碳切、氮與氧摻雜之破切、翻、 以及其組合所組成之材料。 ”申請專利範圍第7項所述之方法,其中該第二阻 p 早層之表面與該透光層之表面係位於同一平面。 ίο.如申請專利範圍第i項所述之方法,其中該步驟(d) :以:钱刻方式或化學機械拋光處理_P),使該第一金屬 層之表面與該透光層之表面位於同—平面。 11 ·如申請專利範圍第i項所述之方法 係一非晶石夕層(a_Si:H)。 12 ·如申請專利範圍第i項所述之方法 之厚度範圍在500A〜2000A。 13.—種具有鑲嵌式閘極導線之薄膜電晶體結構, 其中該透光 其中該透光 20 200810126 括: 一基板; 一具有複數個凹槽之透光層,其中該等凹槽係填充有 第一阻障層與第一金屬層,且該第一阻障層係夾置於該第 一金屬層與該透光層之間; 一絕緣層,係形成於該第一金屬層上; 半$體層’係形成於該絕緣層上; 一源極金屬層與一汲極金屬層,係形成於該半導體層 10 15 20 之部分週緣,且該源極金屬層與該汲極金屬層係不電性 接,以及 一透明導電層,形成於部分該透光層與部分該汲極金 屬層上,且該透明導電層與該汲極金屬層係電性連接。 14·如申請專利範圍第13項所述之結構,其中該第一金 屬層與該絕緣層之間更包括一第二阻障層。 立b·如申請專利範圍第13項所述之結構,其中該第一阻 障層係包括-選自由氧化碎、氮化邦iNx)、氧化銘、敦化 逢-氮化鈦(ΤιΝ)、氧化銦錫、碳化矽、氮與氧摻雜之碳化 矽、鉬、鉻、鈦、鎳、鎢、釕、鈷、磷以及其組合所組成 之材料。 16.如申請專利範圍第13項所述之結構,其中該第一金 屬層與該第一阻障層之間更包括一晶種層。 。17·如申請專利範圍第13項所述之結構,其中該第一金 屬層係包含銅或銅合金。 “ 18.如申請專利範圍第丨4項所述之結構,其中該第二阻 21 200810126 ,層係包括—選自由氧切、氮切、氧化銘、氧 鼠化鈦、氧化朗、碳切、氮與氧摻雜之破切、翻、 鉻、欽、鎳、鎢、舒、始、填以及其組合所組成之材料。 19.如申請專利範圍第14項所述之結構,其中該第二阻 障層之表面舆該透光層之表面係位於同一平面。 ^ 20·如申請專利範圍第13項所述之結構,其中該透光層 係一非晶石夕層(a_Si:H)。 21·如申請專利範圍第13項所述之結構,其中該透光層 之厚度範圍在5〇〇A〜2000人。 10 22
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW095129754A TWI305682B (en) | 2006-08-14 | 2006-08-14 | Bottom substrate for liquid crystal display device and the method of making the same |
| US11/797,679 US8110452B2 (en) | 2006-08-14 | 2007-05-07 | Liquid crystal display device and manufacturing method thereof |
| US13/343,176 US8431932B2 (en) | 2006-08-14 | 2012-01-04 | Liquid crystal display device and manufacturing method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW095129754A TWI305682B (en) | 2006-08-14 | 2006-08-14 | Bottom substrate for liquid crystal display device and the method of making the same |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| TW200810126A true TW200810126A (en) | 2008-02-16 |
| TWI305682B TWI305682B (en) | 2009-01-21 |
Family
ID=39049811
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW095129754A TWI305682B (en) | 2006-08-14 | 2006-08-14 | Bottom substrate for liquid crystal display device and the method of making the same |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US8110452B2 (zh) |
| TW (1) | TWI305682B (zh) |
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| TWI820562B (zh) * | 2021-02-09 | 2023-11-01 | 台灣積體電路製造股份有限公司 | 半導體器件及其形成方法 |
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| US20190196285A1 (en) * | 2017-12-26 | 2019-06-27 | Shenzhen China Star Optoelectronics Semiconductor Display Technology Co., Ltd. | Manufacturing method of array substrate and its upper electrode line pattern and liquid crystal display panel |
| CN113655647B (zh) * | 2021-08-20 | 2022-12-06 | 深圳市华星光电半导体显示技术有限公司 | 阵列基板的断线的修补方法及修补装置 |
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| JPH03159174A (ja) | 1989-11-16 | 1991-07-09 | Sanyo Electric Co Ltd | 液晶表示装置 |
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- 2006-08-14 TW TW095129754A patent/TWI305682B/zh active
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2007
- 2007-05-07 US US11/797,679 patent/US8110452B2/en active Active
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Also Published As
| Publication number | Publication date |
|---|---|
| US20120104400A1 (en) | 2012-05-03 |
| US20080035925A1 (en) | 2008-02-14 |
| TWI305682B (en) | 2009-01-21 |
| US8431932B2 (en) | 2013-04-30 |
| US8110452B2 (en) | 2012-02-07 |
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