TW200816472A - Avalanche protection for wide bandgap devices - Google Patents

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200816472 九、發明說明： 【發明所屬之技術領域】 此發明係關於半導體裝置，且更明確而t，係關於一種 用於在抑制電壓暫態期間防止寬能帶隙二極體失效之方法 及裝置。 【先前技術】 寬志帶隙（「WBG」）半導體將在未來許多年作為能夠持 續推動裝置性能提高之材料脫穎而出。該些材料一般定義 為展現一大於2 eV的電子能帶隙。數十年來一直在研究碳 化矽（SiC)，但近來的進展已在光學、射頻及功率組件内穩 固地建立SiC商品。由於極高的熱及化學穩定性，以及電 性能，WBG裝置正被用於高頻、高溫及高功率應用。 WBG半導體之範例係氮化鎵（GaN，Eg=3·4 eV)、氮化鋁 (AIN，EG=6.2 eV)以及碳化矽（SiC，〜在2 2至3·25以之 間，視多型體而定）。 比較矽半導體裝置，寬能帶隙裝置提供明顯的性能優 點。碳化矽肖特基二極體因其快速切換速度（低trr)、低儲 存電荷（Qrr)及低正向導電損失而正得到廣泛應用。然而， 寬旎帶隙裝置（例如碳化矽）由於起始基板品質而具有較差 且不穩疋的崩潰能力。突崩潰（avalanche breakdown)係一 了允許極大電流在其他方面係優良絕緣物之材料内流動的 電流倍增形式。當橫跨絕緣材料施加的電壓大得足以加速 自由電子至在其衝擊材料内原子時其可撞開其他電子之點 時’可在固體、液體或氣體内發生突崩潰。此現象在半導 122912.doc 200816472 體二極體中如a ‘ 粒中相虽有用’諸如崩潰二極體與 但在其他愔形 肖’貝光一極體， 肜下，諸如在MOSFET電晶體内，突 破壞裝置。卷★ Μ 大朋潰能夠 田在一固態絕緣材料内發生穸 毀滅性的。秋％ * 叶μ生大朋潰時’幾乎係 ^ …、而，舄要改良寬能帶隙崩潰能力。 ㊉見崩潰二極體應用係保護電子電 影塑。耑、主- 个又相士展性尚壓 之，曰極體係連接至電路，使其反向㈣。換言

體係；：/對於其陽極而言係正的。在此組態中，二極 :、導電的且不干涉電路。若電壓增加超出設計限制， 木體、、查歷犬朋〉貴，從而限制有害的電壓。當依此方式 使用寺、、’二㊆將其稱為箝位二極體，因為其將電壓「箝 制」在一預定最大㈣。崩冑二極體通常藉纟其箝位電壓 匕及與能量（單位焦耳）或^所指定的其可吸收之最大暫態大 J而私疋用於此用途。只要不讓二極體過熱，突崩潰並非 毁滅性的。 將一簡單齊納二極體與寬能帶隙裝置並聯可造成少數載 子注入寬能帶隙裝置内，從而劣化寬能帶隙裝置之切換性 月b。如授予Davis等人（「Davis」）的美國專利第6，144,093 號、授予Fisher等人（「Fisher」）的5,544,038所述，當在裝 置閘極一再開啟並關閉之切換應用中使用一 M〇SFET或其 他MOS閘控半導體裝置時，暫態電流可在該裝置關閉時流 過該裝置之本體二極體，從而增加裝置之關閉時間。一解 決方案曾將一肖特基二極體與本體二極體並聯並在其方向 上定向以提供一更快的暫態電流流動路徑。一般而言，該 肖特基二極體具有一大約0·4 V的正向電壓降，而該本體 122912.doc 200816472 一極體一般具有一大約〇·7 V之正向電壓降。因為該肖特 基二極體一般具有一低於該本體二極體之一正向電壓降， 故該肖特基二極體防止該本體二極體導電。然而，不同於 本發明之一具體實施例，Davis需要至少兩個線接合連接 與一第三連接，而Fisher則需要一電晶體。 需要用於寬能帶隙裝置之箝位保護，其防止造成切換速 度優點劣化的少數載子注入箝位裝置内。

Ο 此外，需要易於單片實施並提供均勻場分佈以獲得優良 寬能帶隙裝置終端邊緣崩潰電壓（r B V」）之箝位保護。 此外，需要具有正向及反向接面之偏移溫度係數以提供 最小BV溫度係數之箝位保護。 甚至此外，需要允許獨立比例縮放崩潰能力之箝位保 護。 【發明内容】 本發明以其一形式包含一寬能帶隙裝置，其具有藉由橫 跨一寬能帶隙裝置之阻隔接面放置多個串列二極體而產生 之改良崩潰能力。 更特定言之，本發明包括橫跨—寬能帶隙二極體之終端 之-部分或其全部周長的一單片背靠背多晶矽二極體組 合0 在另开/ S中，本發明包括與—寬能帶隙裝置並聯佈置 的一矽垂直PNP電晶體。 在另一形式中，本發明白k . t 4知a a括一種用於在抑制電壓暫態期 間保護寬能帶隙裝置以防止生4 ^ ^ w止失效之方法。該方法包含將一 122912.doc 200816472 箝位裝置與一寬能帶隙裝置並聯 :件邊推位裝置吸收反 向暫態能量之步驟。其中，該箝位 ^ ^ 忒置維持一在朋潰期間 的BV小於該寬能帶隙裝置。此外，該箝位裝置具有一高 於該寬能帶隙裝置之正向電麼降Vf，防止透過該箝位裝置 之正向導電。 本發明之-或多個具體實施例之—優點在於可在額定操 作溫度上評定該寬能帶隙裝置用於崩潰。

Ο 本發明之-或多個具體實施例之另一優點在於，該箝位 裝置提供-較低崩潰接面’其在崩潰或⑽期間維持一比 該寬能帶隙裝置更低的BV。 本發明之一或多個具體實施例之另一優點在於，藉由在 該箝位裝置内提供-更高正向電料，其防止在正向偏壓 期間將少數載子注入該箝位裝置内，來降低切換速度劣 化0 本t明之另一優點在於，其一或多個具體實施例使用用 於絕緣閘雙極電晶體（「IGBT」）中的一簡單垂直開閘電晶 體。 本發明之一或多個具體實施例之另一優點在於，藉由控 制峰值緩衝濃度與電荷，從而最小化集極至射極崩潰之溫 度係數（「BVceo」），來最佳化PNP增益。 【實施方式】 多晶粒半導體封裝在此項技術中為人所熟知，而一般論 述於美國專利第 6,40,050 ; 6,297,55 ; 6，113,632 ;及 5,814,884中；全部均授予£>"：^等人且其各以引用方式併 122912.doc 200816472 入本文。 =發明之方法係藉由將_具有_較低反向崩潰電壓㈣ 之柑位裝置與-寬能帶隙裝置並聯，使得該箝位裝置吸收 反向暫態能量來實頊。兮益#壯如 頁見4柑位裝置必須維持一在崩潰期間 的BV小於該寬能帶隙一榀 ▼隙一桎體。為了防止在正向偏壓該寬 能帶隙裝置時該箝付梦w道、s 柑位裝置導通，該箝位裝置必須具有一高 於該寬能帶隙裝置之電壓降。 多考圖1 ’圖中顯不依據本發明之—寬能帶隙裝置之一 具體實施例⑽，其由一 Sic肖特基二極體120與一籍位裝 置110:且成。藉由橫跨肖特基二極體之阻隔接面放置多 串列或「鏈」的多晶矽二極體110(由交替p摻雜區丨^與^^ =區118所組成）來獲得寬能帶隙崩潰能力之改良。該等 多晶石夕二極體UG可背靠背或以-串列堆疊方式來放置， 其中該等多晶矽二極體i! 〇之電壓降大於肖特基二極體 f

U 範例係秘跨肖特基二極體丨2〇之邊緣終端之部分或 其全部周長的一單片背靠背多晶矽二極體110組合。肖特 基二極體120進一步包含一肖特基金屬陽極130。該等多晶 、極體110係連接於陽極金屬140與陰極金屬150之間， ^構建於_層氧化物層16()上，氧化物層⑽位於—接面終 端^伸（iTE)17G與碳化⑪n型基板18G之上。該等多晶石夕二 =位於—介電區19〇下面。在另一具體實施例中，該等 二曰曰矽一極體係一分離接合裝置且不橫跨WBG裝置（未顯 示）之終端而定位。 ·、、 使用中，此箝位係橫跨該WBG裝置邊緣終端而單片實施 122912.doc -10- 200816472 並可自動提供均勻的場分佈以獲得良好邊緣Βν。此方法 較有利的係箝位電壓之溫度係數由於反向及正向接面之偏 移而接近零。然而，未箝制電感式切換（「UIS」）或崩潰 保護之電流位準取決於多晶矽二極體之面積，並受到崩潰 過程中二極體寄生電阻的限制。 參考圖2A，顯示本發明之一替代性具體實施例2〇〇。一 開閘矽垂直PNP電晶體2〇5係與一碳化矽寬能帶隙、高壓 Ο Ο (例如額定600 乂或以上）肖特基二極體21〇並聯放置。如此 項技術中所熟知，-傳統PNP電晶體係藉由將一N型半導 體材料細薄區引入兩個p型材料區内來形成。在此具體實 施例中’PNP電晶體205具有一 p摻雜集極區215、—聯雜 基極層220、-N摻雜緩衝層奶及—p摻雜射極層23〇。金 屬化235接觸集極區215。肖特基二極體21〇具有一肖特基 接面金屬層230,其接觸金屬化236。該肖特基二極體之^ 板240係N摻雜SiC。 圖2:係圖2續示結構之-示意表示。二極體250表示肖 特基一極體21G，二極體255表示集極區⑴與N層咖之間 請接面，而二極體26〇表示緩衝層225與 的PN接面。 心间 清電晶體205與肖特基二極體加可接合連接封裝内部 ，外部的分離導線或引線270及275。例如，該等裝置可由 夕個方法來封裝，包括但不限於 、（1)猎由線接合來外部速 接PNP電晶體205與肖 P連 205盥宙胜1 为特基一極體210 ;⑺將PNP電晶體 205”为特基二極體21 疋在相问碩座上，並與頂部金屬 122912.doc 200816472 化連接在-起；或（3)藉由—單—線接合至引線框架或外 電路來連接ΡΝΡ電晶體205與肖特基二極體21〇。 ° 使用中，當保護肖特基二極體21〇時，矽ρΝρ電晶體 係在BVceo模式下操作。緩衝層225引起該裝置具有不對稱 的阻隔。當正向偏壓該電路時，pNp電晶體2〇5保持關 閉，故所有電流均流過肖特基二極體21〇。當反向偏壓

Ο 時，PNP電晶體205在肖特基二極體21〇之前崩潰，故所有 電流均流過PNP電晶體205。 反向接面緩衝層225應包含足夠電荷以最小化]8%的突 返。缓衝層225係最佳化，使得BVce〇係維持在一可接收範 圍内以隨溫度滿足所需最小阻隔電壓與最大箝位電壓。隨 著在UIS期間不斷增加的溫度，BVceo之正溫度係數因為 增盈之正溫度係數而保持低於一 PN二極體。 N層220之厚度應使得電場在崩潰期間不會衝穿至N緩衝 層 225。 圖3A係在中斷流入一20 mH電感器的流過肖特基二極體 2 10之一 2A電流時在PNP電晶體205内的模擬電壓、電流及 溫度上升之一圖表300。在箭頭3 10所示之時間中斷電流橫 跨PNP電晶體2 0 5與肖特基二極體21 〇強加一較大暫態電 壓。在前頭3 10所示之時間之前，透過pNp電晶體205之電 流（由線3 2 0所示）貫質上為零，而橫跨pNp電晶體205之電 壓（由線330所示）係肖特基二極體21〇之vf。陰極區215與N 層22 0之接面溫度如線3 4 0所示，其係PNP電晶體2〇 5之溫 度’由於貫際上沒有任何電流正流過該電晶體。 122912.doc -12- 200816472 當中斷流過該肖特基二極體之電流時，在箭頭3丨〇所示 之時間，流過PNP電晶體205之電流320急劇上升，然後隨 著釋放電感器電流而減小。橫跨PNP電晶體2〇5之電廢上 升至BVceo。因為流過PNP電晶體205之電流，接面温度會 上升，但此接面溫度變化僅最小限度地影響該電晶體之 • BVceo。 圖3B係在與圖3A之模擬相同條件下的測量電壓（如線35〇 ζ) 所示）與電流（如線360所示）之一圖表。圖3Α與圖3Β之一比 較顯示一相對平直B Vceo之模擬預測與實踐一致。 PNP電晶體205之反向阻隔電壓應設計得足夠高，使得 所有正向偏壓電流均流過寬能帶隙肖特基二極體21〇。否 則，須藉由空乏散佈及少數載子重組來移除來自pNp電晶 體205内正向偏壓頂部接面與崩潰背部接面之注入少數載 子。此點減少本發明可實現之低Qrr及trr優點。圖4說明一 測里反向恢復，顯示最小限度地影響並聯或不並聯電 〇 晶體205iSiC肖特基二極體210之trr。肖特基二極體21〇具 有一 6A Id、一 400 v Vdd、一 25它乃及一 5〇〇A/^ec 如。線 . 420顯不當如圖2所示之肖特基二極體21〇並聯pNp電晶體 205(圖4中電壓顯示為線41〇，而電流顯示為線42〇)時及當 肖特基二極體21〇不連接PNp電晶體2〇5(電壓顯示為線 而電々il顯示為線440)時流過肖特基二極體21 〇之電 流，而線410顯示橫跨肖特基二極體21〇之電壓。可看出， 肖特基一極體21 〇之反向恢復特性本質上不受存在電 晶體205的影響。所示變化可歸因於pNp電晶體2〇5之電 122912.doc 200816472 容’其對於用於產生圖4所示波形之PNP電晶體2〇5為大約 15微微法拉。 應特別注意，在此具體實施例中，可定製PNp增益以藉 由最佳化該等N及N層之深度來最小化BVceo温度係數。此 外，僅需要一較小面積的晶粒，而崩潰能力可藉由改變 PNP電晶體205之水平斷面面積來獨立地比例縮放。 雖然已經參考較佳具體實施例來說明本發明，不過習知 此項技術者應瞭解，可進行各種變化，且可以用等效物來 代替其元件以適應特殊情況，而不脫離本發明之範脅。因 此，不期望本發明受限於作為構思用於實施此發明之最佳 模式所揭示之特定具體實施例，相反地，本發明將包含不 脫離隨附申請專利範圍之範疇與精神的所有具體實施例。 【圖式簡單說明】 已參考附圖揭示本發明，其中： 圖1係橫跨一寬能帶隙裝置之邊緣終端而放置的背靠背 多晶矽二極體箝位之一斷面侧視圖；以及 圖2A係用於一寬能帶隙裝置之垂直pNp BVce〇箝位之一 示意圖； 圖2B係圖2 A所示之裂置之一示意圖； 圖3A係當移除流人—電感器之流過圖2肖特基二極體之 電流時在圖2所示箝位裝置中模擬電壓、電流及溫度上升 之一圖表；

圖3B係在與圖3A之模擬相同條件下的測量電壓及電流 之一圖表；以及 L 122912.doc 14 200816472 圖4係當肖特基二極體從正向偏壓轉變成反向偏壓時自 動流過圖2所示裝置及肖特基二極體之電流與橫跨其之電 壓之一圖表。 遍及若干圖示，對應參考符號指示對應部分。本文所提 出之fc例說明本發明之若干具體實施例，而不應認為以任 何方式限制本發明之範疇。 【主要元件符號說明】 f)

100 寬能帶隙裝置 110 箝位裝置/多晶矽二極體 114 P摻雜區 118 N摻雜區 120 SiC肖特基二極體 130 肖特基金屬陽極 140 陽極金屬 150 陰極金屬 160 氧化物層 170 接面終端延伸（JTE) 180 碳化矽η型基板 190 介電區 205 210 215 220 開閘矽垂直ΡΝΡ電晶體 肖特基二極體 ρ摻雜集極區/陰極區 Ν摻雜基極層 225 Ν摻雜緩衝層 122912.doc -15- 200816472 230 P摻雜射極層/接面金屬層 235 金屬化 236 金屬化 240 基板 250 二極體 255 二極體 260 二極體 270 導線或引線 275 導線或引線 122912.doc -16-

Claims (1)

1. 200816472 十、申請專利範圍： 保護寬能帶隙裝置之方法，其 1· 一種用於在電壓暫態期間 包含以下步驟： 並聯疋位一箝位裝置盥一 ^ 一 冤此▼隙裝置，使得該箝位 虞置吸收反向暫態能量； 其中該箝位裝置具有一低於哕宮 潰電壓；以及 贈W隙裝置之反向崩

   :、箝位哀置維持-在崩潰期間的崩潰電壓小於該 寬能帶隙裝置；以及 其中該箝位裝置具有一高於該寬能帶隙裝置之正向電 壓降。 2‘ ^求項1之方法，其中該籍位裝置係—垂直開閘PNP電 3· I月求項1之方法，其中該箝位裝置包含一或多個多晶 矽二極體。 4·如明求項1之方法，其中該寬能帶隙裝置包含Sic。 5_如明求項1之方法，其中該寬能帶隙裝置包含氮化鎵。 6 · 如請求ί + 崎1之方法，其中該寬能帶隙裝置包含金剛石。 7 ·如請求jg , 負1之方法，其中該寬能帶隙裝置包含氮化鋁。 °月求項1之方法，其中該寬能帶隙裝置係一個二極 體。 9·如請求項 貝1之方法，其中該寬能帶隙裝置係一肖特基二 極體。 122912.doc 1 0 ·如請求工首 、1之方法，其中該寬能帶隙裝置係一MOSFET。 200816472 ιι·如請求之方法，其中該寬能帶隙裝置係_jfet。 12·如清求項1之方法，其中該寬能帶隙裝置係一雙極電晶 體。 13·如清求項1之方法，其中該寬能帶隙裝置係一絕緣閘雙 極電晶體。 14. 一種寬能帶隙裝置，其包含： 一寬能帶隙裝置，其係與一箝位裝置並聯定位； Ο 生其中該箝位裝置具有一低於該寬能帶隙裝置之反向崩 潰電壓，使得該箝位裝置吸收反向暫態能量； 八^箝位虞置維持一在朋潰期間的崩潰電壓小於該 寬能帶隙裝置；以及 、 其中該箝位裝置具有一高於該寬能帶隙裝置之正向 壓降。 15. 如请求項14之裝置’其中該箝位裝置係一開閘卿電晶 U 16. 如請求項15之裝置 半導體材料細薄區 來形成。 ，其中該PNP電晶體係藉由將一 引入於一第一及第二p型材料區之間 π-峒〇之裝置，其中_Ns緩衝層 導體材料與該第二P型材料區之間曰 一 -，· I ^ 〜I日j 〇 1 8.如請求項丨7 得PNP增益較低、。〃㈣贱衝層經充分摻雜’使 19.如請求項I?夕姑 、 八该〜型緩衝層引起該裝置且& 一不對稱阻隔。 ，、有 122912.doc 200816472 20.如請求項18之裝置，其中該]^型緩衝層包含足夠的電荷 以防止BVceo突返。 21·如請求項15之裝置，其中該開閘PNP電晶體具有一足夠 反向阻隔電壓，使得所有正向偏壓電流均流過該寬能帶 隙裝置。 22·如請求項1 5之裝置，其中該寬能帶隙裝置包含一陽極金 屬與一陰極金屬。 23·如請求項22之裝置，其中該開閘pNp電晶體係連接於該 等陽極及陰極金屬之間。 24·如請求項23之裝置，其中該開閘pNp電晶體係線接合至 該寬能帶隙裝置。 25·如請求項14之裝置，其中該箝位裝置係一或多個多晶矽 二極體。 26·如請求項25之裝置，其中該寬能帶隙裝置包含一陽極金 屬與一陰極金屬。 27·如明求項26之裝置，其中該一或多個多晶矽二極體係連 接於該等陽極金屬及陰極金屬之間。 2 8.如明求項27之裝置，其中該一或多個多晶矽二極體係線 接合至該寬能帶隙裝置。 29·如明求項14之裝置，其中該寬能帶隙二極體包含碳化 30·如請求項14之裝置，其中該寬能帶隙二極體包含氮化 鎵。 31·如請求項14之裝置，其中該寬能帶隙二極體包含金剛 122912.doc 200816472 石0 其中該寬能帶隙二極體包含氮化 32·如請求項14之裝置 鋁。 _求員14之袭置，其中該寬能帶隙裝置係一個二極 體34·如請求項14之裝置，其中該寬能帶隙裝置係一 • 肖特基二極體。 月求項34之裝置，其中該肖特基二極體係額定6〇〇 v (、 或以上。 士明求項14之裝置，其中該寬能帶隙裝置係一 MOSFET 〇 3 7·如明求項14之裝置，其中該寬能帶隙裝置係一 。 3 8·如明求項14之裝置，其中該寬能帶隙襞置係一雙極電晶 體。 39·如請求項14之裝置，其中該寬能帶隙裝置係一絕緣閘雙 極電晶體。 〇 40· 一種寬能帶隙裝置，其包含： - 或多個多晶矽二極體之一單片集成，該一或多個多 ， 晶石夕二極體係橫跨一寬能帶隙裝置之阻隔接面而放置； 其中该箝位裝置具有一低於該寬能帶隙装置之反向崩 潰電壓’使得該箝位裝置吸收反向暫態能量； 其中该箝位裝置維持一在崩潰期間的崩潰電壓小於該 寬能帶隙裝置； 其中该箝位裝置具有一高於該寬能帶隙裝置之正向電 壓降。 122912.doc 200816472 4 1 ·如凊求項4〇之裝置，其中該寬能帶隙裝置包含碳化矽。 42·如凊求項4〇之裝置，其中該寬能帶隙裝置包含氮化鎵。 43·如請求項4〇之裝置，其中該寬能帶隙裝置包含金剛石。 44·如凊求項4〇之裝置，其中該寬能帶隙裝置包含氮化鋁。 45’ 士明求項4〇之裝置，其中該多晶石夕二極體係背靠背而放 置。

   Ο 46·如請求項4〇之裝置，其中該等二極體係採用一串列堆疊 而放置。 47·如請求項3〇之裝置，其中一單片背靠背多晶矽二極體組 合係橫跨該寬能帶隙裝置之邊緣終端之部分或其全部周 長而放置。 48·如請求項4〇之裝置，其中該寬能帶隙裝置係一個二极 體。 49·如請求項4〇之裝置，其中該寬能帶隙裝置係一肖特基二 極體。 〜 5〇·如請求項4〇之裝置，其中該寬能帶隙裝置係 MOSFET 〇 51. 52. 如請求項40之裝置 如請求項40之裝置 體。 ，其中該寬能帶隙裝置係一 JFET。 係 晶 53.如請求項4〇之敦置，其中該寬能帶隙裝置係一絕緣 極電晶體。 $ 54·如請求項4〇之裝置，其中該寬能帶隙裝置包含一陽極八 屬與一陰極金屬。 122912.doc 200816472

   55.如請求項54之裝置，其中該等多晶矽二極體係連接於該 等陽極金屬及陰極金屬之間。 5 6.如請求項40之裝置，其中該等多晶矽二極體係構建於一 層氧化物層上。 122912.doc