TW200816474A - Symmetric blocking transient voltage suppressor (TVS) using bipolar transistor base snatch - Google Patents

Description

200816474 九、發明說明： 【發明所屬之技術領域】 、本發明係有關-種暫態電壓抑制器（TVS)的電路架構與製造方 法，特別是指-種改良的對稱雙向阻礙式暫態電壓抑制器（丁、 電路架構與製造方法，此對稱雙向阻礙式暫態電壓抑制器（丁呈 有雙極電晶體基極擷取，以供將基極連接至低電位端。 /、 【先前技術】 現有技術在面對設計與製造雙向阻礙式賴電獅卩細上一直面 (臨-個技術瓶頸’這個技術瓶頸就是雙向阻礙式暫態電壓二制器的基 極是連接至-漂移電位端。具體而言，雙向阻礙式TVS係利用具有二 同射極-基極與集極-基極崩潰電壓的對稱NPN/PNP帛構所構成。然 而，這樣的構成方式下經常導致漂移基極（floating base)，進& 經過時間之電壓變化，如dv/dt，更為困難。這經過時間的電壓變化 導致漏電關係，其係起因於當基極是漂移的，電壓的改變續將引 起相等的電容，而產生增加漏電流的充與放電流。 暫I、式電[抑制為（TVS) 一般應用於保護積體電路遠離積體電 路不慎地㈣過大電壓的損傷。碰電路—般係設計在—正常電壓範 (圍下運作。然而’在例如靜電放電（ESD)雜況下，電快速地瞬變 並閃電’此時無法職與無法控制的高輕可能意外地擊穿電路。在 類似積體電路發生負载過大電壓的這類損傷狀況時，就需要TVS器提 供防止的碰魏。當雜魏巾實施的元錄量增加時，將使的積 體電路在過大電壓損傷時更容易損傷，此時對TVS防翻需求也更增 加。TVS的應用範例如USB電源與資料線防護、數位影訊界面、高 速乙太網路、筆記型電腦、顯示器與平面顯示器。 —第1A與第1B圖係分別呈現出TVS㈣電路圖與電流·電壓圖。 山理心的TVS疋①全阻礙電流的’例如零電流，當輸人電壓w小於 朋潰電壓VBD，以將漏電流最小化。並且，理想化下，在輸人電壓vjn 5 200816474 遠大於崩潰電壓VBD B夺，TVS幾近於零電阻，因此瞬變電壓(咖福 voltage)可被有效地粉制。xvs可以利用pN接面元件來實行當瞬 變輸入電壓超過崩潰電壓時此TVS具有一允許電流傳導的崩潰電壓， 而達到瞬魏壓防護。然而，PN接面形式的ws不具有少數載體盥 極差的箝制型態，如同第1B圖所示。另一種利用雙極NpN/pNp所實 行的TVS，其具有啟動雙極電晶_驗觸發。基極是充滿少數載體 ^且雙極TVS可以達聰⑽。然而，崩龍錢過雙極增 I而增加p通著電子技術的進展，越來越多元件與應用都需要雙向 WS的防護。音訊裝置、ADSL、多重模式無線電話機與其它電子裝 要提供雙向TVS防護’當這些電子裝置裝設有更㈣為瞬變電 幻貝知的兀件與在更多不同類行狀態下運作，其瞬變電壓可能發生在 正向或負向_領。目前’提供雙向最有效的技術是_具有 相同射極-基極與集極邊極崩潰電壓的對稱NPN/PNP結構來缺 而，如同先前所討論的，在傳統的雙向Μ器如同第2A * 2 ; 示，其各具有_制或非對簡，在碰NPN/PNP f路丁^ _是遠離漂移處，以達到對觀潰。在這些實施财 極引起dv/dt問題與漏電流關係。 ，、移土 因此，在電路設計與裳置製作上一直存在著一種能夠提 新穎且改㈣電路架構與製造方法㈣求。制是:、提供新 (的TVS電路需求的持續存在，以提供雙向對稱阻礙式、電 以達到藉由利用瞻PNP電晶體架構成TVS防護 2 遇連接至電位端，藉此解決上述的問題與困難點。 /、土本水 【發明内容】 本發明之-觀點係提供-種具有基極連接至較 阻障式TVS’因此上述所討論由傳機 ^ 起的問題與限制可以被克服。 飞之味移基極所引 本發明之另-觀點係提供—種具有基極連接至較低電位之雙向對 6 200816474 稱阻障式TVS，並且此TVS是Mi豳田扯Α 或垂直架構。 細翻_魏製作步驟來完成側向 簡單地說，本發明之具體實施例揭露-種對_障式_雷_ 制元件（TVS)電路，以供抑制瞬 早式暫態電麼抑 (TVS) 二個MOS電晶體的共用源極，藉;^的基極電姓連接至一 射極電位，在正綱_。在另 日日體疋-個本質上元全相同的電晶體，以實現本質對觀向一 電懸。這二個M0S電晶體更包含有一第一與第二M0SFE 體，其具有-電性内連接源。第一 M0SFET電晶體更 ^ 其連接至-高電位端，與-閘極，其連接至— 丄 M0SFET電晶體更包含有—汲極，其連接至—低電 ^ ^ 之:"；在—具體實施_，對稱阻障式暫態電位抑制元^ (TVS)電路包含有—ΝΡΝ雙極電晶體，其具有—基極，1電 == M0S電晶體的制源極…雜連接至高電位端的集極與一 ”、接至低f位端騎極。在另—紐實酬巾 電位抑制元件（TVS)電路包含有—PNP雙極電晶體，其具 連接至i] M0S電曰曰體之共用源極的基極，一連接至低電位端的集 極與一連接至高電位端的射極。 ’、 第-M0SFET電晶體與第二m〇sfet電晶體的另一具體實施例 更包含有二個側向M0SFET電晶體，其係沿著半導體基底的第一方向 側向擴張與側向沈積在已摻雜域的兩相對侧，作為NpN電晶體之基 極沿著垂直於第一方向之第二方向覆蓋半導體基底。第一與第二 M0SFET電晶體被圍繞於二個N型井區域，其係側向沈積於已摻雜區 域的兩侧，作為NPN雙極電晶體的基極，其中二個N型井區域作為 NPN電晶體的射極與集極。第一 M〇SFET電晶體第二m〇sfe下 電晶體與NPN雙極電晶體係力CMOS製造方法所製作。 200816474 在另-具體實施例中，本發明更揭露—種如同積體電路的電子元 件其中此電子裝置更包含有一對稱阻障式暫態電位抑制元件（tvs) 電路此TVS電路的第—M0SFET電晶體與第二m〇sfe丁電晶體 更包含有二個侧向MOSFET電晶體，其共享一共用源極區域，其被包 圍於- p型本體區域，以作為NPN電晶體的基極。NPN電晶體更包 含有二垂直NPN電晶體，其具有共麟極區域，以作為—沈積於p 型區域的陰極端，如同基極區域，與_已摻雜基底層，其沈積與口型 本體區域下方’作為ISJPN電晶體的陽極端。第—與第二mqsfeT電 晶體更包含有二個側向MOSFET電晶體並且NPN電晶體更包含有一 垂直NPN電晶體，其係利用DM〇s製作步驟所製作。 本發明更揭露-種製作具有整合對稱阻障式暫態電壓抑制元件 (tvs)電路的方法。這個方法包含有電性連接NpN電晶體的基極至 二個電晶體之共用源極端的步驟，以承接（tie)基極至低<1位端，以 正向或負向瞬間電壓。這方法更包含有製作兩個本質相同之電晶體的 步驟，以實現-本質_雙向箝制瞬變電壓。在—具體實施例中，本 方法更包含有製作二個電晶體的步驟，此二個電晶體分別為第一 MOSFET與第—MOSFET電晶體，其具有—崎電性連接的源極， 以電f生連接至NPN電晶體的基極。在一具體實施例中，這方法更包含 有連接第-MOSFET電晶體的汲極至高電位端並將第 極連接至低電位端的步驟。 本方法更包含有將第二MOSFET電晶體的汲極連接至低電位端 並且將第二MOSFET電晶體的閘極連接至高電位端。在另一具體實施 例中，本方法更包含有側向延伸第一 M〇SFET電晶體的步驟，並第二 MOSFET電晶體沿著半導體基底的第一方向在已摻雜區域的相對兩 側；以及延伸已摻雜區域沿著垂直第一方向之第二方向覆蓋半導體基 底’以作為NPN f晶體的基極。在另一具體實施例中，本方法更包含 有將第-與第二MOSFET圍繞於二個N型井區域中的步驟，此⑽ 8 200816474 井側向沈積於已摻雜區域的兩相對侧作為NPN電晶體的基極；藉此二 個N型井作為NPN電晶體的陽極與陰極。在一示範性的具體實施例 中’本方法更包含有應用CMOS製程方法來施行第一、第二MOSFET 電晶體與NPN電晶體的步驟。 底下藉由具體實施例詳加說明，當更容易瞭解本發明之目的、技 術内容、特點及其所達成之功效。 【實施方式】 凊參閱第3A圖，其係新穎且改良的TVS電路圖，此yys具有雙 { 向對稱阻礙功能。TVS100包含有二MOSFET電晶體。第一電晶體 11〇以M1表示，第一電晶體彻具有一源極端Ή㈣，其連接至一 =M2表示之第二電晶體120的源極端120-S。第一電晶體110更包 3有一汲極端ii〇_D，其連接至一具有電壓Vcc之高電壓端，以 ，一閘極端110-G，其連接至一具有電壓gND之接地端99。第二電 晶體120更包含有一汲極端，其連接至一接地端GND與一閘極端， ^連接至一高電壓端Vcc。電一電晶體11()與第二電晶體12〇的源極 端的該内部連接點125更經由一電阻130連接至一 NPN電晶體14〇 的基極，其以平行連接於主要電壓端Vcc與接電端GND間，且，射 ( 極連接至GND而集極連接至Vcc。 b 士，一正向ESD事件中，當Vcc>GND，第二電晶體120被啟動， 同日守第一電晶體110被關閉並且NPN電晶體14〇的基極透過電阻13〇 。在一負向ESD事件中，當Vcc<GND，第二電晶體12〇關閉， 田第一電晶體110開啟並且NPN電晶體140透過電阻130連接至主 ^電壓端Vcc。在兩個例子中，NPN基極是連接至較低電位端。當瞬 ^電壓超過預設崩潰電壓時，PN接面崩潰，因此箝制電壓在預設的層 f °而達到對稱式雙向阻礙。不像漂移基極，如同在習知TVS中所施 仃的，基極透過電阻130連接至一較低電位端並且大幅度地減少充電 與放電。 9 200816474 請參閱第3B圖，其係本發明之具有pNp雙極電晶體之雙向對箝

制TVS的電路圖。此TVS100’近似與第3A圖的TVS100，除了 PNP 具有一連接至Vcc之射極與一連接至GND的集極之外。運作原理是 如同第3A圖。 如第3A圖所示之雙向對稱阻礙式ws是以如同第4圖所示之側 向το件所實施，在-P+基底15〇頂端上形成—p型遙晶層彳55。有 ^個N型井140-C與140-E形成於P型井14〇_B兩側，p型井14〇七 係由磊晶層155所提供，以作為如同一侧向npn電晶體14〇。p型井 【的部分由本質鋪P+區域延伸至緊鄰源極區域，例如端125，以提供 可分配電阻Rs130。電阻130是連接至第一與第二M〇SFET電晶體 110與120的源極端110-s與12〇_s，其係側向設置於p型井13〇的 兩側。NPN電晶體14〇的集極端140_c、閘極11〇_G與汲極12㈣ 連接至陰極或GND端，當NPN電晶體14〇的射極140七、閘極12〇-G 與汲極110-D透過-圖中未示的雙金屬層接觸架構（tw〇刪a丨切沉 contact scheme)連接至陽極或Vcc。對機向阻贼谓可以應用 才示準的CMOS製造過程來便利地施行。 第5圖係呈現出另—具體實施例，其_電晶體⑽係利用一 i /尤，於P型井140-B上方的N+區域120-D來垂直形成，p型井14〇七 覆盍底部的N+基底15GY，其連接至接地端99。p型井i4Q_b也作 M0S電晶體的本體。一 P+區域125緊鄰一源極區域11〇^與伽^， 以供作為二個M0SFET元件彻與12〇之源極/本體短接點（sh〇rt contact)。因此，對稱TVS電路的製作過程方法包含有架構第一與第 二M0SFET電晶體的步驟，第—與第二M〇SFET電晶體如同二個側 向M0SFET電晶體制_朗源極區域並且第—與第三m〇sfe 晶體位於P型本體區域中，以作& NPN電晶體的基極。本方法更包 含有-步驟，其係藉由-底部N型摻雜區域支撐該p型本體區域 為聯合P型本域，其運作如同—介於以共·極區域間作為陽極 200816474 並且以底部摻紐域作為NPN電晶體之陰極的基極，以在半導體基底 上構成垂直NPN電經體。特別的是，這個製程可起使於开一 n 型蟲晶層155,於N+基底150,上方，接續形成一 p型井淋B於遙晶 層内。源極區域11-S與120_s與沒極區域11〇_D與12〇_d隨後利= 光罩形成。閘極110-G與120_G可形成早於源極/汲極摻雜或在之後， 此源極/没極摻雜係利用多砂層的全面沈積覆蓋—熱處理所形成之 ，極氧化層’隨後利用_光罩進行侧…介電層可形成於表面頂端， Ik後形成接觸窗並且植人形成P+本體接職125。在—較 f" 中’製程步驟包含有一步驟，其係應用一雙金屬層製作過程，二供電 t連接陰極與陽極，崎應半導體區域。在半導體表_陽極徹斑 半導體絲面之陽極105可在一封裝或晶片上的導線架（ 基接底例如形成—p+_ (sinke0,（於圖中未示）由頂端降 至冗圖，其係顯示出基本的cmos製程步驟的透 ，圖’以衣作出一如同第4圖所示的TVS元件。在第6A圖中，一 P+ j 支撐—P型摻晶層21G，其係植入形成二個N型井215。 在弟6B圖卜一閘極氧化曾225首先被形成，藉由 =1 且瞧b為二侧極部分删與22G·2，以作為M1 M2閘極。此閘極部分個別墊襯有間極氧化層鱼從2 > ㈣成電4 M1的源極與汲極區域23G_S與23M) 汲極區域240_s與24〇_d。透過内部連接源極區域曰曰_盥 m 源極區域。這製作過程隨後形成-氧健psg層並 且打開-p縣體飾窗。對賴摘紐人轉轉成_ p 。隨後，對兩金屬層(圖中未示)進行沈積與圖案化，： 成如弟4圖所示之tvs元件製作過程。 、 唯以上所述者’僅為本發明之較佳實施例而已，並非用來限定本 200816474 發明實施之範圍。故即凡依本發明申請範圍所述之~ 均等變化或修飾，均應包括於本發明之申請專利μ特徵及精神所為之 f圖式簡單說明】 月#圍内。 第1A圖係-習知TVS元件的電路圖。第1β圖係叫 流與電壓圖表，以描述TVS元件的反轉特性。 團表，例如電 第2A圖為具有波形的電路圖，以描述具無方向ws 無方向裝置施行的功用。 丁柄柑制的 第2B圖為具有波形的電路圖，以描述具雙向Tvs的對稱籍制的雙 裝置施行的功用。 弟3A ” 3B圖係本發明之具有基極永遠連接至雙極射極電位之雙向對 稱箝制TVS的電路圖。 第4圖係f 3A圖之TVS的側向實施例透視示意圖。 第5圖係第3A®的垂直實施例剖視圖。 第6A至6C圖係為利用標準cM〇s製程來製造第4圖之對稱TVS的 透視圖。 【主要元件符號說明】 99接地端 100第一電晶體 105高電壓端 110第一電晶體 11 ο-s源極端 11〇_D汲極端 110-G閘極 120第二電晶體 120-S源極端 120-D沒極端 120-G閘極 12 200816474 125内部連接點 130電阻 140NPN電晶體 140-B基極 140-C集極 140-E射極 150P+基底 155N型磊晶層 205P+基底 210P型摻雜磊晶層 215N型井 220閘極部分 225閘極氧化層 230-S電晶體M1的源極 230-D電晶體M1的汲極 240-S電晶體M2的源極 240-D電晶體M2的汲極 250P+本體接觸窗

Claims (1)

1. 200816474 十、申請專利範固： 1· 一ί對她障式暫態電壓抑制11 (TVS)電路，其包含有·· =電:體’其具有—基極，其電性連接至二個電晶體的一共用 瞬變電^此雜極承接該雙極電晶體射極電位，不論正向或負向 雷t專利，圍第1項所述之龍阻障式暫態電壓抑制器（ws) '個電晶體更包含有二個本質相同的電晶體，以實現 一本質對稱雙向箝制一瞬變電壓。

   t申明專梅第1項所述之對稱轉式暫態電壓抑制器（WS) 赋路廿’、中該—個電晶體更包含有一第一與第二MOSFET電晶 體、具有-内部電性S接的源極。 ^申明專利範圍第3項所述之對稱阻障式暫態電壓抑制器（^s) 2路，其中該第—M0SFET電晶體更包含有一連接至一高電位端 、與一連接至一低電位端的閘極，該第二M0SFET電晶體 更包含有一連接至一低電位端之該端的汲極，與一連接至該高電位 端的閑極。 如申明專利範圍第4項所述之對稱阻障式暫態電齡卩制器（WS) 電，，其中該雙極包含有一 NPN電晶體，其具有一連接至該低電 位端的射極，與—連接至該高電位端的集極。 6·如申請專利範圍第5項所述之對稱阻障式暫態電壓抑制器（懦） 電路，其中該第一與第二M0SFET電晶體包含有N型通道 MOSFET電晶體。 士申明專利範圍帛4項所述之對稱阻障式暫態電壓抑制器（TVS) 電路，其中該雙極電晶體包含有一 PNp電晶體，其具有一連接至 該高電位端的射極與一連接至該低電位端的集極。 8.如申請專利範圍帛7項所述之對稱阻障式暫態電壓抑制器（) 電路’其中該第一與第二MOSFET電晶體是p型通道M〇SFET 200816474 電晶體。 9· 一種半導體元件，其包含有： 一第一電晶體與一第二電晶體；以及 -雙，電晶體，其t該雙極電晶體具有—電性連接至該第一與第二 電:體之如雜的基極，藉此該基極承猶雙極電晶體射極 j位，不論正向或負向瞬變電壓，作為-對稱阻礙式暫態電壓 抑制器（TVs)。 m如，”範圍第9項所述之半導體元件，其中·· °玄第〃第—電晶體更包含有—第—與-第二MOSFET電晶體， 其具有一内部電性連接的源極。 11. 如:請專利範圍第10項所述之半導體元件，其中該第一 m〇sfet 電晶體更包含有一連接至一高電位端的汲極與一連接至一低電位 „極’該第二M0SFET電晶體更包含有—連接至一低電位 端該端的汲極與一連接至該高電位端的閘極。 12. 如申請專利翻第1㈣所述之半導體元件，其中該雙極包含有一 NPN電晶體’其具有一連接至該低電位端的射極與一連接至該 電位端的集極。 ^° 13_如申請專利範圍第12項所述之半導體元件，其中該第一與第二 MOSFET電晶體包含有ν型MOSFET電晶體。 14_如申料利範圍第12項所述之半導體元件，其巾該雙極關電 晶體包含有一側向電晶體。 15.如申請專利範圍第14項所述之半導體元件，其中： 該第- MOSFET電晶體與該第二M0SFET電晶體更包含有二個 側向MOSFET電晶體，其側向延伸沿著一半導體基底的第一方 向並且侧向沈積在一已摻雜區域的兩相對侧，作為該NpN電晶 體的基極，其沿著該半導體基底垂直於該第一方向的第二方向曰。 16·如申請專利範圍第15項所述之半導體元件，其中： 15 200816474 二個N型區域側向沈積於該已沈積區域的兩相對側，以作為該 NPN電晶體的該基極，射該二個n餅區域作為該NpN電 晶體的一射極與一集極。 17·如申請專利範圍第16項所述之半導體元件，其中·· 該第一 MOSFET電晶體與該第二MOSFT電晶體更包含有二個側 向MOSFET電晶體，其共用-源極區域，此源極區域被一延伸 至該NPN電晶體之該基極的p型本體區域環繞。 18·如申請專利範圍第12項所述之半導體元件，其中·· 該NPN電晶體更包含有一垂直npn電晶體。 19·如申睛專利範圍第18項所述之半導體元件，其中： 該第-與該第二MOSFET電晶體更包含有二個側向m〇sfe 晶體。 20.如申請專利範圍第18項所述之半導體元件，其中： 一 p型井形成於-N型i晶層在—N+基底上，以提供一本體區 域，作為該第-與第二MOSFET電晶體延伸至該NPN電晶體 的該基極區域。 21· 22. 如申請專利範圍第20項所述之半導體元件，其中： 一 N+區域植入該P型井’以提供該第二MOSFET之-錄區域， 作為該NPN電晶體的射極。 器（TVS)電路的方法，其步驟 一種製作對稱阻礙式暫態電壓抑制 包含有： 極至一個電晶體之一共用源極，以承 一射極電位端，不論正向或負向瞬變 電性連接一雙極電晶體之一基 接該基極至該雙極電晶體之 電壓。 23.=請專利範圍第22項所述之方法，其更包含有： 個電θθ體為二個本質相同的電晶體，以實現本質對稱雙向 箝制一瞬變電壓。 200816474 24·如申請專利範圍第22項所述之方法，其更包含有·· 製作該二個電晶體為一第一與一第二M〇SFET電晶體，其具有一 内。p電性連皆的源極，以供電性連接至該雙極電晶體的該基極。 25·如申請專利範圍第24項所述之方法，其中·· 連接該第-MOSFET電晶體的—汲極至—高電位端，與連接該第 一電晶體的一閘極至一低電位之該端；以及 連接该第二MOSFET電晶體之—汲極至一低電位端之該端，與連 接該第二MOSFET電晶體之一閘極至該高電位端。 ( 26·如申請專利範圍第24項所述之方法，其中： &著半導體基底之一第一方向，在—已推雜區域的兩相對側，侧 向延伸該第一 MOSFET電晶體與該第二M〇SFET電晶體；以 及 沿著-垂直於該第-方向之第二方向覆蓋該半導體基底延伸該已 摻雜區域至該雙極電晶體的一基極。 27·如申睛專利範圍第26項所述之方法，其中： 提供該雙極電晶體，以作為一 NPN電晶體。 28·如申請專利範圍第27項所述之方法，其中： ‘， 提供一個側向沈積於該已摻雜區域兩相對側之N型井區域，如同 錢極電晶體的基極；藉此該二個N型井作為該雙極 射極與集極。 _ 29·如申請專利範圍第27項所述之方法，其中： 木構该第-與第二M〇SFET電晶體為兩個侧向m〇sfet電晶 體’其共用一共用源極區域並且該第一與該第：M〇SFET電晶 體被延伸至該NPN電晶體之該没極的p型本體區域環繞。 30.如申請專利範圍第27項所述之方法，其中： 、 支^一^型井區域於一底端A N+基底的N型蟲晶層，以延伸該第 一與第二M0SFET之p型本體區域至該NPN的一基極，介於 17 200816474 該N+基底間，作為該第二MOSFET之一集極與一汲極區域， 作為該NPN電晶體的一射極，以在該半導體基底形成一垂直 NPN電晶體。