TW200816395A - Highly dense monolithic three dimensional memory array and method for forming - Google Patents

Description

200816395 九、發明說明： 【發明所屬之技術領域】 本發明關於一種形成高密集單石三維記憶體陣列的方 法，該陣列包含於一基板上所沉積之層中形成的多個記憶 體層級。 【先前技術】 f

已知單石三維記憶體陣列，尤其是如Johnson等人，美 國專利案第 6,034,882 號，「Vertically stacked field programmable nonvolatile memory and method of fabrication」；Knall等人，美國專利案第6,420,215號， 「Three Dimensional Memory Array and Method of

Fabrication」； Vyvoda 等人（MA-075);以及Herner等人，美 國專利案第 6,952,030 號，「High-Density Three-Dimensional Memory Cell」 中 所述。 於此等記憶體陣列中，記憶體單元大小係由 影技術可界定之特徵大小來限制。製造此等記憶體 能相當複雜。 提高此等陣列之密度並降低其成本 分有利 【發明内容】 本發明係由以下申士主直# 卜曱明專利靶圍來定義，而 何内容皆不應視為 早即中的4

对°系二曱Μ專利範圍構成限告丨I 言，本發明係針對高密隼單 制。一般Γ 在集早石二維記憶體陣列$制 陣列的方法。 j及製造此5 121369.doc 200816395 本發明之第—t 的方l古種用於形成-第-記憶體層級 質上平行、實質二層或層堆疊之複數個實 …共面之第一軌道’該等第-執道於下方 二二於該等第一執道上保形沉積-第二層或層堆疊、 厂物 層或層堆疊以形成該第二層或層堆疊之第-間 — w;以及_自對準該等第-間隔 物之下方層，其中唁#篦_門β1 ^ w弟間隔物在該蝕刻步驟期間作為 硬‘罩。一硬遮罩係於一蝕刻 料之非為光阻的材料。於各且體f 下方材 +於各具體貫施例中，該等下方戶传 半導體層與導體層’且係姓刻成實質上平行之軌道；支 柱0 本發明之另一方面提供_锸田认— ^ 一 ®扠仏種用於在一基板上形成一單石 三維記憶體陣列的方法，該方法包含：沉積一第一導體層 或層堆疊；沉積包含一第_狀態變化層之_第一半導體層

C 堆疊’該第-半導體層堆疊於該第_導體層或層堆疊上； 於該第-半導體層或層堆疊上沉積一第—犧牲材料；圖案 化並姓刻該第-犧牲材料以形成第—犧牲軌道；於該等第 -犧牲軌道上保形沉積—第二層或層堆疊；蝕刻該第二層 或層堆叠以形成第-間隔物；移除該等第一犧牲執道；以 及餘刻該第-半導體層堆疊與該第一導體層或層堆疊以形 成第-記憶體材料軌道，其中該等第一間隔物在蝕刻第— s己憶體材料軌道之步驟期間作為硬遮罩。 本發明之又另-方面提供於—基板上的—單石三維記憶 體陣列，纟包含：第-複數個實質上平行、實質上共面的 121369.doc 200816395 伸於-第-方向第二複數個實質上平行、 ^面的導體，其延伸於不同於該第—方向的一第二 方向上，該等第二導體於該 扣 —一 μ ♦篮上，弟一複數個支 支柱置放於料第—導體中的—者與該等第 一¥月豆中的一者之間，每一第一 支柱具有對準該等第一導 '中的一者之側壁之二實質上垂直側’且每一第一支柱具

有對準該等第二導體中的一者之側壁之二實質上垂直側， 其中該等第一導體具有約300 nm或更小之一間距。 本文所述本發明之若干方面及具體實施例中的每—者均 可單獨或相互組合使用。 現將參考附圖來說明該等較佳方面及具體實施例。 【實施方式】 一單石三維記憶體陣列係一其中在一單一基板（例如， 一晶圓）上形成多個記憶體層級之陣列，其中無插入的基 板。將形成一記憶體層級之各層直接沉積或生長於一或多 個現有層級的各層上。相反，藉由在分離的基板上形成記 fe體層級並將該等記憶體層級頂部疊加黏著來構造堆疊記 憶體，如Leedy，美國專利案第5,915，167號，「 dimensional structure memory」中所述。在焊接前可讓該 等基板變薄或將其從該等記憶體層級移除，但是由於該等 記憶體層級一開始係形成於分離的基板上，因此此類記憶 體並非真正的單石三維記憶體陣列。 形成於一基板上之一單石三維記憶體陣列包含：至少一 第一記憶體層級，其形成於該基板上的一第一高度；以及 121369.doc 200816395 一第二記憶體層級，苴來 一形成於不同於該第一高 高度。在此-多層級陣 $回度之-弟一 ν ^ , 5 ^ ^ 可在该基板上形成三、四、 八個或甚至任何數目的記憶體層級。 一非揮發性記恃^ 己《早凡可藉由在導 體、一 MOS電晶妒、弋一紐 一極 或一雙極電晶體之非線性電子穿置、 與一狀態變化元件而艰士 、置 如，資料「〇」或「；！ I貝才+狀恶（例 Ο 中。-狀態變化元件係一牛之狀也 熊門纟tM卜的-从 了在一或夕種可輕易偵測之狀 〜艾、兀。狀態之差異可偵測成電阻或電流之差 異:一狀」態變化元件可為（例如）一溶絲、-反溶絲（如介電 破裂反 '溶絲）、或可由 次了由一具有可變或可切換電阻之材料 (如，硫族化合物、鈣鈦礦、 __ 一兀至屬虱化物或氮化 " 狀怨之變化可為永久的（如熔絲或反熔絲），而 形成一次性可程式化記憶體單元；或可逆的，而形成可再 寫的記憶體單元。 藉由包括一二極體、或其他表現非歐姆導電特性之裝 置此類δ己憶體單元可形成—大記憶體陣列。一二極體提 供電隔離’並能夠對—記憶體單线行讀取或在不會不慎 程式化鄰近單元進而共用同一位元線或字元線的情況下進 行程式化。 /吏用根據本發明之方法’彳以最小數目之光遮罩步驟與 簡化構造形成高密集單石三維記憶體。 特被大小係藉由微影方法圖案化之積體電路中的最小特 徵或間隙。在-重複圖案中，間距係在相同特徵之鄰近重 121369.doc 200816395 現間的距_ %如’如同圖1中所顯示，在由間隙所分離 之實質上平行軌道的陣列中…軌道之寬度？（或—間隙之 寬度G)係特徵大小’而從一轨道之中央至下一軌道之中央 之距離P係間距。脾丟5丨 、 將看到一旦其之間的圖案化特徵與間隙 具有相同寬度’間距便將是特徵大小的兩倍。 、 使用本發明之方法，可形成具有實質上小於特徵大小之 兩倍之間距的記恃體卩束而I # 匕G燈陴列，並可形成具有尺寸在微影限制

以下的特徵。 圖2a顯示所沉積之層堆疊10,纟包括將進行®案化㈣ 成半導體裝置之層。層堆疊1()可包含金屬、秒或其他半導 體材料、生長或沉積之介電質等之層。犧牲材料12係沉積 於層堆疊10上。 如同圖2b甲所顯示，犧牲材料12係使用傳統微影與蝕刻 技術進行圖案化與蝕刻，以形成平行執道14，於此以斷面 來顯示。執道14會延伸出頁面。假設一間距？1為16〇 1*月況下母執道之寬度F係5 5 nm，而其間之間隙之寬度 G係105 nm。此等圖式並未按比例繪製。 於圖2c中，一導電材料16係保形沉積於執道14之上。於 此範例中，導電材料16之厚度係25 nm。於圖“中，執行 一各向異性蝕刻，其垂直蝕刻導電材料16，然而僅有少許 或*無橫向蝕刻分量。此蝕刻因此從軌道]4之上與之間的 水平表面移除導電材料16，並保留間隔物18。 最後，如同於圖2e中，移除犧牲軌道14，且間隔物“在 接續將下方層堆疊10蝕刻成平行轨道2〇期間作為硬遮罩。 121369.doc -10- 200816395 軌道20具有25 nm之寬度且係形成於80 nm之間距p2。圖2 之軌道14之間距卩2係8〇 nm，其係圖孔中之原始軌道^之6 間距Pl(160 nm)的二分之一，且實f上係小於圓案化之執 道Μ之特徵大小（其係55 nm)的兩倍。執道14之間距η係 顯示於圖2e中以供參考，然而已於一稍早步驟中移蓉 軌道。 、寻 於此範例中，選擇軌道之間隙寬度〇與特徵大小F使得 於間距P2均自間隔該等間隔物j 8。此配置往往有利，但卻 非必要，間隙寬度與特徵大小的關係可視需要加以調整。 於此範例中’將材料16說明為導電的，並可作為對一圖案 化裝置的電互連。然而’取決於欲形成之結構，將形成該 等間隔物18之材料16無須為導電的；其可為半導體材料或 不然一介電質。 如同將說明的’於本發明之具體實施例中，可反覆使用 圖2a至2e中所說明之方法，7 A 口口 圖案化及餘刻軌道與支柱 以在一早石三維記憶體陣列中 詳細範例 將提供製造根據本發明一較佳具體實施例所形成之一單 石三維記龍㈣之-詳細範例。為求完整，將說明許多 材料、條件、與步驟。缺而 乂 μ…、阳將瞭解，可對此等細節中的 許多細節進行修改、增加、或 Α ’略，而結果仍屬於本發明 之範脅内。 接著參考圖3 a，該記憶體 $成起始於一基板100。此 基板1 00可為本技術中所孰知 $的任何半導電基板，如單晶 121369.doc 200816395 矽、IV-IV化合物（如矽鍺或矽鍺碳）、ιπ_ν化合物、π_νπ 化合物、此類基板上之磊晶層、或任何其他半導電材料。 該基板可包括其中所製造之積體電路。 於基板100之上形成一絕緣層102。該絕緣層1〇2可為氧 化矽、氮化矽、高Κ介電薄膜、Si_C_〇_H薄膜或任何其他 合適的絕緣材料。

導電層1 04係沉積於絕緣層1 〇2上。導電層1 係任一戋 任何適當導電材料，包括金屬、金屬合金、導電氮化物\ 導電金屬矽化物、或重度摻雜半導體材料。例如，導電層 1〇4可為氮化鈦，並可具有任何適當，例％介於㈣ 與約、1〇〇 nm之間，較佳地約5〇麵。於某些具體實施例 中^電層1〇4可為二或多種導電材料的層堆疊。 ” 一 守％層I 〇4 。半導體層106較佳地為矽、鍺、或矽及/或鍺的合全。 為求簡明’此範例將會將此與稍後之半導體層令所使用之 =說明成秒，然而將瞭解任何或所有半導體層可 吏用其他半導體材料。層106係摻雜p型或_摻雜劑。例 二广::入雜諸如蝴或叫的P型摻雜劑。層1。6可為任 約1〇與約5〇_之間，較佳地約2。_。 :度參雜_106與接續的㈣可 沉積，包括仆φ、士 &、 ^ U 7刀，云木 …古沉積、原子層沉積、或減鑛。可以任 何已知方法進行摻雜，—』 "J以任 離子植入。在以》。 處播雜' 擴散推雜雜質、或 應摻雜#i。<者=㈣時’ —11型4 P型軸目標可供 4吝，摻雜密丨丨2 π ^ J原子可植入或不然提供至鄰近欲 12I369.doc 200816395 摻雜之矽層之層；例如，摻雜劊 下m曾w ― ^_可植入田比鄰欲掺雜石夕層之 下方的層。在接續的熱循環_， 摻雜層擴散至目標矽層中。 -I竹迎 取決於沉積溫度，諸如矽之半導 ^, , 千¥體材枓將以非晶或結晶 積。非晶丰導體材料可藉由退火結晶成多晶體半導 體材料。可將此退火執行成-單獨步驟，或可因摩步 驟而發生，同時便不需要一單獨的退火。乡晶體石夕在：文 中將稱為多晶矽。 狀態變化層108可為反溶絲。於-較佳具體實施例中， 狀態變化層⑽係-介電層或層堆疊，其將 破裂反炫絲。例如’狀態變化層108可為一氧化石夕層，其 藉由於一快速熱退火中氧化一部分矽層1〇6來生^。或 者，不然可沉積一介電材料，例如一高κ介電質如^〇^ 於此範例中’狀態變化層108將說明成一介電破裂反熔 絲’然而將瞭解可制本文中所列舉之任何其他㈣變化材 料來作為替代。反熔絲1〇8較佳地係極細’例如小於約5 nm。 未摻雜或輕度摻雜矽層110係沉積於反熔絲1〇8上。未摻 雜或輕度摻雜矽層110可為任何厚度，例如介於約1〇與= 5〇 nm之間，較佳地約20 nm。若層11〇係輕度摻雜，則其 較k地係換雜諸如構或坤之η型換雜劑。 重度摻雜η型矽層112係沉積於未摻雜或輕度摻雜矽層 11〇上。重度摻雜η型矽層112可為任何厚度，例如介於^ 10與約50 nm之間，較佳地約20 nm。 若狀態變化層108係一介電破裂反熔絲，則在其初始狀 121369.doc 13 200816395 態時其將為絕緣的。一旦接受足夠的電壓，其將遭受介電 朋潰，且穿透其將形成一永久導電路徑。反熔絲1〇8破裂 ， 後，重度摻雜n型層Π2、未摻雜或輕度摻雜層11()、與重 度摻雜P型層106將形成一垂直方向的接面二極體。此二極 M : 體係一 p-i-n二極體。 於替代性具體實施例中’狀態變化層108係一可熔元件 或-電阻切換元件，如硫族化合物層。在此情況下，狀態 (' *化層1〇8之位置不應妨礙Η接面的形成。例如，若未摻 雜或輕度摻雜層110事實上係輕度11摻雜，則該二極體係以 重度摻雜p型層106與層11〇間之”接面來形成，且狀態變 化層108應位於此接面之上或之下。例如，狀態變化層⑽ 可位於重度推雜P型層夕下、土 4办 之下未摻雜或輕度摻雜層J J 〇 :上、或重度摻雜η型層112之上。此配置適用於在接續記 k體層級中形成的每一狀態變化層。 於另一替代性一次性可程式 狂A亿具體只施例中，該二極艚 本身可表現如一炫絲。若去知斗执 .., $支柱尺寸夠小且程式化期間電力 ★ 篮在&式化期間可能毁壞，並留下 尚電阻的記憶體單元。於此愔 /、 變化元件。 / ，该一極體會作為狀態 接面二極體係一具有 L、 百以下特性之半導體裝置··沿一太a 比沿另一方向更容易傳導 向 , , ν電伙、具有兩個端電極、及由一 電極處型且另—電極處 由 係Ρ-η二極體、I戚靶例 從版及齊納二極體。 實施例中，該二極體可為肖#^ 於替代性具體 紐J馮为特基障壁二極體。 J21369.doc 200816395 接著，一犧牲材料層114係沉積於重度摻雜n型區域η] 上。此層將不會出現在最終裝置中’且因此可為任何與程 序整合需求相容的材料。例士α ’該材料應可輕易黏著：應 對欲於-即將來臨之步驟中沉積之矽與間隔物材料二者： 有良好的㈣選擇性。於本具體實施例中，犧牲材料… 係二氧化矽、然而可使用其他材料。較佳地，犧牲層 係約50與200 nm厚之間，最佳地約1〇〇 nm厚。

( 以傳統方法圖案化並蝕刻層以形成實質上平行犧牲 軌道120。犧牲軌道12〇係以斷面顯示，並會延伸出頁面。 於此範例中，犧牲軌道120係約55腿寬，而其間之間隙係 約105 nm寬，因而犧牲執道12〇之間距係約i6〇 此等 小。據此，可調整特徵與間隙大小。此等圖式並未按比例 繪製。 特徵與間隙寬度係經較使得將均句間隔所形成之最玖門 隔物，然Η選擇其他尺寸，例如犧牲軌道之間距可為約 320 nm或更小，例如2〇〇 nm或更小，例如約丨的打卬或更 一導電材料層116係保形沉積於犧牲執道12〇上。導電層 U6可為—單—材料或—導電層堆疊，包含任何適當的導 電材料，如金屬、金屬合金、導電氮化物、或導電全屬石夕 化物。於本具體實施例中1116較佳地係氮化鈦，然而 可使用氮化组、氮化鎢、與許多其他適#的導電材料作為 替代。導電層H6之厚度視需要可例如為約25麵。此時之 結構係顯示於圖3 a中。 接著參考圖3b’執行-各向異性㈣，從犧牲軌道12〇 121369.doc 200816395 之頂部與其之間移除層116，並形成間隔物122。犧牲執道 120P遺後係藉由乾式或濕式蝕刻來移除。（為節省空間，於 此等與接續圖式中省略基板1〇〇。應假定其之存在 接著^ P同物122作為硬㉟罩，❿重度換雜^型石夕層 / 112、未摻雜或輕度摻雜矽層110、反熔絲層108、重产摻 雜Ρ型石夕層1〇6、與導電層1〇4係钱刻成實質上平行的 記憶體材料執道124。第一記憶體執道124包含導體執道 (屬於層1〇4)上所形成之半導體執道（屬於層106、11〇、與 112)。沉積以填充第一記憶體材料軌道124間之間隙的介 電材料118可為任何適當介電f，例如高密度電聚⑽^氧 化物。 總括而言，形成記憶體軌道124係藉由：形成一第一層 或層堆疊之複數個實質上平行、實質上共面之第―犧牲： 道120’該等第一軌道於下方層之上；於該等第一軌道上 保形沉積一第二層或層堆疊116 ;蝕刻該第二層或層堆疊 〇 以形成該第二層或層堆疊之第一間隔物122;移除該等第 一軌道120 ;以及钱刻自料該等第-間隔物122之下方 -. I ’其中該等第-間隔物在該蝕刻步驟期間作為硬遮罩。 於此，該等下方層包含半導體層與導體層。 .. 如同圖3^中所顯示，—平坦化步驟（例如以化學機械抛 光(CMP)或回姓)移除於—實質上平坦表面ι〇9曝露第—記 憶體執道124與介雷暂]]β β ^ ^ ”）丨冤貝118之頂部之介電質118的過度填 充。此平坦化步驟移除導電材料116之 下 (例如Μ0至2〇1^之厚度。 一ϋ U下 121369.doc -16- 200816395 接者參考圖3d，層係沉積於平坦表面ι〇9上。 可為一與第一記憶體執道 _^^曰 厚度。沉積包括—狀二Γ 可相比的材料與 化層之石夕二極體層堆叠。此堆疊 了”弟-記憶體軌道124中之層相同，於此範例 該二極體=極性。首先於導電層204上沉積重度摻雜η型矽 層212 ’隨後並沉積未摻雜或輕度摻雜石夕層21()、反炫絲層 2〇8、與重度摻雜㈣石夕層施。此等層較佳地係以相同^ 式形成並具有肖第一記憶體軌道m中之對應層相同的厚 度。如同於稱早之堆疊中一般，若以一電阻切換元件或一 熔絲元件取代反熔絲層2〇8，則其之位置應不妨礙_p_n接 面的形成。 圖3e之視圖係與圖3d之視圖相同，而圖3f之視圖則為一 9〇。旋轉視圖。圖 >係沿圖3f之線冬A，來檢視。參考圖 >與 圖3f二者，犧牲材料214係沉積於重度摻雜p型矽層2〇6 上，並經圖案化與蝕刻成實質上平行的執道22〇。執道22() 較佳地具有與圖3 a之軌道12 0相同的寬度與間距，然而若 更佳則其之寬度與間距可不同。應注意犧牲材料2 14之軌 道220會沿與第一記憶體材料執道124不同之方向延伸，較 佳地實質上與其垂直。可為任何適當導電材料（如氮化鈦） 之導電材料216係保形沉積於軌道220上。各向異性蝕刻將 導電材料216從軌道220之頂部與之間移除，並留下間隔物 222。圖3e與3f說明此時的結構。 圖3g以與圖3e相同之視圖顯示該結構，而圖3h顯示與圖 3f相同之視圖，圖3g係沿圖3h之線B-B，來檢視。參考圖3g 121369.doc 17 200816395 與3h，藉由濕式或乾式蝕刻移除犧牲軌道22〇後，間隔物 222作為硬遮罩，而重度摻雜p型矽層2〇6、未摻雜或輕度 摻雜矽層210、反熔絲層208、重度摻雜11型矽層212、與^ ， 電層204係蝕刻成實質上平行的第二記憶體材料執道224 • 然而，此時蝕刻並未停止。蝕刻會持續，以蝕刻第一記 憶體軌道124之導電材料116、重度摻雜11型層112、未摻雜 或輕度摻雜層110、反熔絲層108、與重度摻雜p型層1〇6。 蝕刻會停止於導電層ι〇4上。此蝕刻係垂直於形成第一記 憶體軌道124之蝕刻，因此此等雙重蝕刻之層116、112、 110 108與1 〇 6會形成弟一支柱12 6。然而，不餘刻導電 層104，因此此材料保留在第一導體執道丨28中。第一導體 軌道128將在完成之記憶體陣列中作為位元線。圖化與扑 顯示完成此蝕刻後的結構。應記得在圖以至“中所形成之 結構中，以犧牲執道14之間距的二分之一間隔最終軌道 20。相似地，以圖3b之犧牲軌道12〇之間距的二分之一間 : 隔第一導體軌道128 ;因此其較佳地以8〇 nm或更小之間距 來形成，然而於其他具體實施例中，第一導體軌道128(與 • 接π之導肢執道）之間距可為約16〇 或更小，例如1⑼打㈤或 更小。於較不佳之具體實施例中，第一導體執道128之間 距可I乂大，例如300 ηπ^更小、2〇〇 或更小、或丨⑼nm 或更小。 、重複此程序。在沉積介電材料以填充第二記憶體材料軌 = 22^間之間隙以及一CMp步驟以移除於一平坦表面曝露 第一 Z fe體執道224之頂部的介電質過度填充後，接著參 121369.doc -18- 200816395 ^圖3#3j，-於此平坦表面上沉積下—個導體與二極體堆

:圖I:1顯不以與圖相同角度檢視之結構，❿圖”係以 …目同之角度來檢視。圖3j係沿圖3i之線c_c，來檢 視）於一車父佳具體實施例中，此等層包括氮化鈦層304、 重度摻雜p型石夕層3〇6、反溶絲層3〇8(同樣地，較佳地熱生 長此反熔絲）、未摻雜或輕度摻雜石夕層31G、與重度摻雜n 31夕層312。間隔物322係出自導電層3ΐ6，如同先前一般 其係藉由“圖案化並蝕刻成實質上平行之軌道(未顯示又) 之：牲材料上保形沉積層316而形成，並且在間隔物蝕刻 後遭移除。間隔物322較佳地具有與圖3a中之間隔物122相 同的寬度與間距。 如同先前，間隔物322作為硬遮罩，而重度摻雜n型矽層 312未摻雜或輕度摻雜石夕層3 1 0、反溶絲層3 〇 8、重度摻 雜P型矽層306、與導電層304係蝕刻成實質上平行的第三 吕己憶體材料軌道324。第三記憶體執道324較佳地係實質上 垂直於圖3g與3h之第二記憶體執道M4，且較佳地係實質 上平行於第一導體軌道128。 亦如同先前，蝕刻會持續，以蝕刻導電材料2丨6、重度 摻雜p型層206、反炫絲層208、未摻雜或輕度摻雜層21〇、 與重度接雜η型層212’该專層形成圖3g與3h之第二記憶體 軌道224。蝕刻會在蝕刻導電層204之前停止。此蝕刻係垂 直於形成第二記憶體軌道224之蝕刻，因此此等雙重姓刻 之層216、206、208、210、與212會形成第二支柱226。然 而，不蝕刻導電層204 ;因此此材料保留在第二導體軌道 121369.doc -19- 200816395 228 中。 第一導體執道128、第一支柱126、與第二導體軌道228 形成一第一記憶體層級。第一導體執道12 8作為位元線， 而第二導體軌道228作為字元線。每一第一支柱i26具有一 實質上方形斷面，其具有四側。二相對側係於形成第一導 體軌道128之同一蝕刻中形成，且因此此等側係對準第一 導體執道128之側壁。其他二相對侧係於形成第二導體軌 道228之同一餘刻中形成，且因此此等側係對準第二導體 軌道228之側壁。 可重複所說明之程序以形成額外的記憶體層級。例如， 一旦於後續迭代中將層306、308、310、與312蝕刻成支 柱，導體層304將保持成第三導體執道。一 級將包括第二導體軌道228、第二支柱226、弟與二= 體執道。 取終兄憶體層級將形成於最終 接者翏考圖4a

、，、上σ亥等執道已於間隙填充介電材料418後曝露方 =表面409。此最終記憶體層級可為於該基板上所形> =、第四、第五、或更高記憶體層級。虛線表示-! =憶體層級的支柱。圖4b顯示沿線^，垂直檢視的同一 -俄牲材料(未顯示)係直接 徭趑社， 貝％十坦表面409上， 、μ犧牲材料圖案化與蝕刻成犧 垂直最故$ # w ^ 軌道（未顯示），其 取、、、、、记丨思體執道424而延伸。技芏必| 電材料516#仅^ 接者參考圖4c與4d， 糸保形沉積於該等犧牲 那逼上，執行一間隔 】2】369.d〇c -20- 200816395 蝕刻以形成問卩5 & 2 ]隔物522，並移除該等犧牲軌道。 細體軌道424而延伸之間隔物522作為 ： 終記憶體執道424夕風# Α _ 、早乂蝕刻最 石夕#406、— 曰，、匕括導電層416、重度摻雜ρ型 :、反炫絲層彻、未摻雜或輕度摻雜石夕層410、盘 重度接雜η型石夕層412，以形成最終支柱似 ： 蝕刻導電層4〇4 乂片L 4曰在 ⑽則如止，並留下導體執道428。 沉積於間隔物52?夕„ ^ —體^ 4間隔物522將作為剛形成之最 、、、。己1^肢層級的頂部導體軌道。 為求間明’提供本發明之_詳細範例，然 :化—並，本發明之編。於所說明之記憶= v电層tb現在每一沉積之堆疊的底部與頂部，例如 層1〇4與116;最後’此等層會變成該等底部導體⑵且該 等間隔物122會作為硬遮罩。於每一軌道頂部使用一導電 材料作為硬遮罩係較佳：此層在每-支柱之二極體與上方 導體間提供良好的電接觸’且事實在於材料並非石夕之硬遮 罩使其在界定該等支柱之蝕刻期間能延長壽命。缺而，可 視需要省略該頂部導電層，且每一二極體之重度摻雜層可 替代地用以形成將作為硬遮罩的間隔物。例如，接著參考 圖5a，於一項具體實施例中，導電層1〇4、重度推雜p型矽 曰1〇6反熔絲層108、與未摻雜或輕度摻雜層係沉積 “邑、‘彖層102之上。犧牲執道12〇係形成於未摻雜或輕度摻 雜層110上。重度摻雜n型層112係保形沉積於軌道12〇上。 如同圖5b中所顯示，各向異性蝕刻形成間隔物122，其係 由重度摻雜η型材料所形成，而非如圖3b由導電材料ιΐ6所 121369.doc 200816395 形成。製造如同於先前具體實施例中一般持續；間隔物 122作為硬遮罩以蝕刻一第一記憶體軌道。

於先前所提供之詳細範例中，二極體之極性會在一層級 與下-層級間交替。例 >，參考圖3j，於第一記憶體層級 中，該等二極體在底部具有一重度摻雜卩型層（1〇6)並在頂 部具有-重度換雜η型層⑴2)，而於第二記憶體層級中， 該等二極體在底部具有—重度摻雜η型層（212)並在頂部具 有一重度摻雜Ρ型層（206)β於其他具體實施例中，可能需 要其他配i ;例如，可能需要全部記憶體層級上之全部二 極體的底部均具有p型層而頂部均具有η型層，或反之亦 然0 當狀態變化元件係—反炫絲時’於較佳具體實施例中， 其係位於二極體接面處，且因此係介於該底部重度捧雜居 與該未摻雜或輕度摻雜㈣，或介於該頂部重度摻雜層I 該未摻雜或輕度摻雜層間。於其他替代性具體實施例中， 該狀態變化元件可位於該記憶體單元之任意處；例如 該多晶矽堆疊之上或之下。該 、 該等支柱之一部分，或替代地；件可如所顯示為 同擴張。 體執道-起共 未提及之額外層（如障壁、黏著、或餘刻停止 在該記憶體陣列之—或多個記憶體層級中。 括 本文已說明詳細製造方法’不過亦可 相同結構之方法，只要社 了其他形成 要'、。果屬於本發明之範疇内即可。 說明僅說明本發明可採用之許多形式中的若干 121369.doc -22- 200816395 形式。基於此原因，希望此詳 ,,兄明屬於說明之用途，而 非限制之用途。僅希望隨後 料内〜# t之專财㈣㈣（包括其全部 羊效内合）疋義本發明的範疇。 【圖式簡單說明】 圖1係說明重複特徵中$ 4 被大小、間隙大小、與間距 的透視圖。 圖2a至2e#說日錄據本發㈣小純影㈣之大小 之特徵之形成階段的斷面圖。 圖3a至3j係說明根據本發明之—較佳具體實施例所形成 之一單石三維記憶體陣列中之形成階段的斷面圖。圖^及 3f顯示以垂直檢視之同—階段的結構，圖303h與圖31及 3 j亦是如此。 圖4a至4d係說明根據本發明之一較佳具體實施例之最終 記憶體層級之形成階段的斷面圖。 圖5a及5b係說明根據本發明之一替代性具體實施例之一 第一纪憶體層級之形成階段的斷面圖。 【主要元件符號說明】 10 層堆疊 12 犧牲材料 14 執道 16 導電材料 18 間隔物 20 軌道 100 基板 121369.doc -23 - 200816395 102 絕緣層 104 導電層 106 第一重度摻雜半導體層/重度摻雜P型矽層 108 狀態變化層/反熔絲層 109 平坦表面 110 未摻雜或輕度摻雜矽層 112 重度摻雜η型碎層/重度摻雜η型區域 114 犧牲材料層 116 導電材料層/第二層或層堆疊 118 介電材料/介電質 120 第一犧牲軌道 122 第一間隔物 124 第一記憶體材料軌道 126 第一支柱 128 第一導體執道 204 導電層 206 重度摻雜Ρ型矽層 208 反熔絲層 210 未摻雜或輕度摻雜碎層 212 重度摻雜η型碎層 214 犧牲材料 216 導電材料 220 軌道 222 間隔物 121369.doc -24- 200816395 224 第二記憶體材料執道 226 第二支柱 228 第二導體軌道 304 氮化鈦層 306 重度摻雜p型矽層 308 反炼絲層 310 未摻雜或輕度摻雜矽層 312 重度摻雜η型矽層 316 導電層 322 間隔物 324 第三記憶體材料執道 404 導電層 406 重度摻雜Ρ型矽層 408 反熔絲層 409 平坦表面 410 未摻雜或輕度摻雜矽層 412 重度摻雜η型矽層 416 導電層 418 介電材料 424 最終記憶體執道 426 最終支柱 428 導體軌道 516 導電材料 522 間隔物 121369.doc -25 -

Claims (1)

1. 200816395 、申請專利範圍： 1· -種用於形成一第—記憶體層級的方 形成-第-層或層堆疊之複數個實質上：」去包含： 共面之第一軌道，該等第_軌道位於下4丁、實質上 於該等第一軌道上保形沉積一第二層或二：： 餘刻該第二層或層堆疊以形成該第二 /， 一間隔物； θ或層堆疊之第 移除該等第一軌道；以及 钱刻自對準該等第-間隔物之該等下方層， 第一間隔物在姓刻步驟期間作為硬遮罩。曰，、中该等 2·如請求们之方法’其中姓刻該等 餘刻第-半導體層；以& 驟包含： 钱刻第一導體層。 3.如請求項2之方法，其中，在蝕刻該等第 ::期間，該等第-半導體層物成第-複2 = 上平行的半導體執道。 貝 4·::求項3之方法’其中以-第-間距間隔該等第—執 第二間距間隔該等第—半導體軌道，該第二間 距小於該第一間距。 5· 士明求項4之方法，其中該第二間距係該第-間距的約 二分之一。 ⑼求項2之方法’其中，在蝕刻該等第一導體層之步 驟期間，該等第一導體層係钱刻成實質上平行的導體執 道。 121369.doc 200816395 7·如巧求項6之方法，其中以一第一間距間隔該等第一軌 i w从〜第二間距間隔該等第一導體軌道，該第二間距 小於該第一間距。 月東項7之方法，其中該第二間距係該第一間距的約 二分之〜。 9·如清求項2之方法，其中，在蝕刻該等第一半導體層之 步驟期間，該等第一半導體層係蝕刻成複數個第一半導 體支挺。 10·如凊求項9之方法，其中以一第一間距間隔該等第一執 道並以一第二間距間隔該等第一半導體支柱，該第二間 距小於該第一間距。 11 ·如％求項丨0之方法，其中該第二間距係該第一間距的約 '一分之一。 12·如請求項9之方法，其中該等第一半導體層包含： 一第一導電率類型之一第一重度摻雜半導體層；以及 第二導電率類型之一第二重度摻雜半導體層，該第 一‘電率類型與該第一導電率類型相反，該第二重度摻 雜半導體層位於該第一重度摻雜半導體層上。 13.如請求項12之方法，其中該等第一半導體層進一步包含 。玄第一或該第二導電率類型之一第三未摻雜或輕度摻雜 半導體層，該未摻雜或輕度摻雜半導體層置放在該第一 重度摻雜層與該第二重度摻雜層之間。 I4·如請求項13之方法，其中每一第一支柱包含一狀態變化 元件。 121369.doc 200816395 15. 16. 如請求項Μ之方法，其中每一第 件係-介電破裂反熔絲。 如請求項14之方法，其中每一第 熔絲係置放在·· 一支柱之該狀態變化元 一支柱之該介電破裂反 )/未摻雜或輕度摻雜半導體層與該第一冑度播雜半 導體層間，或 )4未摻雜或輕度摻雜半導體層與該第二重度摻雜半 導體層間，或 )亥第一重度摻雜半導體層之上並接觸該第二重度摻 雜半導體層，或 / )忒第重度摻雜半導體層之下並接觸該第一重度摻 雜半導體層。 β 17·如请求項16之方法，其中，在該介電破裂反溶絲破裂之 後，該第一與該第二重度摻雜半導體層及每一支柱之該

   未摻雜或輕度摻雜半導體層會形成一垂直方向的p_i_n二 極體。 一 18·如請求項15之方法，其中該介電破裂反熔絲包含一氧化 石夕層。 19·如請求項14之方法，其中每一第一支柱之該狀態變化元 件係一硫族化合物材料。 2〇·如請求項19之方法，其中每一第一支柱之該狀態變化元 件係置放在： a)該第二重度摻雜半導體層之上並接觸該第二重度摻 雜半導體層，或 ^ 121369.doc 200816395 b)該第一重度摻雜半導體層之下並接觸該第一重度摻 雜半導體層。 2 1 ·如明求項丨4之方法，其中每一第一支柱之該狀態變化元 件包含一溶絲元件。 22. 如明求項2之方法，其中該等第一半導體層包含多晶體 半導體材料。 23. 如請求項22之方法，其中該多晶體半導體材料包含矽。 24. 如請求項22之方法，其中該多晶體半導體材料包含矽及/ 或錯之一合金。 25. 如請求項2之方法，其中該等第一半導體層包含： 一第一導電率類型之一第一重度摻雜半導體層；以及 一第二導電率類型之一第二重度摻雜半導體層，該第 二導電率類型與該第一導電率類型相反，該第二重度摻 雜半導體層位於該第一重度摻雜層上。 26·如請求項25之方法，其中該等第一半導體層進一步包含 忒第一或該第二導電率類型之一第三未摻雜或輕度摻雜 層，該轉雜或輕度摻雜層置放在該第一重度摻雜層與 該第二重度摻雜層之間。 27· 士明求項1之方去’其中該第一記憶體層級係形成於一 基板上。 2δ.如請求項27之方法，其中該基板係單晶體半導體材料。 29.如請求項i之方法’其中該第二層或層堆疊包含一金 屬、金屬合金、導電氮化物、或導電金屬料物。、 3種於基板上之單石三維記憶體P車列，其包含： 121369.doc 200816395 第一複數個實質上平行 於一第一方向上； 實質上共面的導體，其延伸 質上共面的導體，其延伸 方向上，該等第二導體位 第二複數個實質上平行、實 於不同於該第一方向的一第二 於該等第一導體上； 弟一復數個支柱，每一第一支柱置放於該等第一導體 中的一者與該等第二導體中的-者之間，每-第一支柱

   ’、有對準忒等第-導體中的一者之側壁之二實質上垂直 側且每第一支柱具有對準該等第二導體中的一者之 側壁之二實質上垂直側， 其中該等第-導體具有約300 nm或更小之一間距。 31·如請求項30之單石三維記憶體陣列，其中每一第一支柱 包含： 一第一導電率類型之一第一重度摻雜半導體層； 與该第一導電率類型相反之一第二導電率類型之一第 二重度摻雜半導體層；以及 一狀態變化元件。 32·如請求項31之單石三維記憶體陣列，其中每一第一支柱 之該狀態變化元件係一介電破裂反熔絲。 33·如請求項32之單石三維記憶體陣列，其中每一第一支柱 之該介電破裂反熔絲包含一氧化矽層。 34·如請求項3 1之單石三維記憶體陣列，其中每一第一支柱 之该狀怨變化元件包含一硫族化合物層。 35·如請求項3 1之單石三維記憶體陣列，其中每一第一支柱 121369.doc 200816395 之該狀態變化元件包含-熔絲。 3 6 ·如請求項3 0之罩r 一祕“ 早石二維记憶體陣列，其中該 體、第一支柱、金赞_ $ ^ ^ 一弟一 V體包含一第一記憶體層級， 第一記憶體層級包含第-記憶體單元。 μ 37 士 η東貞30之單石三維記憶體陣列，其中該等第一導 ^ i屬、金屬合金、導電氮化物、或導電金化 物。 网’ 1匕 38. 如凊求項30之單石三維記憶體陣列，其中該等第 包含多晶體半導體材料。 39. 如請求項30之單石三維記憶體陣列，其進-步包含： 第三複數個實質上平行、實質上共面的導體 於該第一方向上； ，、t伸 第二複數個支柱，每—第二支柱置放於該等第二導體 中的一者與該等第三導體中的一者之間，每—第二 具有對準該等第二導體中的—者之侧壁之二實質上^ 側，且每第一支柱具有對準該等第三導體中的一者之 側壁之二實質上垂直側。 40·如請求項30之單石三維記憶體陣列，其中該等第一導體 具有約200 nm或更小之一間距。 一 •如請求項30之單石三維記憶體陣列，其中該等第一導體 具有約180 nm或更小之一間距。 — 121369.doc