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TW200816385A - Semiconductor device having CMOS elements - Google Patents

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TW200816385A
TW200816385A TW096129961A TW96129961A TW200816385A TW 200816385 A TW200816385 A TW 200816385A TW 096129961 A TW096129961 A TW 096129961A TW 96129961 A TW96129961 A TW 96129961A TW 200816385 A TW200816385 A TW 200816385A
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TW096129961A
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Inventor
Akira Hokazono
Original Assignee
Toshiba Corp
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Description

申請之先前的 ’該申請案的全
200816385 25300pif 九、發明說明： 本申請案是基於且主張2006年8月31日 曰本專利申請案第2006-236740號的優先權 文以引用的方式併入本文。 【發明所屬之技術領域】 本7是關於具有互補金氧半導體（c〇mpi_ntary metal-cmde semiconductor，CM〇s)元件的半導體穿置， 例如是關於靜態隨齡取記㈣（statie randQ=ccess me丽y ’ SRAM)或者反相器（1讀㈣、邏輯電路（l_
Circuitry)等中的CMOS結構的半導體裝置。 【先前技術】 近年來’為了提南電晶體特性，人們考慮到對通道施 加應變，從而提出如下所述的製程。於11通道以1§電晶體 中，為了對通道區域施加拉伸應力，而埋入碳化矽（s〇。 又，於P通這MIS電晶體中，為了對通道區域施加壓縮應 力’而埋入梦錯（SiGe)。 例如日本專利特開2〇〇5_175495號公報中揭示有如下 半導體結構，即，於nFET (fleld_effecttransist〇r，場效電 晶體）及pFET通道中，分別形成Sic及島狀物 (island)，且於該等nFET與pFET之間形成有淺槽隔離 (shallow trench isolation，STI)。於因使用絕緣層上覆矽 (silicon on insulator，S0I)結構而無須考慮接面漏電 (Junction Leakage)或基板電位時，有時為了實現半導體 衣置的小型化，形成未配置著STI的結構。該情形時，形 200816385 25300pif 成接合區域，此接合區域是n通道M〇s電晶體（以下， %作nMOS電晶體）的由Sic形成的汲極區域與 MOS電晶體（以下，稱作pM〇s電晶體）的由略开^ 的汲極區域連接而成的。該接合區域中，因晶格間距離 同的材料相接觸，故有時會于接合區域產生結晶缺陷 于接合區域產生結晶缺陷，則會產生對nM〇s電晶 pMOS電晶體特性帶來不良影響的問題。 Ο
L 【發明内容】 自第1側錢察的本發_半導體f 晶體與P通道MIS電晶體，上述n通道MIS = =括H源極區域，形成於基板上的 與上述第1源極區域隔開而形成於上述半 d t ’弟1間極絕緣膜，形成於上述第1源極區域 :、上述乐1祕區域之間的上述半導體區域上； 極琶極，形成於上述第1閘極絕緣膜上， 上述rs，晶體包括:第2源極區域，形成於 二丄弟2汲極區域，與上述第2源極區域 =1=狀上料導魏域上；第2雖 於上述弟2源極區域盥上诚筮 现 體區域上.以及μ 及極區域之間的上述半導 膜上:，弟閑極祕，形成於上述第2閘極絕緣 式配二2沒極區域以相連接的方 第2源極區域中的:少成’上述第1源極區域及 夕個區域形成時用的材料不同於上 200816385 25300pif 述第1、第2汲極區域形成時用的材料。 【實施方式】 ^下，芩照圖式來說明本發明的實施形態。以下的實 ’ 施1悲中，以M〇S電晶體作為MIS電晶體為例。進行說 • 明日守於所有圖式中對共同部分附上共同的參照符號。 [第1實施形態] 百先，對本發明第1實施形態的半導體裝置進行說明。 〇 圖1是第1實施形態的SRAM單元中的CMOS的 nMOS+電晶體與？14〇§電晶體的佈局圖。于SRAM單元中 配置$作為開關電晶體（轉移電晶體（transf々 Transist〇r)) 的nMOS黾晶體tr、作為負載電晶體（ι〇β廿)的 pMOS電晶體L〇、作為驅動電晶體的nM〇s電晶體。 nMOS電晶體TR、DR的汲極區域17A與pM〇s電晶體 LO的汲極區域17B，由相同材料的矽（以）形成。進而， nMOS黾日日體tr、DR的源極區域18A由碳化石夕（SiC ) 形成，pM0S電晶體LO的源極區域ι8Β由矽鍺（SiGe)
) 形成。圖1所不的閘極電極G1是pMOS電晶體L〇、nM〇S 電晶體DR的共用閘極，該共用閘極藉由接點cp而盥直 他pMOS電晶體L〇、nM〇s電晶體DR的共用汲極區域電 一 性連接。閘極電極G2是nM〇S電晶體丁r的閘極。又， nMOS電晶體TR的源極區域18八與位元線（未圖 ' 接。 圖2A是沿著圖1所示的SRAM單元中的2A — 2A線 的剖面圖，且表*nM0S電晶體丁11與])¥〇§電晶體1〇 8 200816385 25300pif 的剖面。 基板或者η型縣板U上形成著作為埋入絕 ，層的盒膜(box mm)12 ’於盒膜12上形成著半導體區域 ^金膜12由例如二氧化石夕膜（Si〇2)形成，半導體區域 由例如矽形成。於盒膜12及半導體區域13上埋入 件分離絕緣膜14，於由元件分離絕_ 14包_盒膜u 上配置著作為主動元件部的半導體區域13。 夏、 Ο u 、于主動元件部形成著nM0S電晶體與邮⑽電晶體。 以下、，，對nMOS電晶體與pMOS電晶體的結構進行說明。 的、甬首匕°兄明nM〇S電晶體的結構。於半導體區域U 區域13A上形成著閘極絕緣膜说，於該閘極絕緣 的5A，成著閘極電極16八。以失持閘極絕緣膜说下 的通逼區域13A的方式，配置祕區域nA麵極 =^及極區域ΠΑ形成于_形成之半導體區域i3/。 Γί Γΐ形成於盒膜12上所形成的碳化石夕⑽）層 , 者，如® 2A所不，由高濃度擴散層形成的泝 極區朗A不僅形成於SiC層18e内 18C與矽的邊界部分，且延伸形 、C層 域13内。於源極區域1δΑ ^ =成的半導體區 ,υ、一 夂枉區域17Α及閘極電極16Α 上，形成者矽化物膜19。進而，於源極區域18八 域17Α的内側形成著淺擴散層2〇 / «品 壁上形成著側壁絕緣膜21Α 射_極说的側 其次，說明PMOS電晶體的結構。於 的通道區域13B上形成著閘極絕緣膜励，於該I極絕緣 200816385 25300pif 膜15B上形成著閘極電極16B。以夹持閑極絕緣膜Μ 的，道區域13B的方式，配置沒極區域與源極區域 、。及極區域ΠΒ形成于由矽形成的半導體區域13上。 源極區域18B幵>成於盒膜π上所形成的石夕錯（8脱）層 上。再者，如圖2A所示，由高濃度擴散層形成的i 不僅形成於⑽層观内，而且亦超過SiGe
“：：的：界部分，且延伸形成于由石夕形成的半導體 : 内。於源極區域18B、祕區域17β及 :沾上，形成著石夕化物膜19。進而，於源極區域心;及 極區域17B的内側形成著淺擴散層施，於閘極電極湖 的侧壁形成著側壁絕緣膜21B。 、、於具有如此結構的碰⑽電晶體與pM〇s電晶體中， 分別自源極區域18A、18B側對通道區域i3a、 拉伸應力及壓縮應力’以提高電晶體特性。而且此處， 二0i電晶體的汲極區域17A與pM〇s電晶體的汲極區域 由相同的材料（此處，為矽）形成。由此
與祕區域17B連接的區域上產生結晶缺陷 寺，伙而可防止因結晶缺陷等而導致nM PMOS電晶體的電晶體特性惡化。 nb&t，右使nM〇S電晶體&PM〇S電晶體的汲極區域 、人的源極區域的材料相同的材料即Sic與SiGe形 ^曰，且於上述汲極區域上形成著魏物膜，則會產生如 因形成汲極區域的材料（Sic與⑽）㈣化速度 ¥致無法形成均勻㈣化物膜，于接合區域產生石夕 10 200816385 25300pif 化物膜的斷裂等。其原因在於， 於石夕化速度較低的區域（相轉，二同，則沉積 域度 域（相轉移溫度較低的區 區域或斷^域於邊界部分轉地形絲魏物膜變薄的
2于此，於上述第〗實施形態中，汲極區域Μ與 ==ΠΒ由相同的材料即石夕形成，因此，於該等汲極 品/ + HE上开>成著連續的石夕化物膜時，可防止於石夕 化物膜上產生膜厚變薄的區域或斷裂的區域等不良情形。 再者，此處雖例示了具有上述結構的nM〇s電晶體與 PM〇S電晶體形成于完全空乏型SOI ( FD-SOI， fully士Pleti〇nsUic〇n*insuiai〇r)上，但亦可形成於局部 二·乏型 S〇1 (他⑽，Partiaily-depletion silicon’_insuiator)上或者塊狀矽基板上。 其次’對第1實施形態的SRAM中的nM0S電晶體與 pMOS電晶體的製造方法進行說明。 圖2B、圖3A、圖3B、圖4A及圖4B是表示第1實 施形態的nMOS電晶體與pMOS電晶體的製造過程的剖面 圖。以下的過程中，表示使用完全空乏型s〇I的製程。 首先，準備於p型矽基板或者n型矽基板η上形成著 盒膜12，且於盒膜12上形成著由矽形成的半導體區域13 的SOI晶圓（基板）。對該s〇I晶圓，藉由埋入元件分離 法，而於盒膜12及半導體區域13内形成深度為2〇〇〇λ〜 3500人的元件分離絕緣膜14。 200816385 25300pif 於由元件分離絕緣膜14包圍的半導體區域（主動元件 部）的石夕表面上，形成小於等於200 A的氧化膜（未圖 示）’其後，進行用以形成通道區域的離子植入及活性化快 速退火（以下，兄為活性化RTA ( rapid thermal anneal))。 以下記述對此時的通道區域植入離子的典型條件。於 nM〇S電晶體的情形時，以加速電壓10 keV、劑量 l.)xl〇13cnr2植入硼（B)。於PM〇S電晶體的情形時，以 加速電壓80keV、劑量l.〇xl〇13cm-2植入砷（AS)。 其後’藉由熱氧化法或低壓化學蒸氣沉積（L〇w
Pressure Chemical Vapor Deposition，LPCVD)法，於通道 區域上形成膜厚自5 A至60 A的閘極絕緣膜15A、15]B。 繼而，於閘極絕緣膜15A、15B上，沉積膜厚自5⑻人至 2000 A的聚矽膜，或聚矽鍺膜。該膜於後述中被加工成閘 極電極16A、16B。進而，於聚矽膜或聚矽鍺膜上形成氮 化矽膜22。而且，藉由光微影法、χ射線微影法 lithography )、或電子束微影法（elect· lithography )，而進行用以形成閘極電極的光阻圖案化 (resist patterning)。繼而，將光阻圖案用作光罩膜，藉由 反應性離子钱刻（RIE ’ reactive ion etching)法，而對氣 化矽膜22及聚矽膜（或聚矽鍺膜）進行蝕刻，形成閘極電 極16A、16B。此處，作為閘極絕緣膜，可使用二氧化矽 膜（SiCb)，亦可使用Si〇N、SiN，進而亦可使用高介電體 膜的HfSiON等。 其次，後氧化是藉由熱氧化法而進行後氧化，形成暝 12 200816385 25300pif 2〇Β 白勺Sl〇2 (未圖示）之後，形成淺擴散層 A、20B。“下記述此時的離子植入條件的一示例。對n 巧次擴散層2QA，以加速電壓1〜5 keV、劑量5.0Χ1014 Ο ο 二亲:二1015 —植入As。對Ρ型的淺擴散層20Β，以 =二、㈣、劑量5.〇X10]4⑽-2〜匕，15⑽·2植 〜HX2inI5 Μ速電壓小於等於1 keV、劑量5.〇xl〇]4 cm-2 德，於植入B㈤）。繼而，進行活性化RTA。其 2:(i;=6,、16B 的側壁上，_^ 如圖3A所示，以覆蓋—⑽區域與_0§區 成區域及閑極電極16A的方式，形成二獅 膜進行圖德頻23後，將絲賴用作光罩 的_速:（rh.上述包含氮的二氧化销23對氫氟酸 eC哗她較二氧化頻對氫氣酸的蝕刻 且’藉由 RIE 或 CDE(Chemieal¥_ng， 區：St 而對存在於_S電晶體的源極形成 物侧。此時，可财光4 刻，=將光阻膜24剝離後進行兹刻（參照圖^祕 電曰體=^=賴24姆之狀1下，于應形成· 埋入疋自通道區域（矽）13A藉 的 的。此處，可藉由在·S電晶法而進行 层 肢的源極形成區域埋入Sic 層18C，而對nM0S電晶體的 (參照叫再者，通道 200816385 25300pif 晶選擇成長的情形時，考慮以殘存—部分 二王工乏型SOI的石夕部分進行钱刻，亦即，于 ^極 的區域的盒膜12上殘存著 :^成源極 而使用局部空乏型观，進而使^^^全空乏型淵 的蟲晶成長亦相同。 塊狀夕。對於後述的驗 的次與於rsic層18c時所使用的製程相同 的衣私末形成二氧化石夕臈25、光阻膜26， Ο 晶體的源極形成區域上的石夕進行姓刻（來昭圖 而曰光阻膜％剝離的狀態下，于應形成 ^ s二日曰脰的源極的區域上，埋人咖層咖。⑽ i =、:'埋Γ 通道區域⑷13β^日日選擇成 區域埋?可藉由在pMOS電晶體的源極形成 -或埋入SiGe層18G，而對pM0S電晶體 施加壓縮應力（參照圖4B)。 ' 。其後，藉由光微影法來保護pMOS區域之後，對11皿〇§ c 區域進行用以形成高濃度擴散層的離子植入，進而，藉由 光微影法㈣護nMGS區域讀，對pM()s區域進行用曰以 形成高濃度擴散層的離子植入。繼而，藉由進行活性化 RTA ’而於nM〇s區域中於Sic f 18c上形成源極區域 18A且於石夕13上开>成〉及極區域PA ,並且於pM〇s區域 中於SiGe層18G上形成源極區域18B，且於矽13上形成 汲極區域17B。 其次，將石夕13上等的氧化膜或閘極電極16A、16B上 的氮化矽膜22剝離’根據情況有時亦將侧壁絕緣膜21a、 14 200816385 253〇〇pif
U 21B ’於閘極側壁上重新形成侧壁絕緣膜。繼而，於汲極 區域17A、17B，源極區域ι8Α、1δΒ及閑極電極Μ、· 上形成石夕化物膜19 (參照圖2A)。此時，nM〇s電晶體的 沒極區域17A與PMOS電晶體的汲極區域17β，由相同材 料的石夕形成，故不會於魏物膜19上產生不良情形。即， 可防止汲極區域nA、i7BJl所形成的石夕化制19的一部 分變薄，或矽化_ 19斷裂。作為矽刪，可使用例如 石夕化鎳膜。石夕化鎳膜的形成製程是用濺錢法沉積轉後，進 行用以石夕化的RTA。此時，進行4⑻。c〜5〇〇t的腿而 形成魏叙後，於硫酸與雙氧水的混合溶液巾對未反應 的鎳進行侧後殘存下魏_。由此，結束自動對準石夕 化物（salicide)製程。 a再者，濺鍍鎳之後，亦可考慮沉積了丨?^膜，或進行一 =250 C〜4GGC的低溫RTA後，於硫酸與雙氧水的混合 洛液中進行_，並再次進行詩低薄層電阻Meet =敝〇化的響卜蕭⑽隐的製程（2步驟退 火）。又，除矽化鎳以外，亦可考慮使用c〇 Yb等各種矽化物。 μ μ 2Α所、後兀件㈣造以如下方式進行。形成圖 丁、面結構之後，使對層間膜材的RIE的選擇比 較南的膜形成於魏物膜19上。繼而 腦、购、SiN等作為層間膜，對層間膜進行= (chemical mechan.cai p〇i.hing? )。上返的對層間膜材的RiE的選擇比較高的膜是用 15 200816385 253〇〇pif 於防止出現如下情形而形成的， 結構上形成層間膜之後，於對層間膜田回Α所不的 ;用:=:觸孔的曝光過程，於存在著光阻光罩的狀2 下κ丁 RIE而形成接觸孔。繼而，沉 〜、
"用HI 後’沉積作為配線的金屬之後，進 :用以形成配線的曝光過程。藉由以上而形成元 [弟2實施形態] =，對本發明第2實施形態的半導體裝置進行說
月第1 f施形態中_成_的部分附上 亚省略其說明。 "丁 I 圖5是第2實施形態的SRAM單元中的CM〇 麵電晶體與_電晶體的佈局圖。于SRAM單元上 I置箸作為開關電晶體（轉移電晶體）的nM〇S電晶體 T曰R、作為負載電晶體的pM〇s電晶體L〇、及作為驅動電 曰。曰胜的nMOS電晶體DR。nMOS電晶體TR、DR的没極 區域^1A與pMOS電晶體LO的汲極區域3〗b ,由相同材 料的厌化石夕（giC )形成。進而，nM〇§電晶體tr、dr 的源極區域18A亦由碳化秒（SiC)形成，PM0S電晶體 LO的源極區域18B由矽鍺（SiGe)形成。 圖6A是沿著圖5所示的單元中的6A—6A線 的剖面圖，且表示nM〇S電晶體TR與PM0S電晶體乙〇 16 200816385 25300pif 的剖面。於由元件分離絕緣膜14包圍的盒膜I)上的主動 元件部，形成著nMOS電晶體與？]^08電晶體。以下，對 nMOS電晶體與PM0S電晶體的結構進行說明。 • 首先，說明nMOS電晶體的結構。於半導體區域13 的通道區域13A上形成著閘極絕緣膜15A，且於該問極絕 緣膜15A上形成著閘極電極16A。以夾持閘極絕緣膜μ 下的通道區域13A的方式，配置没極區域31A與源極區域 〇 18A。没極區域31A形成於盒膜12上所形成的碳化硬（Sic) 層31C上。源極區域18A亦形成於盒膜12上所形成的碳 化石夕層18C上。再者，此處由高濃度擴散層形成的及極^ 域jIA及源極區域18A如圖6A所示，不僅形成於义冗芦 310 180内，而且亦分別超過8冗層31〇、18€與石夕1的^ 界部分，且延伸形成于由矽形成的半導體區域13内。於源 極區域18A、汲極區域.31A及閘極電極16A上形成著矽^ 物膜上9。進而，於源極區域18A及汲極區域31八的内侧 形成著淺擴散層20A，且於閘極電極μα的側壁上形成著 C 側壁絕緣膜21A。 ι / 其次，說明PMOS電晶體的結構。於半導體區域13 的通道區域13B上形成著閘極絕緣膜15B，且於 緣膜15B上形成著閘極電極。以夾持間極絕緣膜°15B 下的通道區域13B的方式，配置没極區域31B與源極區域 -18B。汲極區域形成於盒膜12上所形成的碳化矽層 31C上。源極區域18B形成於盒膜12上所形成的矽鍺 (SiGe) | 18G上。再者’此處由高濃度擴散層形成的沒 200816385 25300pif 極區域31Β及源極區域1δΒ如圖6α所示，不僅形成於沉 層〇lC SiGe層18G内，而且亦分別超過Sic層31c、siGe ，18G與⑦的邊界部分，且延伸形成于由卿賴半導體 區域13 Θ。於源極區域職、没極區域3ΐβ及問極電極 形成著石夕化物膜19。進而，於源極區域18B及汲 極區域仙的内侧形成著淺擴散層細，且於閘極電極ΐ6β 的側壁上形成著側壁絕緣膜21B。 Ο ϋ ^有該結制nMQS電晶體與pMG s電㈣中，碰〇 s ^曰曰脸的及極區域31A與pM〇s電晶體的汲極區域3m 恭日目^材'斗（此處為石炭化石夕）形成。由此，雖然於PM〇S 二曰曰=中自汲極區域31B對通道區域13β施加可抵消壓縮 =力，傾向的應變，但於nM〇s電晶體中可自祕區域 ‘ f卢^曰可^^地改善對SRAM單元重要的nMOS電 :二3Γ :晶體DR)的特性。又，此時，與第1 _，不會於汲極區域3U與蹄區域31B連接 二域產生結晶缺陷等，可防止因結晶缺陷等而導致 n 〇S電晶體及pMOS電晶體的電晶體特性的惡化。進 如上所述’因汲極區域31A與汲極區域％ 碳化石夕形成，故於該等汲極區域3ϊα、仙上形成 ，連、，η的雜物mm形時，可防止於魏
Π ㈣區域或斷裂區域等不良情形。再者，此處雖例示了 述結制nM〇s電晶體與pMQ 工之型观上，但亦可形成於局部空乏型s〇i上^^ 200816385 25300pif 石夕基板上。 其次’對第2實施形態的SRAM中的nMOS電晶體與 pMOS電晶體的製造方法進行說明。 . 圖6B、圖7A、圖7B、圖8A及圖8B是表示第2實 - 施形悲的nM0S電晶體與PMOS電晶體的製造過程的剖面 圖。以下的過程中，表示使用完全空乏型s〇i的製程。 如圖6B所示，直至於閘極電極16A、16B的侧壁上 Ο 形成侧壁絕緣膜21A、21B的過程為止，與第i實施形態 相同。 其次，如圖7A所示，以覆蓋pMOS區域的源極形成 區域，閘極電極·的方式，形成二氧化石夕膜、或包含氮 的-氧化石夕膜32之後，將光阻膜33用作光罩膜以進行圖 案化，其/上述包含氮的二氧化石夕膜32對氫氟酸的餘刻速 午丁乂一氧化石夕膜對氫氟酸的姓刻速率缓慢。而且，藉由反正 (Chemical Dry Eeching)法，而對存在於 nM〇s 電晶體的源極形成區域、祕形成區域及PMOS區域的汲 極形成區域的碎進行侧。此時，可附上光阻膜％直接進 行姓刻，亦可將光_ 33繼後進行姓刻（參照圖7幻。 其次，於已將光阻膜33剝離的狀態下，于應形成 電晶體的源極及汲極的區域，及應形成pM0S電晶體的沒 •極的區域埋入SiC層18C、3^SiC^ 18C、31C的埋入， 是自通道區域（石夕）13A、13B藉由蟲晶選擇成長法而進 ==此處’可藉由在侧電晶體的源極形成區域及汲 _成區域埋入沉層18C、31C，而對ηΜ〇Μ晶體的 19 Ο u 200816385 25300pif 施力姻應力(參照圖7B)。再者，於難以 形時，亦可考慮以殘存一部分之長的情 石夕邱八、* — h I刀之方式對元全空乏型SOI的 上^ Μ ’即于應形成源極、汲極的區域的盒膜12 上殘細，或不使用完全空乏型sm而使用局 s〇i ^而使用塊狀石夕。對於後述SiGe的蟲曰曰曰成長亦相同。 r如=使用與於沉層18C、31C埋入時所使用的f =同的製程’形成二氧化賴34、光_ 35，對存在二 ^ s電晶體的源極形成區域上的料行侧（袁昭圖 ==，於6將光阻膜35剝離的狀態下，于應形成 P 电日日體的源極的區域，埋入SiGe層18G。SiGe層 腦的埋人是自通道區域⑷13β藉由羞晶選擇成長^ 而進行的。此處’可藉由在pM〇s電晶體的源極形成區域 埋入slGe層18G，而對pM0S電晶體的通道區域⑽施 加壓縮應力（參照圖8B)。 其後，藉由光微影法而保護pMOS區域之後，對nM〇s 區域進行用以形成高濃度擴散層的離子植入，進而，藉由 光微影法來保護nM〇S區域之後，對pm〇S區域進行用以 形成咼濃度擴散層的離子植入。繼而，藉由進行活性化 RTA，而於nMOS區域中於SiC層18C形成源極區域18八， 且於SiC層31C形成汲極區域31A，並且於pMOS區域中 於SiGe層18G形成源極區域igB，且於SiC層31C形成 汲極區域31B。 其次’將SiC層18C、31C上等的氧化膜或閘極電極 20
10A、i 6JB
u 200816385 25300pif 緣膜21A、21B _石於I ’根她顺亦將側壁轉 繼而，於汲極區域31A” " 壁上重新形成側壁絕緣膜c 電極似、湖上形切化日^ _及閑極 31B，由相同材料的後化a、P f晶體的沒極區域 19產生不良情形。即，可防 夕：㈣ 成的矽化物膜19的一部分變键，HA 31B上形 作為石夕化物膜，可使用;1Γ 化物膜19斷裂。 Η 吏用例如矽化鎳膜。 程與上述第1實施形軸。進而，與第1實==製 除矽化鎳以外’亦可使用C。、Er、Ρί、Pd、'二:種 矽化物。 D f的各種 L第3貫施形態] 其-人’對t發明第3實施形態的半導體裝置進行 明。對與上述第1實施形態巾的構成相同 符號並省略其說明。 ^ 圖9是第3實施形態的SRAM單元中的cm〇 nMOS電晶體與pM0S電晶體的佈局圖。于sram單元中 配置著作為開關電晶體（轉移電晶體）的nM〇s電晶體 TR、作為負載電晶體的pM〇S電晶體L〇、作為驅動= 體的nMOS電晶體DR。nMOS電晶體丁R、DR的汲極區 域41A與pMOS電晶體LO的汲極區域41B，由相同材^ 的矽鍺（SiGe)形成。進而，nM〇S電晶體丁R、Dr的源 極區域18A由碳化石夕（SiC )形成，pMOS電晶體LO的源 21 200816385 25300pif 極區域18B由石夕鍺形成。 作為製造過程，於圖3A中，僅對nM〇 極形成區域進行钱刻而埋入SiC層，於圖4A = -電晶體的汲極形成區域與PM〇S電晶體的没極形 源極形成區域進行姓刻而埋入SiGe層。其他過= 實施形態相同。 狂/、弟 於具有上述結構的nMOS電晶體與1)]^〇§ _ 〇 =nM(3s電晶體的沒極區域似與帅s電晶體;^區 域4川由相同的材料（此處為石夕鍺）形成，因此合: 及極區域4U纽極區域41B連接的區 = 等，從而可防止因結晶缺陷等而導致峨雷二= PMOS電晶體的電晶體特性的惡化。進而，如上；：體= 没極區域4 i A與沒極區域41B由相同的材‘ ’太 故1該等没極區域41A、備上形成連續的石夕 夕化物膜產生膜厚變薄的區域或斷裂： 寺不良W。再者，第3實施形態中，具有上述結構的ηΜ〇 G 電晶體與pM〇s f晶體不僅可形成于完全空乏刑⑽ 而且亦々可形成於局部空乏型⑽上或者塊狀^板上。， [弟4實施形態] 其次，對本發明第4實施形態的半導體裝置進行士兒 與上述第1實施形態中的構成相同的部分附上相同 _ 符唬並省略其說明。 圖10是第4實施形態的SRAM單元中的CM〇 nM〇S電晶體與PM0S電晶體的佈局圖。于SRAM單元上 22 Ο ο 200816385 25300pif t置著作為開關電晶體（轉移電晶體）的立廳s電晶體 為負载電晶體_M0S電晶體L0、作為驅動電晶 二二0s電晶體DR°nMOS電晶體™、011的汲極區 石5 ^PM〇S電晶體10的汲極區域17B由相同材料的 :形成。進而，nM0S電晶體TR、DR的源極區域 石厌化石夕（SlC)形成，PM〇S電晶體LO的源極區域 42A由矽形成。 ^ 麻ίί ΐ造過程，於圖3A中，僅對nM0S電晶體的源 區域進行钱刻而埋入Sic層，且不對其他源極形成 £或及H形祕域進行_。其他過程與第^實施形熊 相同。 〜 千曰具有該結構的nM0S電日日日體與PMO S電晶體中，nM〇 s :曰曰體的沒極區域17A與pM〇s電晶體的沒極區域㈤
相同的材料（此處為㊉）形成，故不會於沒極區域PA 及極區域㈣連接的區域產生結晶缺陷等，從而可防止 等而導致_3電曰曰曰體及pM〇s電晶體的電晶 ^ ^ 、心化。進而，如上所述，因汲極區域17A與汲極
品虹17B由相同的材料即矽形成，故於汲極區域17A、17B 上形成著連續的矽化物膜的情形時，可防止於矽化物 ^膜厚，薄的區域或斷裂的區域等不良情形。再者，第4 貫施形態中具有上述結構的nMOS電晶體與pMOS電曰姊 成于完全空乏型S01上，而且亦可形成於局部空 乏土 SOI上或者塊狀矽基板上。 [第5實施形態] 200816385 25300pif 其次，對本發明第 、， 丨“尸π芯曰ν干守瓶展罝運打說 明。對與上述第1實施形'態中的構成相同的部分附上相同 符號並省略其說明。 〇 ϋ 圖11是第5實施形態的SRAM單元中的CM〇s的 nMOS+電晶體與pM〇s電晶體的佈局圖。于sram單元上 配置著作為開關電晶體（轉移電晶體）的nM〇s電晶體 I、作為負載電晶體的pM0S電晶體L〇、作為驅動電晶 體的nMOS電晶體DRiMOS電晶體TR、DR的及極區 域17A與pMOS電晶體LO的没極區域17B，由相同材料 形成。進而，nM〇s電晶體TR、dr的源極區 我）A亦由石夕形成，且pM〇s電晶體l 由矽鍺形成。 匕只 作為製造過程，於圖4Α中，僅 極形成區域進賴細埋人孤層，不對其他 =及及極喊_進行侧。其他触與第丨實施形態相 具有上述結構的nMOS電晶體# pMQ OS電晶體的汲極區域17A 日日體中’ ΠΒ由相同的材料（此處為 ：-的汲極區域 區域以與_域17B連接;^ 會於祕 從而可防止因結晶缺陷等而導致產^^陷等’ 晶體的電晶體特性的惡化。進而：;曰體及帅S電 17A與汲極區域17B由相同的 处，因汲極區域 區域ΠΑ、17B上形成著連成，故可於沒極 上开/成者购的魏物_情形時，防止 24 200816385 25300pif 於矽化物膜產生膜厚變薄的區域或斷裂的區域等不良情 形。再者，第5實施形態中，具有上述結構的nM〇s電晶 體與pMOS電晶體不僅可形成于完全空乏型801上，而且 - 亦可形成於局部空乏型SOI上或者塊狀矽基板上。 如上所說明般，本發明的實施形態中，於存在nM〇S 電晶體的汲極區域與pMOS電晶體的汲極區域相連接的區 域的情形時，可藉由用相同材料（例如Si、SiGe、SiC) 〇 形成該等連接的汲極區域，而於該等汲極區域連接的區域 上，不產生結晶缺陷等不良情形。進而，不會對該等汲極 區域上的矽化物成膜造成不良。又，若對塊狀矽使用本發 明的實施形態的製程，則可改善矽化物成膜不良，從而可 降低接面漏電。 再者，本發明的實施形態中，對MnM0S電晶體、pM〇s 電晶體中的至少一個而言，不自汲極區域及源極區域的兩 侧施加應變，因此難以對nM〇s電晶體、pM〇s電晶體施 〇 大的應變。但是，可考慮應用於不要求大幅提高電晶 體特性的電路，即，即使藉由自汲極區域及源極區域中的 一側施加應變而提高電晶體特性亦可滿足要求的電路，或 要邊同nMOS電晶體或pMOS電晶體中任一個電晶體特 性即可滿足要求的電路等。又，亦可考慮異質接面 (heter0juncti0n)結構等，僅於源極區域埋入不同於矽的 材料，且亦可考慮將本發明應用于該製程中。 再者’本發明的實施形態中，以SRAM中的CMOS 元件為例進行了說明，但並非限定於此，亦可應用於具有 25 200816385 25300pif nMOS兔晶體與_〇8電晶體的沒極（或者源極）接合的 士構的元件，例如反相器、反及電路（nand咖此 邏輯電路中的CMOS元件。 、 • ㈣本發_實施形態巾，可提供含有CMOS元件的半導 a衣置，其不會於n通道Mis電晶體與p通道MIS電晶 =相連接的祕區域上產生使電晶體特性惡化的不良= 〇 、，又，上述各實施形態不僅可分別單獨實施，亦可以適 當地組合而實施。進而，於上述各實施形態中包含各個階 •k的發明’可藉由將各實施形態中所揭示的多個構成要件 加以適當組合，而提取各個階段的發明。 热習此項技術者將易想到另外優勢及改質體。因此， 本發，在其更廣闊之態樣中並不限於本文所示及描述之特 ^細節及代表性實_。為此，可進行各轉改而不偏離 藉由隨附申請專利範圍及其等效體所界定之一般發明概余 的精神或範嘴。 ^ 〇 【圖式簡單說明】 圖1是本發明第1實施形態的SRAM單元中的CM〇s 的nMOS電晶體與PM0S電晶體的佈局圖。 圖2A是沿圖1所示的SRAIV[單元中的2A —2A線 剖面圖。 、 圖2B是表示上述第丨實施形態的電晶體盘 pMOS電晶體的製造方法的第}過程的剖面圖。 ” 圖3A是表示上述第！實施形態的咖⑽電晶體與 26 200816385 25300pif ΡΜΟ【電晶體的製造方法的第2過程的剖面圖。 μγ^^Β疋表不上述第1實施形態的nM0S電晶體盘 P圖電晶體的製造方法的第3過程的剖面圖。^曰體兵 λ/ΓΓ^^Α疋表不上述第1實施形態的nM0S電晶體盘 PMOS電晶體的製造方法的第4過程的剖面圖。日一 iun^B疋表不上述第1實施形態的nM0S電晶體與 PMOS g晶體的製造方法的第5過程的剖面圖。 ” Ο ϋ 圖：> 疋本發明第2實施形態的SRAM單元中的 的nMOS電晶體與pM〇s電晶體的佈局圖。 面圖圖6A是沿圖5所示的SRAM單元中的6a_6a線的剖 圖6B疋表不上述第2實施形態的nM〇s PMOS電晶體的製造方法的帛丄過程的剖面目。 … 圖7A是表示上述第2實施形態的nM〇s電曰麟盥 pMOS電晶體的製造方法的第2過程的剖關。 〃 mJ?是表示上述第2實施形態的nM〇S電晶體與 P 兒晶體的製造方法的第3過程的剖面圖。 ^ 圖8Α是表示上述第2實施形態的nM〇s 雕 pMOS電晶體的製造方法的第4過程的剖面圖。曰版/、 圖8B是表示上述第2實施形態的nM〇s 雕 pMOS %晶體的製造方法的第5過程的剖面圖。 _ /、 圖9是本發明第3實施形態的SRAM單元中的cM〇s 的nM〇S電晶體與pMOS電晶體的佈局圖。 圖10是本發明第4實施形態的S RAM單元中的c M 〇 s 27 200816385 25300pif 的nMOS電晶體與pMOS電晶體的佈局圖。 圖11是本發明第5實施形態的SRAM單元中的CMOS 的nMOS電晶體與pMOS電晶體的佈局圖。 【主要元件符號說明】 2A、6A :線 11 :碎基板 12 :盒膜 13 ·•半導體區域 13A、13B :通道區域 14 :元件分離絕緣膜 15A、15B :閘極絕緣膜 16A、16B、G1、G2 :閘極電極 17A、17B、41A、41B :汲極區域 18A、18B、43A :源極區域 18C ·· SiC 層 18G : SiGe 層 19 :矽化物膜 20A、20B :淺擴散層 21A、21B :側壁絕緣膜 22 :氮化矽 23、 25、32、34 :二氧化矽膜 24、 26、33、35 ··光阻膜 31A、31B :汲極區域 31C :碳化矽（SiC)層 28 200816385 25300pif LO ·· pMOS電晶體 TR、DR : nMOS 電晶體 CP :接點
O 29

Claims (1)

  1. 200816385 25300pif ΐ·一種半導體裝置，包括： η通道Mls電晶體與Ρ通道MIS電晶體， 上述11通道MIS電晶體包括： 祕域’形成於基板上的半導體區域上； 弟1 /及極區域，與上述第1 一 述半導體區域上；、 Λ、°區域隔開而形成於上 〇 〇 1放極區域之間的上料導體區域上；以及。上述弟 電極，形成於上述第1間極絕緣膜上， 亡逆P通這MIS電晶體包括： 區域，形成於上述半導體區域上； 述半導體區域上； 弟源極區域隔開而形成於上 第2閉極絕緣膜，形 2沒極區域之間的上述半導體區^上弟;2源極區域與上述第 極，形成於上述第2閑極絕緣膜上， 方式配置;域以相連接的 形成極”中的至少-個區域 的材料。即於上錄區域形成時用 2·如申請專姆圍第〗 括形成於上述半導體區域下的絕緣層 i其更包 30 200816385 25300pif 3.如申請專利第】 第2_域及二 4如申。月專利耗圍第！項所述之半導體裝置，其中 曰Ν ^ ^道娜電晶體形成SRAM單元中的轉移電 曰，或驅動電晶體’且上述pit = 單元令的負载電晶體。 一形成SRAM Ο 5.如t請專利範圍第1項所述之半導體裝置，其中 區域ϋΐ 1、,弟2沒極區域由石夕形成，且上述第1源極 :由反化獅成，上述第2源極區域由雜形成。 Μ!·如申°月專利乾圍第5項所述之半導體裝置，其更包 括形成於上述半導體區域下的絕緣層。 括=、如申請專利範圍第5項所述之半導體裝置，其更包 >於上述第卜第2源極區域及上述第}、第2汲極區 埝上的矽化物膜。 8·如申明專利範圍第1項所述之半導體裝置，其中 & /上述第1、第2汲極區域及上述第1源極區域由碳化 形成，上述第2源極區域由矽鍺形成。 9·如申明專利範圍第8項所述之半導體裝置，其更包 括形成於上述半導體區域下的絕緣層。 10·如申请專利範圍第8項所述之半導體裝置，其更包 形成於上述第丨、第2源極區域及上述第1、第2汲極區 織上的矽化物膜。 11·如申凊專利範圍第8項所述之半導體裝置，其中 31 200816385 25300pif 上述η通道Μις φ曰μ 晶體，上述ρ通道ΜΙΓ ί 3成SRAM單元中的驅動電 電晶體。 吃曰日體形成SRAM單元中的負載 專第利2範二第1項所述之半導體裝置，其中 形成物鍺 Ο ο 包括=半導_，其更 區域上的魏_。 極區域及上述第卜第2沒極 =青專利，丨項所述之半導體裝置，其中 16，如申請專利範圍第15項所述 包括形成於上料導體區域下的絕緣2、 /、更 包括；範圍第15項所述之半導體裝置，其更 區域场魏=2源麵域及權卜第2難 項所述之半導體裝置，其中 成，上二源:區二述第_區域_ 19.如申請專利範圍第18二^ 匕括形成於上述半導體區域下的絕緣層。 200816385 25300pif 20.如申請專利範圍第18項所述之半導體裝置，其更 包括形成於上述第1、第2源極區域及上述第1、第2汲極 區域上的矽化物膜。 C 〇 33
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JP5286701B2 (ja) 2007-06-27 2013-09-11 ソニー株式会社 半導体装置および半導体装置の製造方法
US8129790B2 (en) * 2008-03-17 2012-03-06 Kabushiki Kaisha Toshiba HOT process STI in SRAM device and method of manufacturing
WO2009122542A1 (ja) 2008-03-31 2009-10-08 富士通マイクロエレクトロニクス株式会社 半導体装置及びその製造方法
DE102008030854B4 (de) * 2008-06-30 2014-03-20 Advanced Micro Devices, Inc. MOS-Transistoren mit abgesenkten Drain- und Source-Bereichen und nicht-konformen Metallsilizidgebieten und Verfahren zum Herstellen der Transistoren
DE102008045034B4 (de) * 2008-08-29 2012-04-05 Advanced Micro Devices, Inc. Durchlassstromeinstellung für Transistoren, die im gleichen aktiven Gebiet hergestellt sind, durch lokales Vorsehen eines eingebetteten verformungsinduzierenden Halbleitermaterials in dem aktiven Gebiet
US20100109045A1 (en) * 2008-10-30 2010-05-06 Chartered Semiconductor Manufacturing Ltd. Integrated circuit system employing stress-engineered layers
US8106456B2 (en) * 2009-07-29 2012-01-31 International Business Machines Corporation SOI transistors having an embedded extension region to improve extension resistance and channel strain characteristics
US9087687B2 (en) 2011-12-23 2015-07-21 International Business Machines Corporation Thin heterostructure channel device
CN103515435B (zh) * 2012-06-26 2016-12-21 中芯国际集成电路制造(上海)有限公司 Mos晶体管及其形成方法、sram存储单元电路
US9679818B2 (en) * 2014-10-31 2017-06-13 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device structure and method for forming the same

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003188274A (ja) * 2001-12-19 2003-07-04 Toshiba Corp 半導体装置及びその製造方法
KR100450683B1 (ko) * 2002-09-04 2004-10-01 삼성전자주식회사 Ｓｏｉ 기판에 형성되는 에스램 디바이스
US6900502B2 (en) * 2003-04-03 2005-05-31 Taiwan Semiconductor Manufacturing Company, Ltd. Strained channel on insulator device
US7303949B2 (en) * 2003-10-20 2007-12-04 International Business Machines Corporation High performance stress-enhanced MOSFETs using Si:C and SiGe epitaxial source/drain and method of manufacture
US7198995B2 (en) * 2003-12-12 2007-04-03 International Business Machines Corporation Strained finFETs and method of manufacture
US7098499B2 (en) * 2004-08-16 2006-08-29 Chih-Hsin Wang Electrically alterable non-volatile memory cell
KR101329388B1 (ko) * 2005-07-26 2013-11-14 앰버웨이브 시스템즈 코포레이션 다른 액티브 영역 물질의 집적회로 집적을 위한 솔루션
US8441000B2 (en) * 2006-02-01 2013-05-14 International Business Machines Corporation Heterojunction tunneling field effect transistors, and methods for fabricating the same
US7342284B2 (en) * 2006-02-16 2008-03-11 United Microelectronics Corp. Semiconductor MOS transistor device and method for making the same

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