TW200816384A - Method for semiconductor device performance enhancement - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 65
- 238000000034 method Methods 0.000 title claims abstract description 63
- 239000000758 substrate Substances 0.000 claims abstract description 39
- 238000004519 manufacturing process Methods 0.000 claims abstract description 27
- 238000009825 accumulation Methods 0.000 claims description 13
- 150000004767 nitrides Chemical group 0.000 claims description 10
- 229920002120 photoresistant polymer Polymers 0.000 claims description 10
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 claims description 8
- 238000010438 heat treatment Methods 0.000 claims description 7
- 229910052732 germanium Inorganic materials 0.000 claims description 6
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 claims description 6
- 238000004518 low pressure chemical vapour deposition Methods 0.000 claims description 6
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 claims description 6
- 229910000147 aluminium phosphate Inorganic materials 0.000 claims description 4
- 238000001039 wet etching Methods 0.000 claims description 4
- 238000000151 deposition Methods 0.000 claims description 2
- 230000008021 deposition Effects 0.000 claims description 2
- 238000007669 thermal treatment Methods 0.000 abstract 1
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 15
- 238000002955 isolation Methods 0.000 description 9
- 230000000052 comparative effect Effects 0.000 description 7
- 238000000137 annealing Methods 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 5
- 238000007796 conventional method Methods 0.000 description 5
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 4
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 4
- 229910052796 boron Inorganic materials 0.000 description 4
- 238000005121 nitriding Methods 0.000 description 3
- 230000035515 penetration Effects 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 2
- 230000002542 deteriorative effect Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 229910044991 metal oxide Inorganic materials 0.000 description 2
- 150000004706 metal oxides Chemical class 0.000 description 2
- 230000003068 static effect Effects 0.000 description 2
- NZIHMSYSZRFUQJ-UHFFFAOYSA-N 6-chloro-1h-benzimidazole-2-carboxylic acid Chemical compound C1=C(Cl)C=C2NC(C(=O)O)=NC2=C1 NZIHMSYSZRFUQJ-UHFFFAOYSA-N 0.000 description 1
- GPXJNWSHGFTCBW-UHFFFAOYSA-N Indium phosphide Chemical compound [In]#P GPXJNWSHGFTCBW-UHFFFAOYSA-N 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 1
- 238000010306 acid treatment Methods 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- CFJRGWXELQQLSA-UHFFFAOYSA-N azanylidyneniobium Chemical compound [Nb]#N CFJRGWXELQQLSA-UHFFFAOYSA-N 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 230000000593 degrading effect Effects 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 238000002309 gasification Methods 0.000 description 1
- 238000007654 immersion Methods 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- FEBJSGQWYJIENF-UHFFFAOYSA-N nickel niobium Chemical compound [Ni].[Nb] FEBJSGQWYJIENF-UHFFFAOYSA-N 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- PWEBUXCTKOWPCW-UHFFFAOYSA-N squaric acid Chemical compound OC1=C(O)C(=O)C1=O PWEBUXCTKOWPCW-UHFFFAOYSA-N 0.000 description 1
- 229910052717 sulfur Inorganic materials 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
- 229910001936 tantalum oxide Inorganic materials 0.000 description 1
- XSOKHXFFCGXDJZ-UHFFFAOYSA-N telluride(2-) Chemical compound [Te-2] XSOKHXFFCGXDJZ-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/791—Arrangements for exerting mechanical stress on the crystal lattice of the channel regions
- H10D30/792—Arrangements for exerting mechanical stress on the crystal lattice of the channel regions comprising applied insulating layers, e.g. stress liners
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
- H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
- H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
- H10D84/0167—Manufacturing their channels
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
- H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
- H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
- H10D84/017—Manufacturing their source or drain regions, e.g. silicided source or drain regions
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
- H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
- H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
- H10D84/0172—Manufacturing their gate conductors
- H10D84/0177—Manufacturing their gate conductors the gate conductors having different materials or different implants
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/02—Manufacture or treatment characterised by using material-based technologies
- H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
- H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
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Description
200816384 九、發明說明： 【發明所屬之技術領域】 本發明係有關於一種半導體元件之製造方法，且特 別有關於一種互補式金氧半導體（complementary metal oxide semiconductor ； CMOS)元件之製造方法。 【先前技術】 為了在不使P型金氧半導體（P-type metal oxide semiconductor ; PMOS )元件退化的情況下增進NMOS 元件的性能，通常係分別形成具有壓應力之PMOS元件 與具有張應力之NMOS元件。美國專利公開號第 2004/0104405號案係揭露一種CMOS元件，且該CMOS 元件至少包含一 PMOS元件與一 NMOS元件，其中該 PMOS元件具有一第一應力層（例如是壓應力層），而該 NMOS元件具有一第二應力層（例如是張應力層），因 而提升了 CMOS元件内電子與電洞的遷移率。美國專利 公開號第2004/0159834號案係揭露一種藉由應用一應變 矽層而提升製造效率的方法。美國專利公開號第 2006/0014340號案係揭露一種半導體元件，且該半導體 元件係至少具有一位於NMOS形成區域之張應力層與一 位於PMOS形成區域之壓應力層。 隨著積體電路之體積不斷縮小，製程也不斷隨之調 整。因應65nm世代的來臨，已經有人提出應力記憶技術 0503-A32065TWF/forever769 5 200816384 (stress memorization technique )等局部應力技術來提升 元件性能。例如，有人在2004年於“VLSI Technology” 提出有一篇標題為 “（SMT) by selectively strained-nitride capping for sub-65nm high-performance strained-Si device application”之文章，即是利用應力記憶技術而提升元件 性能。然而，即使如此，PMOS元件仍有性能退化之虞。 因此，業界急需一種能在不使PMOS元件退化的情況下 而增進NMOS元件之性能的半導體元件及其製造方法。 【發明内容】 基於上述目的，本發明實施例揭露了 一種半導體元 件之製造方法，包括下列步驟：提供一半導體基板，至 少具有一 PMOS元件與一 NMOS元件；順應性地形成一 第一絕緣層於該PMOS元件與該NMOS元件上方；順應 性地形成一第二絕緣層於該第一絕緣層上方；薄化位於 該PMOS元件上方之該第二絕緣層以留下一殘餘部分； 對該PMOS元件與該nm〇S元件進行一第一加熱處理； 以及移除位於該NM0S元件上方之該第二絕緣層以及位 於該PMOS元件上方之該第二絕緣層之該殘餘部分，並 薄化位於該PMOS元件與該NMOS元件上方之該第一絕 緣層以留下一殘餘部分。 本發明實施例更揭露了 一種避免電荷累積之方法， 包括下列步驟：提供一具有元件之半導體基板，其中該 半導體基板包含一前側與一背側；同時形成一第一絕緣 0503-A32065TWF/forever769 6 200816384 層於該前侧上方與一第二絕緣層於該背側上方；形成一 第三絕緣層於該第一絕緣層上方；藉由一濕蝕刻步驟而 薄化或移除該第三絕緣層；以及將該半導體基板放置於 一晶圓呈載座上，其中該第二絕緣層係位於該晶圓呈載 座與該半導體基板之間。 本發明實施例更揭露了一種避免電荷累積之方法， 包括下列步驟：提供具有一前側與一背側之一半導體基 板，其中該前側至少形成有一 NMOS元件與一 PMOS元 件；同時形成一第一絕緣層於該NMOS元件與一 PMOS 元件上方與一第二絕緣層於該背侧上方；順應性地形成 一第三絕緣層於該第一絕緣層上方；薄化位於該PMOS 元件上方之該第三絕緣層以留下一殘餘部分；對該 NMOS元件與該PMOS元件進行一第一加熱處理；移除 位於該NMOS元件上方之該第三絕緣層以及位於該 PMOS元件上方之該第三絕緣層之該殘餘部分，並薄化位 於該PMOS元件與該NMOS元件上方之該第一絕緣層以 留下一殘餘部分；以及將該半導體基板放置於一晶圓呈 載座上，其中該第二絕緣層係位於該晶圓呈載座與該半 導體基板之間。 根據本發明實施例提供之方法，可以在不使PMOS 元件退化的情況下增進NMOS元件的性能，並且能解決 硼滲透至閘極氧化物、與電荷累積等問題。 【實施方式】 0503-A32065TWF/forever769 7 200816384 下文本發明之目的、特徵、及優點能更明顯易懂， 本發明二員施例，並配合所附圖示做詳細之說明。 兄曰提供不同的實施例來說明本發明不同實施 說^之Γ術特徵。其中，實施例中的各元件之配置係為 之，並非用以限制本發明。且實施例中圖式標號 間^:係為账静繼咖實施例之 —、凊參考圖式，其中相似的參考符號係透過不同角度 :明相似的元件’且下列圖式說明本發明之實施例。ς 些圖式並不需要被縮放，而且為了說明之目的而在某些 以，中這些圖式已經被放大或簡化。熟悉此記憶之人士 應5亥了解根據本發明下狀實施可缝-些可能的應用 及變動。 比較例 在CMOS製程中加入用於提升NM〇s元件性能之 謝T製程，亦即形成一高張應力氮化物層。此高張應力 虱化物層作為一應力源，以提升NMOS元件之電流驅動 力。詳細說明如下所述。 第la〜Id圖係顯示比較例之CMOS元件之製造方法。 在第1a圖中，根據CMOS製程，起初在一半導體基 板100上進行井區/通道區佈植製程以及隔離製程，以便 於進行後續形成PMOS元件104與NMOS元件1〇6 (在 此指電晶體）之製程。此半導體基板100包括一隔離區 102，用於使PMOS元件1〇4與NMOS元件10ό電性絕 0503-A32065TWF/forever769 8 200816384 緣:PMOS元件i〇4與NM0S元件1〇6係可以在—p型 井區與一 N型井區上製作，且可以直接製作於半導體基 板100上或内。此半導體基板100可以由單晶矽、矽鍺二 應變矽於矽鍺上、鍺砷、矽於絕緣物上（SOI)、矽鍺於 絕緣物上（SGOI)、鍺於絕緣物上（G〇I)、銦磷或其 匕相似材料所組成。此半導體基板1〇〇更可以包括一界 面層11 ’以防止半導體基板100與後續形成之各層間發 f 生不必要之擴散現象，其中此界面層u例如是一基礎^ 化物層（圖未顯示）。此隔離區102係可以是淺 離、局部氧化隔離㈤⑽）物離結構或^ 經摻雜之隔離區。在第la圖之實施例中，隔離區Η]是 -淺溝槽隔離（STI)結構，且藉由傳統溝槽㈣與沈積 製程等習知技術而形成。請再參考第la圖，接著藉由離 子佈植製程而於半導體基板_内形成源極/汲極延伸區 一(如果必要的話）與源極/汲極區1〇8、11〇 (符號1〇8表 (.不NM〇S 70件106之源極/汲極區；符號110表示PMOS 兀件104之源極/汲極區）。由於此些元件係屬習知技術， 因此不在此贅述。 如第lb圖所示，在PM0S元件1〇4、NM〇s元件1〇6 與半導體基板100上順應性地形成—氧化物層112與一 氮化石夕層114。如第lc圖所示，接著對該氮化石夕層^ 進行-加熱處理U6,以在該氮化石夕層114内產生一張應 力，因而調整位於NMOS元件下方之通道區的應力。氧 化物層U2可以是一麵氧化物層且其形成方法包括 〇503-A32065TWF/forever769 9 200816384 習知常用之技術，例如是低壓化學氣相沈積法（LPCVD) 或電漿加強型化學氣相沈積法（PECVD)。氮化矽層114 之形成方法係也包括習知常用之技術，例如是LPCVD或 PECVD 〇力口熱處理110可以是十夬速力口熱退火處理（RTA) 或尖峰退火處理。如上所述，第lb至lc圖之步驟係為 所謂的SMT製程，藉由SMT製程可以提升NMOS元件 之性能。然而，PMOS元件之性能卻受到來自氮化矽層 114之相同張應力的影響而下降。而且，由加熱處理116 所引起之氧化物係沈積在氮化石夕層Π 4之上表面，因此 影響後續氮化矽層114與氧化物層112之移除製程。 如第Id圖所示，接著依序移除氮化矽層114與氧化 物層112。氮化矽層114之移除步驟係可以使用磷酸進行 濕蝕刻。氧化物層112之移除步驟通常係使用氫氟酸溶 液。結果，留下氧化物層112之一部份112a，且部份112a 較原本之氧化物層112薄。由於氧化物沈積在氮化石夕層 114之上表面而影響移除效果的緣故，所以有氮化矽層 114之殘餘物留下。 之後，形成矽化鎳之製程與後續製程依序進行，最 後完成半導體元件之製作。由於此些後續形成之元件及 其形成方法係屬習知技術，在此不再贅述。 在此比較例中，利用具有均一厚度之高張力氮化物 層而提升NMOS元件性能，但是卻無法避免PMOS元件 性能劣化與氮化石夕層殘留的問題。尤其是，在進入90nm 製程之後，當PMOS元件之多晶矽閘極進行所謂的預摻 0503-A32065TWF/forever769 10 200816384 雜步驟時，PM〇S元件可能會產生其它更嚴重之問題，例 如硼滲透至閘極氧化物。 下列實施例之特徵在於採用所謂的選擇性SMT (selective SMT ; SSMT )製程，也就是經改良之SMT 製程。SSMT製程係於源極與汲極佈植製程之後立即進 行。最後，依序進行矽化鎳製程與後續製程，以完成半 導體元件之製作。藉此，可以解決PMOS元件性能劣化、 與硼滲透至閘極氧化物等問題。 第1實施例 第2a〜2i圖係顯示本發明一較佳實施例之CMOS元 件之製造方法。 如第2a〜2c圖所示，由於其元件或步驟所使用之符 號相似（或相同）於第la〜lc圖的緣故，因而不在此多 作說明。在第1實施例中，氧化物層112是一 TEOS氧 化物層，厚度為80埃；氮化矽層114之厚度約大於200 埃。氧化物層112與氮化矽層114係於200〜800°C下形 成。氧化物層112與氮化矽層114之形成方法已經在比 較例中說明過，在此不再贅述。在其它實施例中，氧化 物層112之厚度約介於10〜300埃之間。 如第2d圖所示，之後沈積一光阻層202於PMOS元 件104、NMOS元件106與半導體基板100之上表面。接 著，對位於整個半導體基板100上方之光阻層202進行 一曝光步驟204，然後進行一顯影步驟（圖未顯示）。 如第2e圖所示，繼續進行一蝕刻步驟以形成一圖案 0503-A32065TWF/forever769 11 200816384 化光阻層202a於NMOS元件106上，並留下外露且位於 PMOS元件104上方之氮化矽層114之上表面。 如第2f圖所示，藉由利用圖案化光阻層202a作為蝕 刻硬罩幕而蝕刻外露且位於PMOS元件104上方之氮化 矽層114,直到PMOS元件104上方之氮化矽層114之厚 度薄到可以避免PMOS性能劣化與硼滲透至閘極氧化物 等問題之程度才停止。在第1實施例中，位於該PMOS 元件上方之該第二絕緣層（氮化矽層）之該殘餘部分114a 之厚度約為100埃。在其它實施例中，位於該PMOS元 件上方之該第二絕緣層之該殘餘部分114a之厚度約介於 10〜300埃之間，較佳者介於20〜100埃之間。 如第2g圖所示，接著剝除圖案化光阻層202a。 如第2h圖所示，利用一 RTA製程而進行源極/汲極 退火步驟206。在其它實施例中，源極/汲極退火步驟206 也可以是尖峰退火製程。 在使用磷酸浸泡以完全移除位於NMOS元件106上 方之氮化矽層114與位於PMOS104元件上方之第二絕緣 層之殘餘部分114a之前，先在10〜80°C下利用氫氟酸溶 液處理（浸泡）半導體基板100 —段時間，以去除氮化 石夕層表面上之氧化物沈積物（圖未顯示）。 如第2i圖所示，在100〜200°C下利用磷酸而完全移 除位於NMOS元件106上方之氮化矽層114與位於 PMOS104元件上方之第二絕緣層之殘餘部分114a。氧化 物層112也被薄化至剩下約50埃之厚度。在其它實施例 0503-A32065TWF/forever769 12 200816384 中，殘餘之氧化物層112之厚度介於3〇〜6〇埃 &之後’形成⑧化錄之製程與後續製程依序進行一 後完成半導體元件之製作。由於此些 取 其形f方法係屬習知技術’在此科贅述Ϊ凡件及 第2實施例 2實施例相似於第1實施例，除了其採用厚度為 ⑽埃，氮靖114之外（參考第2a圖）。尤為 第2貫施例適用於65 /、疋 NMOS元件間之距離二^根據咖S與 P h)而在200〜350埃之問烟敕 氮化石夕層114之厚度。 &之間5周整 弟3實施例 第3實施例相似於第1實施例，除了其採用厚产為 ⑽埃，氮化石夕層114之外（參考第2&圖）。尤：J為 第3貫施例適用於95nm NMOS元件間之距離（、^以根據P聰與 氣化石夕層m之厚度）而在細〜埃之間調整 ^於電㈣由—設備之靜電盤（e-ehuek)所產生， 且可能累積在前述比較例或實_ 影響半導體元件之信 —_ 、丨生。因此，下列第4實施例係揭 路-種避免電荷累積在半導體元件中之方法。 第4實施例 f、3a〜3c圖，顯示本發明一較佳實施例之⑽s元 之衣方法。第3a圖係顯示第1圖所示之半導體基板 100半導體基板1〇〇之形成方法已經在前述比較例或實 0503-A32065TWF/forever769 13 200816384 施例說明過，在此不再贅述。 =第3b圖所示，其製程係相似於第沁圖所示之製 在形成氮化矽層114之前於半導體基板100之 =貝與相㈣分卿絲化物層112與氧化物層112, 300垃氧化物層112與氧化物層112,之厚度約介於10〜 u t間。氧化物層112錢切層114係在低於_ μ ΙΓ下形成。氮化石夕層114係為—張應力層，且密 =為.1〜5.0g/cm3，但以小於3 〇g/c 施例中：氧化物層112可以是一则氧化物層在… 之後，半導體基板1〇〇經過鱗酸處理（圖未顯示）， 全移除位於半導體基板1〇〇前側之氧化物層ιΐ2 ;匕：：1?，114’而留下一部份半導嶋100後側之氧 :2 a ’如第3c圖所示。如第3d圖所示，於 電般=解離氣體環境下將半導體基板iG()置放在靜 ( UCk)呈載座300上時，氧化物層112, a可以阻 由靜電魅健3⑼㈣至晶圓。結果 存在於半導體基板1〇_靜電盤呈載座3〇〇 間的找’因此可㈣免電荷在轉體基板⑽ 積的問題。 / ' 弟5實施例 第5心例係將第4實施例所述之方法應用於第2 貝轭例。也就是說，在形成氧化物層u 100前側之步称中’可以同時於半導體基板二 一額外的氧化層（圖未顯示），其材料與形成方法同於氧化 0503-A32065TWF/forever769 14 200816384 物層112，因此不再贅述。結果，由於額外的氧化層存在 於半導體基板100與靜電盤呈載座之間的緣故，因此可 以避免電荷在半導體基板100内累積的問題。 雖然本發明已以較佳實施例揭露如上，然其並非用 以限定本發明，任何熟習此技藝者，在不脫離本發明之 精神和範圍内，當可作各種之更動與潤飾，因此本發明 之保護範圍當視後附之申請專利範圍所界定者為準。 0503-A32065TWF/forever769 15 200816384 【圖式簡單說明】 第la〜Id圖係顯示比較例之CMOS元件之製造方法。 第2a〜2i圖係顯示本發明一較佳實施例之CMOS元 件之製造方法。 第3a〜3c圖係顯示本發明一較佳實施例之CMOS元 件之製造方法。 【主要元件符號說明】 100〜 半導體基板； 102〜 隔離區， 104〜 PMOS元件； 106〜 NMOS元件； 108〜 源極/ >及極區， 110〜 源極/>及極區， 112〜 氧化物層； 114〜 氮化矽層； 116〜 加熱處理； 112a- ^氧化物層； 202〜 光阻層； 204〜曝光步驟； 202a〜光阻層； 114a- 、第二絕緣層之殘餘部分； 206〜 源極/汲極退火步驟； 112、 ◊氧化物層； 112，a 〜氧化物層； 300〜 靜電盤呈載座。 0503-A32065TWF/forever769 16
Claims (1)
- 200816384 十、申請專利範圍： 1. 一種半導體元件之製造方法，包括下列步驟： 提供一半導體基板，至少具有一 PMOS元件與一 NMOS元件； 順應性地形成一第一絕緣層於該PMOS元件與該 NMOS元件上方； 順應性地形成一第二絕緣層於該第一絕緣層上方； 薄化位於該PMOS元件上方之該第二絕緣層以留下 一殘餘部分； 對該PMOS元件與該NMOS元件進行一第一加熱處 理；以及 移除位於該NMOS元件上方之該第二絕緣層以及位 於該PMOS元件上方之該第二絕緣層之該殘餘部分，並 薄化位於該PMOS元件與該NMOS元件上方之該第一絕 緣層以留下一殘餘部分。 2. 如申請專利範圍第1項所述之半導體元件之製造 方法，其中該第二絕緣層之厚度大於200埃。 3. 如申請專利範圍第1項所述之半導體元件之製造 方法，其中該第二絕緣層之厚度介於200與350埃之間。 4. 如申請專利範圍第1項所述之半導體元件之製造 方法，其中該第二絕緣層之厚度介於200與500埃之間。 5. 如申請專利範圍第1項所述之半導體元件之製造 方法，其中位於該PMOS元件上方之該第二絕緣層之該 殘餘部分之厚度介於10與130埃之間。 0503-A32065TWF/forever769 17 200816384 6.如中請專利範圍第1項所述之半導體元件 殘餘部該第二_之該 古土7'如丨請專·圍第1項所述之半導體元件之製造 万法，更包括： 驟前==:。元件上方之該第二絕緣層之步 方味專利範31第1項所述之半導體元件之製造 之步驟^薄化位於該Ρ職7"件上方之該第二絕緣廣 絕緣圖案化光阻層於該聰〇S元件上方之該第〆 杜μ 士 Λ圖案化光阻層為硬罩幕並餘刻位於該PMOS元 Μ - 第—絕緣層，直到位於該PMC>S元件上方之 ^ 一、、、邑緣層之該殘餘部分較位於該NMOS元件上方之 "亥第一絕緣層薄；以及 移除該圖案化光阻層。 方法91°Γ請料m圍第7項料之半導體元件之製造 / /、邊弟―或第二加熱處理係為-快速加熱退火。 ·=申請專利範圍第i項所述之半導體元件之製造 方法，其中該第一絕緣層係為一氧化物層。 方、去，m利粑圍第1項所述之半導體元件之製造 /、名第一'纟巴緣層之形成方法包括LPCVD。 〇503.A32065TWF/f〇rever769 18 200816384 、12.如申請專利範圍第丨項所述之半導體元件之製造 方法，其中該第二絕緣層係為一氮化物層。 < 13.如申請專利範圍第丨項所述之半導體元件之製造 方法，其中該第二絕緣層之形成方法包括Lpc 、 PECVD。 、14.如申請專·圍第1韻述之半導體元件之製造 方法’其中該第一絕緣層之厚度介於10與3〇〇埃之間。 、15·如中請專利範圍第1項所述之半導體元件之製造 方法，其中位於該PM〇s元件與該NM〇s元件上方之續 第一絕緣層之該殘餘部分之厚度介於30與60埃之間。° -種避免電荷累積之方法，包括下列步驟： 4人提t #有％件之半導體基板’其中該半導體基板 包含一雨側與一背侧； _成-第-絕緣層於該前側上方與一 層於該背侧上方； 形成一第三絕緣層於該第一絕緣層上方； 藉由一濕蝕刻步驟而薄化或移除該第三絕緣層；以 及 ^:丄半導體基板放置於—晶圓呈载座上，其中該第 -心，彖層餘於該晶圓呈载座與該半導體基板之間。 方、專利範圍第16項所述之避免電荷累積之 應1M弟二絕緣層係為一多孔應力層，且該多孔 應力層匕括氮化物或氮氧化石夕。 I8·如申請專利範圍第16項所述之避免電荷累積之 0503-A32065TWF/forever769 19 200816384 方法，其中該第三絕緣層之厚度介於30與800埃之間。 19.如申請專利範圍第16項所述之避免電荷累積之 方法，其中該第三絕緣層之形成方法包括LPCVD、 PECVD、批次法或單一晶圓沈積法。 2 0.如申請專利範圍弟16項所述之避免電街累積之 方法，其中該第一或第二絕緣層之形成方法包括LPCVD 或 PECVD 〇 21. 如申請專利範圍第16項所述之避免電荷累積之 方法，其中該前侧至少包括一 NMOS元件與一 PMOS元 件。 22. 如申請專利範圍第17項所述之避免電荷累積之 方法，其中該濕蝕刻步驟係使用磷酸。 2 3.如申請專利範圍第16項所述之避免電荷累積之 方法，其中該晶圓呈載座包括一靜電盤。 24.—種避免電荷累積之方法，包括下列步驟： 提供具有一前侧與一背侧之一半導體基板，其中該 前侧至少形成有一 NMOS元件與一 PMOS元件； 同時形成一第一絕緣層於該NMOS元件與一 PMOS 元件上方與一第二絕緣層於該背侧上方； 順應性地形成一第三絕緣層於該第一絕緣層上方； 薄化位於該PMOS元件上方之該第三絕緣層以留下 一殘餘部分； 對該NMOS元件與該PMOS元件進行一第一加熱處 理； 0503-A32065TWF/forever769 20 200816384 移除位於該NMOS元件上方之該第三絕緣層以及位 於該PMOS元件上方之該第三絕緣層之該殘餘部分，並 薄化位於該PMOS元件與該NMOS元件上方之該第一絕 緣層以留下一殘餘部分；以及 將該半導體基板放置於一晶圓呈載座上，其中該第 二絕緣層係位於該晶圓呈載座與該半導體基板之間。 0503-A32065TWF/forever769 21
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US11/527,616 US7632729B2 (en) | 2006-09-27 | 2006-09-27 | Method for semiconductor device performance enhancement |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| TW200816384A true TW200816384A (en) | 2008-04-01 |
| TWI337390B TWI337390B (en) | 2011-02-11 |
Family
ID=39225482
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW096102283A TWI337390B (en) | 2006-09-27 | 2007-01-22 | Method for semiconductor device performance enhancement |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US7632729B2 (zh) |
| TW (1) | TWI337390B (zh) |
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| US7785950B2 (en) * | 2005-11-10 | 2010-08-31 | International Business Machines Corporation | Dual stress memory technique method and related structure |
-
2006
- 2006-09-27 US US11/527,616 patent/US7632729B2/en not_active Expired - Fee Related
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2007
- 2007-01-22 TW TW096102283A patent/TWI337390B/zh not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| US20080076215A1 (en) | 2008-03-27 |
| US7632729B2 (en) | 2009-12-15 |
| TWI337390B (en) | 2011-02-11 |
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