TW200816373A - Circuit component and process for forming the same - Google Patents
Circuit component and process for forming the same Download PDFInfo
- Publication number
- TW200816373A TW200816373A TW95136114A TW95136114A TW200816373A TW 200816373 A TW200816373 A TW 200816373A TW 95136114 A TW95136114 A TW 95136114A TW 95136114 A TW95136114 A TW 95136114A TW 200816373 A TW200816373 A TW 200816373A
- Authority
- TW
- Taiwan
- Prior art keywords
- circuit component
- layer
- circuit
- metal
- microns
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims description 163
- 230000008569 process Effects 0.000 title claims description 133
- 229910052751 metal Inorganic materials 0.000 claims abstract description 1482
- 239000002184 metal Substances 0.000 claims abstract description 1482
- 239000004065 semiconductor Substances 0.000 claims abstract description 96
- 239000010410 layer Substances 0.000 claims description 1789
- 239000011241 protective layer Substances 0.000 claims description 471
- 229920000642 polymer Polymers 0.000 claims description 423
- 239000000463 material Substances 0.000 claims description 215
- 229910052802 copper Inorganic materials 0.000 claims description 149
- 239000010949 copper Substances 0.000 claims description 149
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 143
- 230000015654 memory Effects 0.000 claims description 117
- 239000010931 gold Substances 0.000 claims description 109
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 claims description 108
- 229910052737 gold Inorganic materials 0.000 claims description 108
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 claims description 107
- -1 oxonium compound Chemical class 0.000 claims description 75
- 239000000872 buffer Substances 0.000 claims description 63
- 239000000758 substrate Substances 0.000 claims description 60
- 229910052759 nickel Inorganic materials 0.000 claims description 54
- KDLHZDBZIXYQEI-UHFFFAOYSA-N Palladium Chemical compound [Pd] KDLHZDBZIXYQEI-UHFFFAOYSA-N 0.000 claims description 52
- 239000004593 Epoxy Substances 0.000 claims description 50
- 229910044991 metal oxide Inorganic materials 0.000 claims description 48
- 150000004706 metal oxides Chemical class 0.000 claims description 48
- 230000000295 complement effect Effects 0.000 claims description 44
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 claims description 44
- 229910052709 silver Inorganic materials 0.000 claims description 44
- 239000004332 silver Substances 0.000 claims description 44
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 claims description 39
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 38
- 229910052719 titanium Inorganic materials 0.000 claims description 38
- 239000010936 titanium Substances 0.000 claims description 38
- 229920000052 poly(p-xylylene) Polymers 0.000 claims description 35
- 229910052732 germanium Inorganic materials 0.000 claims description 34
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 claims description 34
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 claims description 33
- 239000011521 glass Substances 0.000 claims description 31
- 229910001080 W alloy Inorganic materials 0.000 claims description 29
- 230000003068 static effect Effects 0.000 claims description 29
- KZNMRPQBBZBTSW-UHFFFAOYSA-N [Au]=O Chemical compound [Au]=O KZNMRPQBBZBTSW-UHFFFAOYSA-N 0.000 claims description 28
- MAKDTFFYCIMFQP-UHFFFAOYSA-N titanium tungsten Chemical compound [Ti].[W] MAKDTFFYCIMFQP-UHFFFAOYSA-N 0.000 claims description 28
- 229910052782 aluminium Inorganic materials 0.000 claims description 26
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 26
- 229910052763 palladium Inorganic materials 0.000 claims description 26
- 229910000881 Cu alloy Inorganic materials 0.000 claims description 25
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 claims description 24
- 229910001922 gold oxide Inorganic materials 0.000 claims description 22
- 229910052697 platinum Inorganic materials 0.000 claims description 22
- 150000004767 nitrides Chemical class 0.000 claims description 18
- 239000003990 capacitor Substances 0.000 claims description 17
- 239000004020 conductor Substances 0.000 claims description 15
- 238000005229 chemical vapour deposition Methods 0.000 claims description 12
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 11
- 229920005591 polysilicon Polymers 0.000 claims description 11
- 238000000151 deposition Methods 0.000 claims description 9
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 claims description 9
- KJTLSVCANCCWHF-UHFFFAOYSA-N Ruthenium Chemical compound [Ru] KJTLSVCANCCWHF-UHFFFAOYSA-N 0.000 claims description 7
- 229910000831 Steel Inorganic materials 0.000 claims description 7
- 229910045601 alloy Inorganic materials 0.000 claims description 7
- 239000000956 alloy Substances 0.000 claims description 7
- 230000005611 electricity Effects 0.000 claims description 7
- 229910052707 ruthenium Inorganic materials 0.000 claims description 7
- 239000010959 steel Substances 0.000 claims description 7
- 229910017052 cobalt Inorganic materials 0.000 claims description 6
- 239000010941 cobalt Substances 0.000 claims description 6
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 claims description 6
- 239000003822 epoxy resin Substances 0.000 claims description 6
- 229920000647 polyepoxide Polymers 0.000 claims description 6
- 239000000126 substance Substances 0.000 claims description 6
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 6
- 229910052721 tungsten Inorganic materials 0.000 claims description 6
- 239000010937 tungsten Substances 0.000 claims description 6
- 239000000203 mixture Substances 0.000 claims description 5
- SIWVEOZUMHYXCS-UHFFFAOYSA-N oxo(oxoyttriooxy)yttrium Chemical compound O=[Y]O[Y]=O SIWVEOZUMHYXCS-UHFFFAOYSA-N 0.000 claims description 5
- 239000005368 silicate glass Substances 0.000 claims description 5
- 239000004575 stone Substances 0.000 claims description 5
- KMWHNPPKABDZMJ-UHFFFAOYSA-N cyclobuten-1-ylbenzene Chemical compound C1CC(C=2C=CC=CC=2)=C1 KMWHNPPKABDZMJ-UHFFFAOYSA-N 0.000 claims description 4
- 229910001152 Bi alloy Inorganic materials 0.000 claims description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 3
- ZTXONRUJVYXVTJ-UHFFFAOYSA-N chromium copper Chemical compound [Cr][Cu][Cr] ZTXONRUJVYXVTJ-UHFFFAOYSA-N 0.000 claims description 3
- 230000009977 dual effect Effects 0.000 claims description 3
- 238000007639 printing Methods 0.000 claims description 3
- 229910021332 silicide Inorganic materials 0.000 claims description 3
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 3
- 150000001875 compounds Chemical class 0.000 claims 65
- 229920002312 polyamide-imide Polymers 0.000 claims 41
- BHEPBYXIRTUNPN-UHFFFAOYSA-N hydridophosphorus(.) (triplet) Chemical compound [PH] BHEPBYXIRTUNPN-UHFFFAOYSA-N 0.000 claims 14
- 125000001140 1,4-phenylene group Chemical group [H]C1=C([H])C([*:2])=C([H])C([H])=C1[*:1] 0.000 claims 10
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims 10
- 101100290380 Caenorhabditis elegans cel-1 gene Proteins 0.000 claims 9
- 230000004907 flux Effects 0.000 claims 7
- 229910052797 bismuth Inorganic materials 0.000 claims 6
- JCXGWMGPZLAOME-UHFFFAOYSA-N bismuth atom Chemical compound [Bi] JCXGWMGPZLAOME-UHFFFAOYSA-N 0.000 claims 6
- 229910052770 Uranium Inorganic materials 0.000 claims 5
- 229910052757 nitrogen Inorganic materials 0.000 claims 5
- JFALSRSLKYAFGM-UHFFFAOYSA-N uranium(0) Chemical compound [U] JFALSRSLKYAFGM-UHFFFAOYSA-N 0.000 claims 5
- YXFVVABEGXRONW-UHFFFAOYSA-N Toluene Chemical compound CC1=CC=CC=C1 YXFVVABEGXRONW-UHFFFAOYSA-N 0.000 claims 3
- 150000002466 imines Chemical class 0.000 claims 3
- 239000002344 surface layer Substances 0.000 claims 3
- YBMRDBCBODYGJE-UHFFFAOYSA-N germanium oxide Inorganic materials O=[Ge]=O YBMRDBCBODYGJE-UHFFFAOYSA-N 0.000 claims 2
- PVADDRMAFCOOPC-UHFFFAOYSA-N oxogermanium Chemical compound [Ge]=O PVADDRMAFCOOPC-UHFFFAOYSA-N 0.000 claims 2
- 235000021251 pulses Nutrition 0.000 claims 2
- 229920006395 saturated elastomer Polymers 0.000 claims 2
- 229910052814 silicon oxide Inorganic materials 0.000 claims 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims 1
- 235000009917 Crataegus X brevipes Nutrition 0.000 claims 1
- 235000013204 Crataegus X haemacarpa Nutrition 0.000 claims 1
- 235000009685 Crataegus X maligna Nutrition 0.000 claims 1
- 235000009444 Crataegus X rubrocarnea Nutrition 0.000 claims 1
- 235000009486 Crataegus bullatus Nutrition 0.000 claims 1
- 235000017181 Crataegus chrysocarpa Nutrition 0.000 claims 1
- 235000009682 Crataegus limnophila Nutrition 0.000 claims 1
- 235000004423 Crataegus monogyna Nutrition 0.000 claims 1
- 240000000171 Crataegus monogyna Species 0.000 claims 1
- 235000002313 Crataegus paludosa Nutrition 0.000 claims 1
- 235000009840 Crataegus x incaedua Nutrition 0.000 claims 1
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 claims 1
- 240000007594 Oryza sativa Species 0.000 claims 1
- 235000007164 Oryza sativa Nutrition 0.000 claims 1
- URLKBWYHVLBVBO-UHFFFAOYSA-N Para-Xylene Chemical group CC1=CC=C(C)C=C1 URLKBWYHVLBVBO-UHFFFAOYSA-N 0.000 claims 1
- 244000046052 Phaseolus vulgaris Species 0.000 claims 1
- 235000010627 Phaseolus vulgaris Nutrition 0.000 claims 1
- 229910001347 Stellite Inorganic materials 0.000 claims 1
- 244000273928 Zingiber officinale Species 0.000 claims 1
- 235000006886 Zingiber officinale Nutrition 0.000 claims 1
- BYDQGSVXQDOSJJ-UHFFFAOYSA-N [Ge].[Au] Chemical compound [Ge].[Au] BYDQGSVXQDOSJJ-UHFFFAOYSA-N 0.000 claims 1
- 239000010953 base metal Substances 0.000 claims 1
- 238000007664 blowing Methods 0.000 claims 1
- FFBGYFUYJVKRNV-UHFFFAOYSA-N boranylidynephosphane Chemical compound P#B FFBGYFUYJVKRNV-UHFFFAOYSA-N 0.000 claims 1
- 229910052796 boron Inorganic materials 0.000 claims 1
- AHICWQREWHDHHF-UHFFFAOYSA-N chromium;cobalt;iron;manganese;methane;molybdenum;nickel;silicon;tungsten Chemical compound C.[Si].[Cr].[Mn].[Fe].[Co].[Ni].[Mo].[W] AHICWQREWHDHHF-UHFFFAOYSA-N 0.000 claims 1
- 235000008397 ginger Nutrition 0.000 claims 1
- 239000010977 jade Substances 0.000 claims 1
- 239000002052 molecular layer Substances 0.000 claims 1
- 229910052750 molybdenum Inorganic materials 0.000 claims 1
- 239000011733 molybdenum Substances 0.000 claims 1
- 229910017464 nitrogen compound Inorganic materials 0.000 claims 1
- 150000002830 nitrogen compounds Chemical class 0.000 claims 1
- 239000003973 paint Substances 0.000 claims 1
- 150000004060 quinone imines Chemical class 0.000 claims 1
- 235000009566 rice Nutrition 0.000 claims 1
- 239000011435 rock Substances 0.000 claims 1
- OGFYIDCVDSATDC-UHFFFAOYSA-N silver silver Chemical compound [Ag].[Ag] OGFYIDCVDSATDC-UHFFFAOYSA-N 0.000 claims 1
- 239000002689 soil Substances 0.000 claims 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 claims 1
- 238000002161 passivation Methods 0.000 abstract description 5
- 235000012431 wafers Nutrition 0.000 description 93
- 230000002441 reversible effect Effects 0.000 description 43
- 230000004888 barrier function Effects 0.000 description 40
- 238000013461 design Methods 0.000 description 28
- 238000010586 diagram Methods 0.000 description 25
- 229920002120 photoresistant polymer Polymers 0.000 description 25
- 229910000679 solder Inorganic materials 0.000 description 23
- 238000009713 electroplating Methods 0.000 description 18
- 239000013078 crystal Substances 0.000 description 16
- 239000002245 particle Substances 0.000 description 16
- 239000000428 dust Substances 0.000 description 13
- 238000004544 sputter deposition Methods 0.000 description 13
- 229910052804 chromium Inorganic materials 0.000 description 12
- 239000011651 chromium Substances 0.000 description 12
- 238000005516 engineering process Methods 0.000 description 11
- 239000002131 composite material Substances 0.000 description 9
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 9
- 230000005540 biological transmission Effects 0.000 description 8
- 230000015572 biosynthetic process Effects 0.000 description 8
- 238000009792 diffusion process Methods 0.000 description 7
- 239000001301 oxygen Substances 0.000 description 7
- 229910052760 oxygen Inorganic materials 0.000 description 7
- 239000012071 phase Substances 0.000 description 7
- 238000012546 transfer Methods 0.000 description 7
- 229910000756 V alloy Inorganic materials 0.000 description 6
- 238000009826 distribution Methods 0.000 description 6
- 230000006870 function Effects 0.000 description 6
- HBVFXTAPOLSOPB-UHFFFAOYSA-N nickel vanadium Chemical compound [V].[Ni] HBVFXTAPOLSOPB-UHFFFAOYSA-N 0.000 description 6
- 238000000059 patterning Methods 0.000 description 6
- MYMOFIZGZYHOMD-UHFFFAOYSA-N Dioxygen Chemical compound O=O MYMOFIZGZYHOMD-UHFFFAOYSA-N 0.000 description 5
- 229910001111 Fine metal Inorganic materials 0.000 description 5
- 230000033228 biological regulation Effects 0.000 description 5
- 238000001312 dry etching Methods 0.000 description 5
- 229920001971 elastomer Polymers 0.000 description 5
- 239000000806 elastomer Substances 0.000 description 5
- 238000005240 physical vapour deposition Methods 0.000 description 5
- 230000001681 protective effect Effects 0.000 description 5
- 230000002829 reductive effect Effects 0.000 description 5
- 239000002356 single layer Substances 0.000 description 5
- 230000009466 transformation Effects 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 229910001069 Ti alloy Inorganic materials 0.000 description 4
- 239000011248 coating agent Substances 0.000 description 4
- 238000000576 coating method Methods 0.000 description 4
- 238000011161 development Methods 0.000 description 4
- 230000018109 developmental process Effects 0.000 description 4
- 238000004049 embossing Methods 0.000 description 4
- 238000005530 etching Methods 0.000 description 4
- 238000001459 lithography Methods 0.000 description 4
- 239000008267 milk Substances 0.000 description 4
- 238000007747 plating Methods 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 238000012360 testing method Methods 0.000 description 4
- UHOVQNZJYSORNB-UHFFFAOYSA-N Benzene Chemical compound C1=CC=CC=C1 UHOVQNZJYSORNB-UHFFFAOYSA-N 0.000 description 3
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 3
- 239000003989 dielectric material Substances 0.000 description 3
- 229910052741 iridium Inorganic materials 0.000 description 3
- GKOZUEZYRPOHIO-UHFFFAOYSA-N iridium atom Chemical compound [Ir] GKOZUEZYRPOHIO-UHFFFAOYSA-N 0.000 description 3
- 235000013336 milk Nutrition 0.000 description 3
- 210000004080 milk Anatomy 0.000 description 3
- MWUXSHHQAYIFBG-UHFFFAOYSA-N nitrogen oxide Inorganic materials O=[N] MWUXSHHQAYIFBG-UHFFFAOYSA-N 0.000 description 3
- 230000003071 parasitic effect Effects 0.000 description 3
- 238000005498 polishing Methods 0.000 description 3
- 238000006116 polymerization reaction Methods 0.000 description 3
- 229910052703 rhodium Inorganic materials 0.000 description 3
- 239000010948 rhodium Substances 0.000 description 3
- MHOVAHRLVXNVSD-UHFFFAOYSA-N rhodium atom Chemical compound [Rh] MHOVAHRLVXNVSD-UHFFFAOYSA-N 0.000 description 3
- 238000004528 spin coating Methods 0.000 description 3
- 229910052715 tantalum Inorganic materials 0.000 description 3
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 3
- 238000001039 wet etching Methods 0.000 description 3
- WJMXTYZCTXTFJM-UHFFFAOYSA-N 1,1,1,2-tetraethoxydecane Chemical compound C(C)OC(C(OCC)(OCC)OCC)CCCCCCCC WJMXTYZCTXTFJM-UHFFFAOYSA-N 0.000 description 2
- 229910001316 Ag alloy Inorganic materials 0.000 description 2
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 description 2
- XEEYBQQBJWHFJM-UHFFFAOYSA-N Iron Chemical compound [Fe] XEEYBQQBJWHFJM-UHFFFAOYSA-N 0.000 description 2
- 241000282320 Panthera leo Species 0.000 description 2
- 239000004642 Polyimide Substances 0.000 description 2
- QCEUXSAXTBNJGO-UHFFFAOYSA-N [Ag].[Sn] Chemical compound [Ag].[Sn] QCEUXSAXTBNJGO-UHFFFAOYSA-N 0.000 description 2
- 239000000853 adhesive Substances 0.000 description 2
- 230000001070 adhesive effect Effects 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 239000000969 carrier Substances 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 210000000078 claw Anatomy 0.000 description 2
- 230000008878 coupling Effects 0.000 description 2
- 238000010168 coupling process Methods 0.000 description 2
- 238000005859 coupling reaction Methods 0.000 description 2
- 238000006731 degradation reaction Methods 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 239000010432 diamond Substances 0.000 description 2
- 239000013013 elastic material Substances 0.000 description 2
- 230000005284 excitation Effects 0.000 description 2
- 239000011737 fluorine Substances 0.000 description 2
- 229910052731 fluorine Inorganic materials 0.000 description 2
- NBVXSUQYWXRMNV-UHFFFAOYSA-N fluoromethane Chemical compound FC NBVXSUQYWXRMNV-UHFFFAOYSA-N 0.000 description 2
- 230000020169 heat generation Effects 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 229910010272 inorganic material Inorganic materials 0.000 description 2
- 239000011147 inorganic material Substances 0.000 description 2
- 229910000765 intermetallic Inorganic materials 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 230000009191 jumping Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 229910052758 niobium Inorganic materials 0.000 description 2
- 239000010955 niobium Substances 0.000 description 2
- GUCVJGMIXFAOAE-UHFFFAOYSA-N niobium atom Chemical compound [Nb] GUCVJGMIXFAOAE-UHFFFAOYSA-N 0.000 description 2
- 230000035515 penetration Effects 0.000 description 2
- 125000001997 phenyl group Chemical group [H]C1=C([H])C([H])=C(*)C([H])=C1[H] 0.000 description 2
- 229920001721 polyimide Polymers 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- 150000003839 salts Chemical class 0.000 description 2
- 238000007650 screen-printing Methods 0.000 description 2
- 230000008054 signal transmission Effects 0.000 description 2
- 239000007858 starting material Substances 0.000 description 2
- 230000001052 transient effect Effects 0.000 description 2
- 229910052723 transition metal Inorganic materials 0.000 description 2
- 150000003624 transition metals Chemical class 0.000 description 2
- 229910052720 vanadium Inorganic materials 0.000 description 2
- LEONUFNNVUYDNQ-UHFFFAOYSA-N vanadium atom Chemical compound [V] LEONUFNNVUYDNQ-UHFFFAOYSA-N 0.000 description 2
- RUDFQVOCFDJEEF-UHFFFAOYSA-N yttrium(III) oxide Inorganic materials [O-2].[O-2].[O-2].[Y+3].[Y+3] RUDFQVOCFDJEEF-UHFFFAOYSA-N 0.000 description 2
- 241000272517 Anseriformes Species 0.000 description 1
- 229910001020 Au alloy Inorganic materials 0.000 description 1
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 1
- 244000132059 Carica parviflora Species 0.000 description 1
- 235000014653 Carica parviflora Nutrition 0.000 description 1
- 206010011224 Cough Diseases 0.000 description 1
- JPVYNHNXODAKFH-UHFFFAOYSA-N Cu2+ Chemical compound [Cu+2] JPVYNHNXODAKFH-UHFFFAOYSA-N 0.000 description 1
- 241000255925 Diptera Species 0.000 description 1
- 241001669679 Eleotris Species 0.000 description 1
- 241000196324 Embryophyta Species 0.000 description 1
- DGAQECJNVWCQMB-PUAWFVPOSA-M Ilexoside XXIX Chemical compound C[C@@H]1CC[C@@]2(CC[C@@]3(C(=CC[C@H]4[C@]3(CC[C@@H]5[C@@]4(CC[C@@H](C5(C)C)OS(=O)(=O)[O-])C)C)[C@@H]2[C@]1(C)O)C)C(=O)O[C@H]6[C@@H]([C@H]([C@@H]([C@H](O6)CO)O)O)O.[Na+] DGAQECJNVWCQMB-PUAWFVPOSA-M 0.000 description 1
- 241000446313 Lamella Species 0.000 description 1
- 229910001257 Nb alloy Inorganic materials 0.000 description 1
- CTQNGGLPUBDAKN-UHFFFAOYSA-N O-Xylene Chemical compound CC1=CC=CC=C1C CTQNGGLPUBDAKN-UHFFFAOYSA-N 0.000 description 1
- 229920002873 Polyethylenimine Polymers 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- 240000006394 Sorghum bicolor Species 0.000 description 1
- 235000011684 Sorghum saccharatum Nutrition 0.000 description 1
- 241000270666 Testudines Species 0.000 description 1
- 244000269722 Thea sinensis Species 0.000 description 1
- 239000002253 acid Substances 0.000 description 1
- 230000032683 aging Effects 0.000 description 1
- RJGDLRCDCYRQOQ-UHFFFAOYSA-N anthrone Chemical compound C1=CC=C2C(=O)C3=CC=CC=C3CC2=C1 RJGDLRCDCYRQOQ-UHFFFAOYSA-N 0.000 description 1
- 230000003667 anti-reflective effect Effects 0.000 description 1
- 229910052787 antimony Inorganic materials 0.000 description 1
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 description 1
- 230000002238 attenuated effect Effects 0.000 description 1
- UMIVXZPTRXBADB-UHFFFAOYSA-N benzocyclobutene Chemical compound C1=CC=C2CCC2=C1 UMIVXZPTRXBADB-UHFFFAOYSA-N 0.000 description 1
- LGRDPUAPARTXMG-UHFFFAOYSA-N bismuth nickel Chemical compound [Ni].[Bi] LGRDPUAPARTXMG-UHFFFAOYSA-N 0.000 description 1
- QAKMMQFWZJTWCW-UHFFFAOYSA-N bismuth titanium Chemical compound [Ti].[Bi] QAKMMQFWZJTWCW-UHFFFAOYSA-N 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 239000008280 blood Substances 0.000 description 1
- 210000004369 blood Anatomy 0.000 description 1
- 229910021538 borax Inorganic materials 0.000 description 1
- 239000005380 borophosphosilicate glass Substances 0.000 description 1
- 210000004556 brain Anatomy 0.000 description 1
- 230000003139 buffering effect Effects 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- 229910000420 cerium oxide Inorganic materials 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000001276 controlling effect Effects 0.000 description 1
- 229910001431 copper ion Inorganic materials 0.000 description 1
- CFBGXYDUODCMNS-UHFFFAOYSA-N cyclobutene Chemical compound C1CC=C1 CFBGXYDUODCMNS-UHFFFAOYSA-N 0.000 description 1
- 210000003298 dental enamel Anatomy 0.000 description 1
- 235000019800 disodium phosphate Nutrition 0.000 description 1
- 238000007772 electroless plating Methods 0.000 description 1
- 238000005265 energy consumption Methods 0.000 description 1
- 239000004744 fabric Substances 0.000 description 1
- 230000001815 facial effect Effects 0.000 description 1
- 239000000835 fiber Substances 0.000 description 1
- 238000005242 forging Methods 0.000 description 1
- 238000002309 gasification Methods 0.000 description 1
- 239000003353 gold alloy Substances 0.000 description 1
- 238000000227 grinding Methods 0.000 description 1
- 239000010440 gypsum Substances 0.000 description 1
- 229910052602 gypsum Inorganic materials 0.000 description 1
- 239000001307 helium Substances 0.000 description 1
- 229910052734 helium Inorganic materials 0.000 description 1
- SWQJXJOGLNCZEY-UHFFFAOYSA-N helium atom Chemical compound [He] SWQJXJOGLNCZEY-UHFFFAOYSA-N 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- 125000004435 hydrogen atom Chemical class [H]* 0.000 description 1
- 238000000671 immersion lithography Methods 0.000 description 1
- 239000000976 ink Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 229910052742 iron Inorganic materials 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- LQBJWKCYZGMFEV-UHFFFAOYSA-N lead tin Chemical group [Sn].[Pb] LQBJWKCYZGMFEV-UHFFFAOYSA-N 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 238000005065 mining Methods 0.000 description 1
- RJSRQTFBFAJJIL-UHFFFAOYSA-N niobium titanium Chemical compound [Ti].[Nb] RJSRQTFBFAJJIL-UHFFFAOYSA-N 0.000 description 1
- 239000003921 oil Substances 0.000 description 1
- 239000011368 organic material Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- BMMGVYCKOGBVEV-UHFFFAOYSA-N oxo(oxoceriooxy)cerium Chemical compound [Ce]=O.O=[Ce]=O BMMGVYCKOGBVEV-UHFFFAOYSA-N 0.000 description 1
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
- 230000036961 partial effect Effects 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 1
- 238000007517 polishing process Methods 0.000 description 1
- 239000002861 polymer material Substances 0.000 description 1
- 229920001296 polysiloxane Polymers 0.000 description 1
- 238000003825 pressing Methods 0.000 description 1
- 238000004549 pulsed laser deposition Methods 0.000 description 1
- 239000010453 quartz Substances 0.000 description 1
- 230000001105 regulatory effect Effects 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 239000000523 sample Substances 0.000 description 1
- 230000035945 sensitivity Effects 0.000 description 1
- 230000035939 shock Effects 0.000 description 1
- 150000004760 silicates Chemical class 0.000 description 1
- 229910052708 sodium Inorganic materials 0.000 description 1
- 239000011734 sodium Substances 0.000 description 1
- 229910001415 sodium ion Inorganic materials 0.000 description 1
- 239000004328 sodium tetraborate Substances 0.000 description 1
- 235000010339 sodium tetraborate Nutrition 0.000 description 1
- 238000005476 soldering Methods 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 238000003892 spreading Methods 0.000 description 1
- 230000007480 spreading Effects 0.000 description 1
- 230000000087 stabilizing effect Effects 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- 229910001936 tantalum oxide Inorganic materials 0.000 description 1
- 229910021341 titanium silicide Inorganic materials 0.000 description 1
- 238000012549 training Methods 0.000 description 1
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 1
- 229910021342 tungsten silicide Inorganic materials 0.000 description 1
- 239000012808 vapor phase Substances 0.000 description 1
- 239000002699 waste material Substances 0.000 description 1
- 238000004804 winding Methods 0.000 description 1
- 229910052724 xenon Inorganic materials 0.000 description 1
- FHNFHKCVQCLJFQ-UHFFFAOYSA-N xenon atom Chemical compound [Xe] FHNFHKCVQCLJFQ-UHFFFAOYSA-N 0.000 description 1
- 239000008096 xylene Substances 0.000 description 1
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
200816373
JVLbUA uo-ui^TWB 九、發明說明： 【發明所屬之技術領域】 本發明係有關一種線路元件，特別是有關一種在一積體電路 (integrated circuit，1C)晶片上，利用保護層 形成的金屬線路或平面將訊號由一晶片内建電路(〇n_chip drcuit) 單元傳送至其它電路單元，或是將電源電壓或接地參考電壓傳送 至其它電路單元的結構及其方法。 【先前技術】 現今的許多電子元件都需要在一高速以及/或是低功率消耗的 情況下運行。此外，現在的電子系統、模組或電路板(circuitb〇ard) 包含有許多不同類型的晶片，例如中央處理單位 Pressing Units ’ CPUs)、數位訊號處理器（Digitai signal Processors ’ DSPs)、類比晶片細al〇g chip)、動態隨機存取記憶體 (DRAMs)、靜態隨機存取記紐(SRAMs)s快閃記憶卿論） 等。母U係使用不義型以及/或是不同世代的積體電路製程 技術來製造。例如’在現今的筆記型個人電师—献 C〇mi論)中’中央處理單位可能是額—紐的65奈米㈣技術 來製造’其電源供應電壓為12伏特(v)，類比晶片係使用 一 0.25 微米（/zm)積體私路製程技術來製造，其電源供應電壓為μ伏 特動通機存取心隐體晶片使用一 9〇奈米積體電路製程技術來 製造，其電源供應電壓為！·5伏特，而快閃記憶體晶片則是使用-〇·18微米触來製造，其電祕應電壓為Μ伏特。由於在一單一 5 200816373
ivucAjh υυ-υι j rWB 系統中具有多種的供應電壓，所以便需要有晶片内建(〇n_chip)之穩 壓器(voltage regulator)、變壓器(voltage converter)或是包含有穩壓 與變壓的電路設計，例如動態隨機存取記憶體晶片需要一晶片内 建變壓器來將3·3伏特電壓轉換到1.5伏特’而快閃記憶體晶片則 需要一晶片内建變壓器來將3.3伏特電壓轉換到2·5伏特。其中， 晶片内建穩壓器、變壓器或含有穩壓與變壓的電路設計係透過晶 片内建電源/接地參考電壓匯流排(power/ground bus)提供一穩定電 壓給在同一晶片上不同位置的半導體元件。另，若於一晶片内建 穩壓器、變壓器或含有穩壓與變壓的電路設計加入低電阻的電源/ 接地參考電壓線路，除了可以將能源消耗減到最少之外，亦可減 少因為負載之電容與電阻波動所造成的雜訊。 在美國專利第6,495,442號中，其係揭露出一種晶圓頂端上的 後護層(post_passivation)結構。在此積體電路保護層上的後護層結 構係用來作為全面性(global)、電源、接地參考電壓或訊號分配網 路。其中，電源/接地參考電壓是來自一外部(晶片外部)電源供應 器。 在美國專利第6,649,509號中係揭露出一種在積體電路保護層 上形成後護層連接線路(post-passivation interconnection)結構的浮 凸製程(embossing process)，其可用來作為電源、接地參考電壓、 時脈(clock)或訊號的全面性分配網路。 【發明内容】 本發明之一目的，係透過保護層(passivati〇n)上的金屬線路或 6 200816373
平面’使保護層下方的晶片内建電路單元將訊號傳送至同一晶片 (IC chip)上的數個元件或電路單元。 本發明之-目的，係透過保護層上的金屬線路或平面，使保 護層下方的晶片内建穩壓器將電源傳送至同—晶片上的數個元件 或電路單元。 本發明之-目的’係透過保護層上的金祕路或平面，使保 護層下方的晶片峨變顧將電源傳送朗u上的數個元件 或電路單元。 本發明之-目的，係在降低因為寄生效應㈣减峨吻所造 成之傳送錄航件魏料元的峨損失。 ^發明之-目的，係在降侧為寄生效應所造成之傳送至數 兀件或電路單元的電源損失。 金屬ΪΓ明之—目的係透過保護層開口以及形成在保護層上的 、>屬电路耕面，將電轉送聰個元件或電路單元。 自=發明之—目的，係透過保護層上的金屬線路或平面，將來 出分二内内，件的訊號、電源、或接地參考電壓輸 ^另一内部電路或内部元件。 自至少二目的’係透過保護層上的金屬線路或平面，將來 出分配到至内部70件的訊號、電源、或接地參考電壓輸 電咖)晴㈣♦嶋輕到靜電放 靭态甩路或接收器電路。 200816373
MliCiAUO-Ul^TWB 本發明之-目的’係透聰制上的金觀路或平面，將來 自至少-内部電路或内部元件的贿、電源、或接地參考電麼輸 出分配到至少-另-㈣電路或㈣元件，而無須連制外部(晶 片外部)電路。 本發明之-目的，係透過賴層下的崎路金屬結構伽伽 m轉结構以及保護層上的金屬線路或平面，將内部電路或内部元 件所產生的訊號傳送至外部電路。 本發明之-目的，係透職護層上的金麟路或平面，將來 自至少-内部電路或内部元件的訊號、電源、或接地參考電壓輸 出分配到至少-另-内部電路或内部元件，而且保護層上的接觸 結構分別與-晶4接外轉ehip)電路以及外部電路連接。 本發明之-目的’係透過保護層上的金屬線路或平面來分配 一外部電源供應器助部電路以及—接觸結構至此外部電源供應 器的電源與接地參考電壓。 A ^ 根據本發明之目的，-線路树包括—保護層上的金屬線路 或平面’並可此金屬線路或平面分配—碰賴細部電路 的電壓以及/或是電流。 根據本發狀目的，-線路元件包括—倾層上的金屬線路 或平面，並可_此金屬線路或平面將來自至少—内部電路或内 部元件的訊號、電源、或接地參考電壓輸出分配到至少―另二 部電路或内部元件。 200816373
ν/υ-υ 1J TWB 根據本發明之目的’―線路元件包括—保護層上的金屬線路 或平面，此金屬線路或平面可將來自至少一内部電路或内部元件 的訊號、電源、或接地參考電壓輸出分_至少—另—内部電路 或内部元件’並利用-保護層上的接觸結構連接一晶片接外電路 到外界電路。 根據本發明之目的，—線路元件包括—保護層上的金屬線路 或平面’亚侧此金屬線路或平面來分配—外部電源供應器至内 部電路以及-接觸結構到外部電源供應器的電源與接地參考電 壓0 【實施方式】 本發明所述之線路元件係包括晶圓(m_脇c讀⑻、晶片 (chip)或封裝單體等。 差·一實施例：連接一穩壓器或變壓器之保護層上方 (over-paeeivation)電源/接地參考電壓匯流排。 請先同時參閱第1B圖至第lc圖、第2B圖至第2c圖與第 3B圖至第3D圖所示，其係揭露出本發明的第一實施例。其中， 第1B圖與第1C圖呈現出一簡化的電路示意圖，其係利用保護層 5上的金麟路或平面81以及/或是麵線路或平面82連接穩虔 If (voltage reguiator)或變壓器(v〇〗tage c〇nverter)4i 與内部電路 2〇(包括2卜22、23、叫’並利用此金屬線路或平面81以及/或是 金屬線路或平面82分配—穩㈣或贿器41輸出之電壓以及/或 疋接地> 考电壓。第2B ®與第2C圖分別呈現出第圖與第 200816373
JVUiUA UO-U13 fWB 1C圖所不之電路的俯視示意圖。第3B圖與第3c圖則分 第二圖與第祀圖所示之電路的剖面示意圖。另外咖 列與弟2齡财，保護層5是以虛線表示，_在保護層5上 的線路或平面是以“粗線”來表示，而形成在保護層5下的線路 則是以，，來麵，且此種絲法㈣耻本㈣的所有實 施例中。 、 在本實補巾’電源是由U岐的健^或變壓器藉 由保護層上方的金麟路或平面傳送至位在同—積體電路晶片曰 (integrated circuit ’ IC)上的數個元件(電路）。透過沈積在保護層上 的金屬線路或平面’電源可在低雜情況下傳送聰個元件或電 路單元中。此種加人調控電壓以及保護層上方金屬線路或: 面傳輸電壓的設計可崎輸往内部電路之電鲜錄精準地控制 在-電壓準位上。另’穩壓器的輸出電壓是介於此穩壓器内^一 設定目標縣的正貞10%之間(即穩壓雜電壓辦，此電壓 值與奴目標電壓值之間的差值除以設定目標電壓值之百分比係 小於10%) ’並以介於此設定目標電壓的正負5%之間為較佳者， 其中此穩壓器的設定目標電壓值比如是介於〇 5伏特至1〇伏特之 間或是介於0.5伏特至5伏特之間。所以，藉由此種方式可以防止 輸入節點(input node)受到外部供應電源所產生之電壓突波或是較 大的電壓波動，因此透過此種設計可以改善電路性能。然而，在 某些應用中’由於晶片需要不同於外部供應電源所提供之電壓， 200816373
lviiiUA υο-υ l d FWB 所以晶片内除了穩壓器之外 Γ亦需利用一變壓器將外部供應電源 所提供的電壓轉換成晶片内 、 ^ 門所而的電壓。此變壓器可將一輸入電 壓轉換成―輸出電壓，而輪錢壓與輪人電壓值不同，且輸入電 壓”輸出％壓的差值除以細電壓之骑比大於·，其中此輪 出電壓比如是介於1伏特至讥伏特之間或是介於i伏特至5伏特 之間另外崎壓的型式可以是—降壓變壓减是一增壓變 壓器。 第1A圖第2A圖與第3A圖係揭露出習知一穩壓器或變壓 器41如何連接到内部電路2〇(包括21、22、23與24)的電路示意 圖、俯視不思圖與剖面示意圖。此習知技術是利用保護層 5下的 細線路金屬結構619、6191與61(包括618、6ln、6121與6141， 其中6121又包括6121a、6121b與6121e)來使穩壓器或變壓器41 接文外部供應電源輸入之電壓Vdd、輸出一電壓Vcc以及傳送電 壓Vcc至内部電路20(包括21、22、23與24)。然而，位於保護層 5下並使用晶圓製程與材料所製造的細線路金屬結構61並無法輕 易地提供厚的金屬層(例如厚度5微米的金屬層)或者是厚的介電 層(例如厚度5微米的介電層）。此外，細線路金屬層的高單位長度 電阻與高單位長度電容會導致電源電壓降(IR v〇ltage dr〇p)、雜訊 (noises)、訊號失真(signal distortion)、傳遞時間延遲(propagati〇n time delay)、南功率消耗(high power consum|rti〇n)以及產生高熱 (high heat generation) 〇 11 200816373
MiiUA υο-υ 13 TWB 20 ’其中經過細線路金屬結構611至内部電路21 ;經過細線路金 屬結構612a與細線路金屬結構612b至内部電路22 ;經過細線路 金屬結構612a與細線金屬結構61几至内部電路23，以及；經 過細線路金屬結構614至内部電路24。 請參閱第m圖所示，其係為本發明第―實施例之電路示音 圖。在此實施例中，-穩壓器或變壓器41是經由保護層開口训 與細線路金屬結構619接受外部供應電源輪入之電壓雙，並輸 出-電壓w至内部電路2G(包括21、22、23與24)。穩壓器或^ 壓器41於節點P輪出的電壓v⑵係透過下列的方植送至内部電 路2卜22、23、24之電壓節點Tp、Up、Vp、矸，此方式是首先 透過細線路金屬結構619,往上經過位在保護層5的保護層開口 519’ ’接著經過保護層5上的—金屬線路或平面&，縣往下通 過保護層開口 511、512、514，之後經過細線路金屬結構61，(包括 6U、612、614，其中612又包括仙、⑽、叫到内部電路 另，内部電路20(包括21、22、23、24)是至少由一金氧半電 晶體(MOS transistor)所構成，且上述的細線路金屬結構是連接到内 部電路20(包括21、22、23、24)的金氧半電晶體，比如連接到金 氧半電晶體的源極(source)，而此金氧半電晶體可以是“寬度 (Channel width)/通道長度(Channel length)”比值介於〇·〗至5之間 或是介於0.2至2之間的一 N型金氧半電晶體_〇8 transistQ]r)， 或是“通道寬度/通道長度”比值介於〇·2至1〇之間或介於〇·4至 12 200816373
MliUAUb-Ul^rWB 4之間的-P型金氧半電晶體(pM〇s t聰㈣。此外，流經金屬 線路或平面81的m介於5G微安培至2毫安培之間或是介於 100微安培至1毫安培之間。 因此，第1B圖所示之結構係使用一金屬線路或平面81作為 、包源線路或平面，此外因為保護層5上的金屬線路或平面Μ是 為厚金屬導體，而厚金屬導體具有低電阻的優點，所以可以大 咸>、金屬線路或平面81所產生的壓降㈣丨卿&Gp)，並可穩定 金屬線路或平面81提供的電源電壓。 在第1B圖至第1C圖、第2B圖至第2C圖與第3B圖至第3D 圖中’内部電路20包括内部電路2卜内部電路22、内部電路23 ”内4電路24，其中内部電路22、24是為反或閘_以㈣，而 内P私路23疋為反及閘q^and期拉），另每一個反或閘和反及閘 句有—個輸入節點Ul、Wi、Vi、一個輸出節點Uo、Wo、Vo、一 個電壓VCC電源節點UP、Wp、Vp以及一個接地參考電壓Vss接 地節點Us、Ws、Vs，而内部電路21則具有一個輸入節點xi、一 個輸出節點X〇、一個電壓Vcc電源節點Tp與一個接地參考電壓 Vss接地啼點^。因此，内部電路(包括21、22、23與24)通常 ’、有訊號郎點⑻职以n〇de)、電源節點㈣wer n〇(je)以及接地節點 (glOUndn〇de)。然而，内部電路20(包括21、22、23與24)也可以 =任何-種型式的積體電路，此部份的内容將一併在後讀第ls圖 系列中說明内部電路20(包括21、22、 23與24)時敘述;另有關内 13 200816373
ivicu/1 uo-uuTWB 部電路21的-些應用範例則將在隨後第5C圖至第5j圖以 5M圖至第5R圖中說明。 請同時參閱第2B圖與第3B圖所示，其係分別為本發明第汨 圖所示之俯視示意圖與剖面示意圖。在第3B圖中，細線路金屬結 構611、612 '614、619、619,可以是由細線路金屬層6〇與開口 3〇； 内填滿的導塞60,形成，軸的方式比如是_略對準的堆疊 方式形成，也就是說上下兩開口 3〇,之間是大致對準的、上下兩細 線路金屬層6G之間是大致對準的，以及上下兩導電栓塞6〇，之間 也是大致解的，金屬層⑼之間是涵_介電層3〇(例 如氧化矽)分開，而有關上述細線路金屬結構的說明亦適用於本發 明的所有實施例。在第2B圖中，保護層5上的金屬線路或平面 81可以是單層圖案化金屬層(例如第3b圖的圖案化金屬層8ιι)或 多層圖案化金屬層(圖中未示），而當金屬線路或平面81為多層圖 案化金屬層時，圖案化金屬層之間係由一聚合物層分開，而此聚 合物層可以是聚醯亞胺（p〇lyimide，PI)、苯基環丁稀 (benzocydobutene，BCB)、聚對二曱苯(parylene)、環氧基材料 (epoxy-based material)，例如環氧樹脂或是由位於瑞士之Renens 的 Sotec Microsystems 所提供之 ph〇t〇epoxy SU-8、彈性材料 (elastomer) ’例如石夕酮(silicone)。此外，金屬線路或平面81係包括 一黏著/阻障/種子層(adhesion/barrier/seed layer)以及一厚金屬層， 例如在第3B圖中，圖案化金屬層m包括有一黏著/阻障/種子層 200816373
MiiUA UO-Ul^ fWB 以及-厚金屬層8m。至於有關形成金屬線路或平面幻的 方法以及金屬線路或平面81的詳細敘述縣在後續第丨 列、第16圖系列、第17圖系列、第18圖系列與第19圖系列中 說明。另’細線路金屬結構612包括有細線路金屬結構咖、細 線路金屬結構㈣和細線路金屬結構612e，其_來作為區域性 功率(1〇cal P〇㈣的分酉己，而金屬線路或平面81則用來作為全面 性功率(global P〇wer)的分配，並與細線路金屬結構^，(包括如、 612、614)及細線路金屬結構619,相連接。請同時參閲第出圖、 第2B圖與第3B圖所示，外部供應電源在接觸接墊咖提供一電 屢vdd，並在通過一保護層開口 519和一細線路金屬結構⑽後， 輸入到穩壓n或變壓器41，其中此細線路金屬結構619包括細線 路金屬層60最頂層的一金屬接墊(喊】pad)義咳透過保護層 開口 519暴露出金屬接墊619〇而連制接觸接塾8⑽。 本發明彻—頂端聚合物層99覆蓋金屬線路解面81，此頂 端聚合物層99可以是親亞胺、絲環了婦、料二甲苯、環氧 基材料(例如魏旨或phGtoep()xy su_8)、雜材細如石爛， 例如第3B圖所示，圖案化金屬層811覆蓋一頂端聚合物層99。 另在保遵層5與金屬線路或平面81之間亦可選擇性增加一聚合 物層仍’此聚合物層％可以是聚醯亞胺、苯基環丁婦、聚對二甲 苯、％氧基材料(例如環氧樹脂或ph〇t〇ep〇xy su_8)、彈性材料(例 如石夕酮），例如帛犯圖所示，在保護層5與圖案化金屬層附之 15 200816373
ivino/\ υο-υ i d fWB 間增加一聚合物層95,其中聚合物層開π 9519、9519,、95n、 Ml2 95U係刀別對準在保護層5中的保護層開口 5i9、5i9，、如、 512 514在本發明中，聚合物層開口底部的尺寸可以是小於下 方保》蒦層開口的尺寸，而且聚合物層覆蓋部份保護層開口所暴露 出的接塾例如在第3〇圖中，聚合物層開口侧、州9,底部的 尺寸即是分別小於下方保護層開口 519、519,的尺寸，而且聚合物 層95覆蓋部份保護層開口 519、519,所暴露出的金屬接藝619〇、 6190’，另外保護層開口 519、519，的尺寸是介於2〇微米至励 微米之間，而聚合物層開σ 9519、9519,的尺寸則是條2〇微米 至1〇〇微米之間；然而在某些設計中，聚合物層開口的尺寸也可 以S大於下方保護層開口的尺寸，錢過聚合物層開口暴露出保 護層開口所暴露出的所有部份，例如聚合物層開口 9511、9512、 9514的尺寸即是分別大於下方保護層開口 511、512、514的尺寸， 而且聚合物層開口 9511、9512、9514分別暴露出保護層開口 511、 512、514所暴露出的所有部份，此外保護層開口 511、512、514 的尺寸是介於10微米至50微米之間，而聚合物層開口 9511、 9512、9514的尺寸則是介於20微米至1〇〇微米之間。有關上述的 說明亦適用於本發明的所有實施例。 另’用來分配穩定或轉換電壓Vcc的金屬線路或平面幻除了 可以疋單層圖案化金屬層(如第3B圖所示的圖案化金屬層hi)之 外’亦可以是具有聚合物層沈積在每一金屬層之間的多層圖案化 200816373
IVU30/\ 1J TWB 金屬層’ M多層_化金屬層可以透過聚合物層之間的開口， 使不同層的g案化金屬層連接在―起。 再來’請同時參閱第1A圖、第从圖與第3A圖所示，苴係 為習知相關技術，如圖所示，外部供應電源是以下列所述之方式 提供41所需的輸入電壓’其係為：利用保護層開 :仍所暴露出的金屬接墊接收來自外部供應電源輸入的電 壓Vdd ’接著往下經過細線路金屬結構619，最後將電壓輸 入到穩壓器或變壓器41。繼續，經由細線路金屬結_(包括618、 6m、6121、6141)將電壓調節器或變壓器41 ，至内部電路21、22、23、24的電壓她。惟心 存在有顯著地能量損失(ene_ss)和速度減慢(_她~的 缺點。 在第瓜圖、第2B圖、第3B圖和第3D圖中，接地參考電壓 表不為VSS ’但是並未對其電路、佈局以及結構加以詳述。現靖同 '時參MiCmc圖和第3C騎示，聽分別為本發明利 用保護層上方金屬線路或平面分配賴V(x和接地參考電壓W 結構的電路示意圖、俯視示意圖和剖面示意圖。其中，除了穩壓 器或變壓11 41和内部電㈣(包括2b 22、23、24则」接:參 考^壓之外’也就是除了内部電路2〇與麵器或變壓器Μ祕 地即點Ts、Us、Vs、Ws、Rs均連接到同一接地參考電壓節點扮 之外，接地參考電壓Vss的結構及連接方式係與上述提及的電壓 17 200816373
mj^ua υο-υ l d TWB
Vcc相似。在第1C圖、第2C圖和第3C圖中，接收接地參考電 壓Vss的接地節點Es是經由保護層5的保護層開口 529與保護層 5下的細線路金屬結構629連接到穩壓器或麵器41的接地節點 Rs’以及經由金屬線路或平面82(第3C圖中的圖案化金屬層 奶）、保護層開口 521、522、524錢細線路金屬結構⑵、622(二 括622a、622b、622c)、624連接到内部電路21、22、23、％的接 地節點 Ts、Us、Vs、Ws。 現請參閱第3C圖所示，其侧露雜護層上方用來作為電源 /接地參考電壓結構的兩層圖案化金屬層812與，其中底層的 圖案化金屬層奶是為金屬線路或平面82，用作分配一接地:考 =壓Vss的路線、匯流排或平面，而頂層的圖案化金屬層犯則 ，為金屬線路或平面81，甩作為分配-電壓Vcc的線路、匯流排 或平面。另在第3C圖中，號碼821用以代表作為接地參考電壓的 圖案化金屬層，其中號碼821右邊的數字1係表示第-金屬層， 唬馬821中間的數字2表示接地(ground)，而號碼奶左邊的數字 、表示保漠層上方金屬⑽沈仰恤此⑽咖㈣。同樣地 rgri | 巧 回、號馬812用以代表作為電源的圖案化金屬層，其中號碼812 、邊的數字2係表示第二金屬層，號碼⑽中間的數字工表示電 ^(power) ’而號碼犯左邊的數字㈣表示保護層上方金屬〜繼 :-來合物層98隔開兩圖案化金屬層821與812，以及一頂端 /物層991結頂端的醜化金屬層8丨2上，其株合物層洲 200816373
MliUA uo-unTWB 可以是聚触胺、苯基環谓、料二衫、魏基㈣(例如環 氧樹脂或photoepoxy SU-8)、彈性材料(例如矽酮）。另，可選擇性 形成-聚合物層97(第X：圖中未示)在保護層5與圖案化金屬層 821最底端之間，而此聚合物層97可以是聚醯亞胺、苯基環丁烯、 聚對一甲本、環氧基材料(例如環氧樹脂或咖〖㈣卿犯_8)、彈 性材料(例如石夕酮）。關於第3C圖中之聚合物層97、98、99的材料 與製糊與第3B圖和第3D圖相同，而相關敘述則將在後續第15 圖系列中說明。此外，第3C圖中用來分配接地參考電壓Vss的圖 案化金屬層821是透過保護層開口切、M2、524、S29以及細線 路金屬結構62卜622、624、629連接到保護層下方之内部電路2卜 22、23、24的接地節點Ts、Us、Vs、Ws以及穩壓器或變壓器41 的接地節點Rs，而用來分配電壓Vcc的圖案化金屬層812則是透 過聚合物賴，巾絲）、賴賴嚷巾未示)以及細線路金 屬結構(圖中未示)連接到保護層下方之内部電路21、22、幻、24 的電源節點Tp、Up、Vp、Wp以及穩壓器或變壓器41的電源節 點(圖中未示）。另’流經金屬線路或平面幻、a的電流是介於5〇 微安培至2毫安培之間或是介於刚微安培至〗毫安培之間。 在某些應财，金屬線路或平面81除了用在電毅計之外， 金屬線路或平面81崎線路或平面也可則來傳輸資料或訊號 (例如數位訊號細比訊號)。哪地，金屬線路辭面82除了用 在接地設計之外，金屬線路或平面82⑽線路或平面亦可用來來 19 200816373
ivmo/\ υο-υ i d TWB 傳輸資料或訊號(例如數位訊號或類比訊號）。 保護層上方結構尚有更多其它型式’其敛述如下:(1)在高性 能(high performance)電路或高精密(high percision)類比電路的應用 上，圖案化金屬層812與圖案化金屬層821之間可以增加用來傳 輸訊號(例如數位訊號或類比訊號)的一圖案化金屬層（圖中未示）， 並且在此圖案化金屬層的下方和上方分別形成有一聚合物層（圖中 未示)，使此圖案化金屬層與圖案化金屬層812及圖案化金屬層821 隔開；（2)在高電流(high current)或高精密(high percision)電路的應 用上，圖案化金屬層812的上方可以增加用來分配一接地參考電 壓的一圖案化金屬層（圖中未示），並且在此圖案化金屬層和圖案化 金屬層812之間形成一聚合物層，以及利用一頂端聚合物層覆蓋 此圖案化金屬層。換言之，圖案化金屬層812是在圖案化金屬層 821與此圖案化金屬層的中間，因而形成一種vss結構在 保護層5上方；（3)若有需要，可以更進一步地在上述(2)中增加的 圖案化金屬層上方，形成用來分配一電源的另一圖案化金屬層（圖 中未示），並且在上述(2)中增加的圖案化金屬層和圖案化金屬層 812之間形成一聚合物層、在上述(2)中增加的圖案化金屬層和另 一圖案化金屬層之間形成另一聚合物層，以及一頂端聚合物層覆 盍在另圖案化金屬層上，因而產生一種vss/ycc/yss/ycc(由下到 上的堆疊型式)的電源/接地參考電壓結構。對於高電流電路、高精 抢類比電路、高速(high speed)電路、低功率(low power)電路、電 20 200816373
MliCiA U6-UnfWB 源管理(powermanagement)電路以及高性能電路而言，上述的結構 可以提供一種穩定的電源供應器。 請參閱第4圖所示，其係揭露出在第圖至第圖、第 圖至第2C圖和第3B圖至第3D圖中所示之穩壓器或變壓器41的 一範例。此範例電路是同時具有穩壓及變壓功能的一變壓器，而 且通常使用在如1991年由B· Prince著而由j〇hn Wiley & Sons發 打之“Semiconductor Memories : A handbook of Design，Mamifketure and Application”一書所述之現代動態隨機存取記憶體①抑啦化 Kandom Access Memory，DRAM)的設計中。如第4圖所示，透過 變壓器的穩壓以及變壓功能，外部供應電源輸入的電壓vdd可被 轉換成一輸出電壓Vcc，且此輸出電壓Vcc與一設定目標電壓VccO 之間的差值除以設定目標電壓Vcc〇之百分比係小於1〇%，並以小 於5%為較佳者。如同“先前技術，，内容所述，更多現代的積體電路 晶片需要藉由晶片内建變壓器的方式來使外部(系統、電路板、模 組或電路卡)供應電源所供應的電壓轉換成晶片所需的電壓。此 外’某些晶片，如一動態隨機存取記憶體晶片，在同一晶片上甚 至需要兩倍或者是三倍的電壓，例如周邊控制電路使用3·3伏特 ()而Z [思體單元陣列區域中的記憶體單元(mem〇r^ cell)使用1.5 伏特。 在弟4圖中’變壓器包括有兩個電路區塊(circuit block)，其係 為參考電壓產生器(voltage reference generator)410以及電流鏡電路 21 200816373
υο-υ i d TWB (current mirror drcuit)410’。參考電壓產生器41〇可在節點R中產 生-參考電壓VR，以避免受到節點41"之外部電源供應電壓 的電壓波動(voltage fluctuation)影響。另，外部電源供應電壓 也是參考電壓產生器410的輸入供應電壓(hlputsupply v〇ltage)。參 考電壓產生器410包括有兩電壓分壓器(v〇ltagedivider)路徑，一是 包括三個連接在一起的P型金氧半電晶體41〇1、41〇3、41〇5，另 一則是括兩個連接在一起的P型金氧半電晶體41〇2、41〇4。繼續， 透過P型金氧半電晶體4103之汲極(drain)與p型金氧半電晶體 4104之閘極(gate)的相連，參考電壓Vr可以受到調控。因此，當 外部電源供應電壓Vdd波動上升時，節點〇的電壓上升，導致p 型金氧半電晶體4104的開啟程度較低，進而使參考電壓Vr下降。 同樣地，當外部電源供應電壓Vdd下降時，參考電壓Vr則會上升。 至此，上述的内容解釋了參考電壓產生器410的調整特性。參考 電壓產生11彻的輸出是用來作為電流鏡電路彻，的-參考電 壓_、對於一積體電路晶片而言，電流鏡電路410,可以輸出穩定的 電塾並/、有大電w的⑥力，另藉由避免—外部電源供應電壓 至接地茶考電壓Vss的直接高電流路徑，電流鏡電路彻，也可以 /肖除巨大功率消耗或是浪費。此外，透過p型金氧半電晶體娜 之;及極與P型金氧半電晶體4106之閘極的相連，以及輸出電壓節 連接至參考電壓鏡(referenCe-V〇ltage mi^^) p型金氧半電晶體 棚之·，魏鏡電路彻，可以調控輸出的電壓*，讓輸出 22 200816373
MliCjAU6-Ul^TWB 的電壓Vcc被控制在一指定的電壓中。另，電導電晶體(conductance transistor)4112係為一小的P型金氧半電晶體，且其閘極與接地參 考電壓Vss相連，因此電導電晶體4112永遠處於開啟狀態；而電 導電晶體4111是為一大的p型金氧半電晶體，且其閘極受到一訊 號Φ的控制’當内部電路在主動週期(active CyCie)時，電導電晶體 4111處於開啟狀態，讓p型金氧半電晶體“㈨與尺型金氧半電 晶體4107所形成的電流路徑(current path)以及p型金氧半電晶體 4110與N型金氧半電晶體4108所形成的電流路徑具有快速響應 (fast response)。另外，電導電晶體4111的開啟，可以將内部電路(例 如第1B圖至第1C圖、第2B圖至第2C圖、第3B圖至第3D圖 中的内部電路21、22、23、24)之大暫態電流(transient current)需求 所造成的輸出電壓Vcc瞬間不穩定的情況減到最小。當内部電路 在閒置週期(idle cycle)時，電晶體4111則處於關閉狀態，以避免 功率消耗(power consumption) 〇 、 差一實施例·連接内部電路(internal circuit)的保護層上方連接線 路(over-passivation interconnection)。 如本發明之專利權人在先前專利中所揭露的内容，例如美國 專利第6,657,310號和美國專利第6,495,442號，本發明之厚金屬 導體(或是保護層上方的金屬線路或平面)可以用來分配訊號、電壓 或接地參考電壓。另外，本發明所使用之“保護層上方 (oveivpassivation)”字詞係為本發明之專利權人在先前專利中，例 23 200816373
Mi^uA υο-υ 13IWB 如美國專利第6,495,442號，所選擇使用的“後護層 (post-passivation)”字詞，而“保護層上方”的金屬線路或平面比 如可卩絲作為積财軸㈣蘭雜翁。 在此實補巾，厚金屬導體(或是賴層上方的錢線路或平面) 可將雜或域從-第-内㈣路的—輸㈣點(Qutput nQd_ 送至第—内《|5電路的一輸入節點(lnput n〇de)。設計用來連接兩 個相練長(例如超過丨絲)之⑽電關的—組她冑點(例如 貧料、位兀或1fl號位址)的一束金屬線路，例如用來連接同一晶片 上之一處理器單元與-記憶體單元間的8位元、16位元、32位元、 64位元、128位元、256位元、512位元或1024位元之資料(或位 址)金屬線路’通常這些金屬線路被稱作為匯流排(㈣，此匯流排 比如疋使用在-記紐中的字元(肅d)匯流排纽元㈣匯流 排。另，由於本發明在保護層上方提供一厚金屬導體(或是保護層 上方的金屬線路或平面)來連接複數内部電路，且此厚金屬導體可 以遠離半導體元件，所以當訊號經過厚金屬導體(或是保護層上方 的金屬線路或平面)時，可以減少此訊號擾亂下方半導體元件的情 形’或疋可以減少下方半導體元件干擾此訊號的情形讓此訊號 具有較侧完錄(signal integrity)。惟，在財施财，保護層上 方的厚金屬導體(或是保護層上方的金屬線路或平面)僅連接内部 電路的I計並沒她触何晶料外輸人/齡電路(g馳ip input/output circuit) ’也沒有連接到一外部電路。此外，本發明之 24 200816373
ΜϋϋΑ 06-0151WB 保護層上方的厚金屬導體(或是保護層上方的金屬線路或平面)設 計係不同於習知接墊重新配置(pad redistribution)的設計。另，因為 厚金屬導體(或是保護層上方的金屬、線路或平面)具有低電阻的優 點且所引起的射(parasitie)電容非f低，所以峨將不會被劇烈 地衰減，使得本發_常適合用在高速、低功率、高電流或低電 壓的應用上。本發明在大部分情形下，並不需要額外的放大器、 驅動器/接收器或訊號繼電器(repeater)來幫助維持訊號的完整性， 然而在某些情況下，則需要一内部驅動器(intemaldr㈣、内部接 收IKinternal receiver)、訊麵電器或者是内部三態緩衝離 tri-statebufifer) ’來長距離傳送訊號’且内部驅動器、内部接收器、 内4=悲緩衝☆或訊號繼電器均包括有尺寸小於晶片接外電路之 金氧半電晶體(MOS transist(_金氧半電晶體，至於有關内部電 路、内部驅動H、内部接收H、内部三態緩衝器以及晶片接外電 路之金氧半電晶體的尺寸，將在後續的内容中詳加敘述和比較。 現請同時參閱第5B圖、第6B圖和第7B圖所示，其係揭露 出本發明的第二實施例。第SB圖呈現出一簡化的電路示意圖，其 係利用保魏5上的金觀路或平㈣錢賴層$下的細線路 Μ屬。構63卜碰心奶卜奶卜伽連接内部電路辦包括^、 =、23^24)。在第5B圖中’内部電路21具有一輸入節點幻與 、P點X〇並透過輸出節點χ〇送出一訊號，而此訊號可养 屬祕辭㈣物_路金屬結構敝、632a、632b、632^ 25 200816373
IVJLtSUA UO-U1DIWB 634傳送到内部電路22、23、24的輸入節點u、vi、Wi，另内部 電路21可以是一邏輯閘(1啊§故），例如反或^〇11)閘、反及 (NAND)閘、或(0R)間、且(AND)閘，或者是一内部缓衝器(如第 5C圖、第5D圖和第5E圖所示之反相器、内部驅動器或内部三態 緩衝斋）。帛6B圖呈現出第5B圖所示之電路的俯視示意圖。第 7B圖則呈現出第5B圖所示之電路的剖面示意圖。此外，在第兕 圖與第6B目中，形成在保護層5上的線路或平面是以“粗線，，來 表不，而形成在保護層5下的線路結構則是以“細線，，來表示。 在本發明中，用來驅動保護層上方金屬線路的内部驅動器係 與美國公開專利第蓮嶋⑹號(本發明專利權人的先前專利） 所述之晶片内驅動器driver)相同。透過保護層$上的金 屬線路或平面83、保護層5中的保護層開口 μ2、5%以及保護層 5下的細線路金屬結構63卜632a、632b、632c、634，三個内部 邏輯電路(内部電路22、24為反或閘，内部電路Μ為且閘)可以接 收=内4電路2ι所傳送的資料或訊號。因為保護層上方的金屬線 路或平面83具有低電阻以及可以產生低寄生電容的特性，所以輸 2即點Ui、Vi、Wi介於Vdd至Vss之間的電壓振幅(v〇itage swing) 有非常小的衰減和雜訊。另外，在本實施例中，金屬線路或平 =亚不需要連接到任何將在後續第U圖㈣中用來連接至一外部 私路的4接外電路，例如靜電放電㈣⑺防護電路、晶#接外驅 動為、晶片接外接收器或晶片接外緩衝器電路(例如晶片三態缓衝 26 200816373
Μϋϋ Α υο-υ 13 f WB 器電路）’所以本實施例可改善速度和減少功率消耗。 明同日守參閱弟弟5A圖、第6A圖與第7A圖所示，其係為本 實施例之相關習知技術，如圖所示，位在保護層5下方的内部電 路21是透過細線路金屬結構631卜638、6321a、632ib連接到一 内部電路22(例如一反或閘）、透過細線路金屬結構6311、638、 6321a、6321c連接到一内部電路23(例如一反及間)以及透過細線 路金屬結構6311、638、6341連接到其它内部電路24(例如一反或 閘）。因此’習知是依賴位於保護層5下方的細線路金屬結構⑽、 0311、632卜6341來將内部電路21輸出的資料傳送到其它内部電 路22 23、24。惟，習知設計會導致訊號衰減、性能降低、高功 率消耗以及產生高熱。 接著’請同時參閱第5B圖與第6B圖所示，其係在保護層5 上建立-金屬線路或平面83，並透過位在保護層5上的金屬線路 或平面83取代第5八圖與第队圖中細線路金屬結構⑽，使内部 D 23 24藉由金屬線路或平面83連接在一起，如圖 卿:-訊號由内部電路21的一輸出節點(通常是内部電路Μ之 ”氧半輸^ ’然後傳送經過保護層$下方的細線 路金屬結構631、保護層5的保護層開口幻1以及保護層5上的金 屬線路或平面83 ’接著⑴經過保護層5的保護層開口说以及保 、下的』線路金屬結構634 ’最後往下傳送到内部電路24(例 如一反_的—輪人節峨常是内部電路24之-金氧半電晶體 27 200816373
ivuiu a υο-υ i d TWB 的閘極，例如反或閘之一金氧半電晶體的閘極)；（2)經過保護層5 的保護層開口 532以及保護層5下的細線路金履結構632(包括 632a、632b、632c)，最後傳送到内部電路22(例如一反或閘)與内 部電路23(例如一反及閘)的-輸入節點(通常分別是内部電路22 與内部電路23之一金氧半電晶體的閘極，例如分別是反或閘與反 及閘之一金氧半電晶體的閘極）。 因此’綜上所述，内部電路21的一輸出節點(通常是内部電路 21之-錄半電晶體的錄)係與賴層5下_線路金屬結構 631連接，接著經過保護層5的保護層開口 連接保護層5上的 金屬線路或平面83 ’最後經過保護層5的保護層開口淡、^ 連接保護層5下的細線路金構632、634，進而與畴電路22、 23、24的一輸入節點(通常是内部電路22、23、％之一金氧半電 晶體的閘極)連接。其中，内部電路2卜22、23、24包括一反或閘、 一或閘、-且職-反及閘’且内部電路2卜22、23、24係至少 由一金氧半電歸所構成所構成，也就是說反或閘、或閘、且閉 或反及閘疋至^由金氧半電晶體所構成’而此金氧半電晶體比 如是尺寸(通道寬度_通度的比值)介敎i至5之間或介於 之間的N型金氧半電晶體，或是尺寸(通道寬度除以通 道長度的比值)介於〇.2至1G之_介於Q 4至4之_一 p型金 ^半電晶體’級經金麟路辭面83的電流比如是介於50微 女、(μΑ)至2毛女培之間的範圍，或是介於励微安培至1毫安 28 200816373
ΜϋυΑ υο-unTWB 培之間。 繼續，請同時參閱第7B圖與第7C圖所示，其係為第5B圖 所示之笔路結構的兩種實施態樣，如兩圖所示，保護層5上方的 金屬線路或平面83可以是單層圖案化金屬層(如第7B圖所示之單 層圖案化金屬層831)，或者是多層圖案化金屬層，且在每一相鄰 圖案化金屬層之間具有一聚合物層，例如第7C圖所示之兩層圖案 化金屬層831(包括831a與831b)與832,且在兩圖案化金屬層831 與832之間具有一聚合物層98。另，保護層5上方的金屬線路或 平面83可以覆蓋一頂端聚合物層99(如第7B圖所示，一頂端聚合 物層99覆蓋在金屬層831上；如第7C圖所示，一頂端聚合物層 99覆蓋在圖案化金屬層832上），而且頂端聚合物層99並沒有開 口暴露出金屬線路或平面83，所以保護層5上方的金屬線路或平 面83(例如圖案化金屬層831或圖案化金屬層832)無法連接到外部 電路。換言之，在此實施例中，金屬線路或平面83(例如圖案化金 、屬層831或圖案化金屬層832)並沒有用來連接外部電路的接觸接 墊(contact pad) 〇 在第7B圖中，圖案化金屬層831的號碼各是代表：“8，，是 代表保護層上方金屬，“3”是代表一訊號線路，肩，，則是代 表保護層上方的第-金制。同理推知，在第7C圖中，圖案化金 屬層832的號碼各是代表·· “8”是代表保護層上方金屬，“3” 是代表-訊號線路，而“2”則是代表保護層上方㈣二金屬 29 200816373
丄vuc^/\ υυ-υ 丄 j fWB 層。另外’保護層5上的圖案化金屬層831包括一黏著/阻障/種子 層(adhesion/barrier/seed layer)8311 以及一厚金屬層 8312，另外可 選擇性形成一聚合物層95在保護層5和圖案化金屬層831最底層 之間，如第7D圖所示。同理，在第7C圖中，保護層5上的圖案 化金屬層831a、831b、832包括一黏著/阻障/種子層8311a、83nb、 8321以及一厚金屬層8312a、8312b、8322，而且亦可選擇性形成 一聚合物層95在保護層5和圖案化金屬層831(包括831a、831b) 最底層之間。 第7C圖除了保護層上方結構包括有兩圖案化金屬層831與 832之外，其餘皆與第7B圖相似。在第7C圖中，其係以兩圖案 化金屬層831(包括831a、831b)和圖案化金屬層832來取代第7B 圖中的單一圖案化金屬層831，並利用一聚合物層98來分隔圖案 化金屬層831和圖案化金屬層832。另外在訊號傳送方面，一訊號 從内部電路21的輸出節點(通常是内部電路21之一金氧半電晶體 、 的汲極)輸出，然後傳送經過保護層5下方的細線路金屬結構631、 保護層5中的一保護層開口 531以及保護層5上方的圖案化金屬 層831b ’接著⑴在第一路徑中：往上經過聚合物層98中的開口 聚合物層9831，經過圖案化金屬層832，往下經過一聚合物層開 口 9834，經過圖案化金屬層83la，經過保護層5的一保護層開口 534，經過保護層5下方的細線路金屬結構634，最後往下傳送到 内部電路24(例如反或閘)的一輸入節點(通常是内部電路24之〜 200816373
MJiCiA U6-U1MWB 金氧半電晶體的閘極，例如反或閘之-金氧半電晶體的閑極）；⑺ 在第二路徑中：往下經過保護層5的一保護層開口说以及經過 保護層5下的細線路金屬結構632，最後傳送到内部電路22(例如 反或閘)與内部電路23(例如反及閘)的一輸入節點(通常分別是内 部電路22與内部電路23之一金氧半電晶體的閘極，例如分別是 反或閘與反及閘之一金氧半電晶體的閘極）。 另有關本發明弟一實施例之保護層上方金屬線路或平面、 聚合物層與内部電路的部份，將在後續第15圖系列、第Μ圖系 列、第17圖系列、第18圖系列與第19圖系列中詳加敘述。 此外，在第5B圖、第6B圖、第7B圖、第7C圖與第7D圖 中，金屬線路或平面83(包括831以及/或是832)未有與用來連接 一外部電路的晶片接外電路連接，所以金屬線路或平面83上不會 產生有顯著的電壓降(voltage drop)或是訊號衰減。 另，本發明一金氧半電晶體的尺寸可以被定義成是通道寬度 ‘ （channel Wldth)除以通道長度(channel length)的比值，或精確地說是 有效通道寬度除以有效通道長度的比值，此定義適用於本發明所 有實施例中。 現在請同時參閱第5C圖至第5E圖所示，其係揭露出内部電 路21作為内部緩衝器(internal buffer)的範例，其中此内部緩衝 二、疋至义由一金氧半電晶體(MOS transistor)所構成，而此金氧半電 晶體比如包括通道寬度/通道長度比值介於3至60之間或介於5 31 200816373
MiiUA UO-U1M WB 至20之間的- p型金氧半電晶體(pm〇s恤也㈣，或是通道寬 度/通道長度比值條U至3G之間或介於2 5至iq之間的一 N 型金氧半電晶體_〇St職istor)，而且此時流經金屬線路或平面 83的電流是介於500微安培至1〇毫安培之間或是介於微安典 至2毫安培之間。第5C關示—反擁211，用以作為第5b圖、 第6B圖、第7B圖、第7C圖與第7D圖的内部電路21。在第一 個應用中，N型金氧半電晶體雇與p型金氧半電晶體21〇2的 尺寸可以與使用棚部電路之錄半電晶_財姻，所以在 反相器211巾，N型金氧半電晶體21〇1的尺寸是介於〇1至5之 間並以”於0.2至2之間為較佳者，而p型金氧半電晶體2脱 的尺寸則是介於G.2錢之間，並时純4至4之間為較佳者。 另外’由反相H 211輸出並且經過保護層5上方的金屬線路或平 面83的電流係介於5〇微安培(μΑ)至2毫安培之間的範圍，並以 介於100微安培至1毫安培之間的範圍為較佳者。在第二個應用 中’反相器211需要輸出一較大的驅動電流(driwcurrent)，例如當 内部電路22、23、24需要高負載(heavy load)時，或者是當内部電 路22 23 24與内部電路21的相距大於1毫米或3毫米而需要 -長距離的連接金屬線路時，反相器211需要輸出一較大的驅動 電流。此外，來自反相器2Π輸出的電流係高於一般的内部電路， 且電流’例如1毫安培(!!^)或5毫安培，係介於5〇〇微安培(μΑ) 至10毫安培之間的範圍，而以介於700微安培至2毫安培之間的 32 200816373
ivmu/\ υο-υ ι j TWB 圍為較佳者。因此’在第二個細中，反相器211 型金氧 半電晶體雇的尺寸係介於1.5至30之_綱，並以介於2 5 至10之間的耗圍為較佳者，而P型金氧半電晶體21〇2的尺寸則 介於3至60之間的範圍，並以介於5至20之間的範圍為較佳者。 至於更多有關(-般的）内部電路之金氧半電晶體的尺寸或者是用 來驅動其㈣負軸部電路之崎電路的内容，將在後續第^圖 糸列中詳細救述。 ^ ▲此外’在第5C圖中，N型金氧半電晶體纖的沒極係與保 濩層5上方的金屬線路或平面83(如第5b圖第6B圖、第犯圖、 第7C圖與第7D圖所示)連接，而P型金氧半電晶體2102的沒極 則是與保護層5上方的金屬線路或平面叫如第sb圖、第狃圖、 第7B圖、第7C _第7D圖所示)連接。 在大4刀的應用上’因為保護層上方的金屬線路或平面且有 較小的阻抗，所以由較小金氧半電晶體形成之複數内部電路^以 透過保護層上的金屬線路辭面相互連接，其中該麵部電路包 括尺寸(通道寬度除以通道長度的比值)介於Gih之間或介於Μ 至2之間的-Ν型金氧半電晶體，或是尺寸(通道寬度除以通道長 度的比嫩於0.2至10之間或介於〇 4至4之間的一⑼金 電晶體。另外，在某些朗上，當内部電路^、Μ、 !時:或t是當内部電路22，、物部電 笔米或3笔米而需要一長距離的連接金屬線路時，則需要一較大 33 200816373
MECiA06-0I5TWB 的驅動電流。因此’在高負載的情形中，需要__内部驅動離temai drive)或一内部緩衝器(intemai bugfer) 〇 第5D圖和第5E圖係揭露出以内部驅動器212或内部三態緩 衝器213作為内部電路2卜並利用内部驅動器212或内部三態緩 衝器213驅動如第讯圖、第犯圖、第7Bffi、第7〇_第7d 圖所示之保濩層5上的金屬線路或平面83和其它内部電路^、 23、24的範例。第5D圖和第5E圖所示之電路除了⑴内部驅動器 212或内部三態緩衝器、213不與一外部電路連接；以及⑺内部驅 動器m或内部三態緩衝器、213的金氧半電晶體尺寸小於晶片接 外驅動器或晶片三態緩衝器的金氧半電晶體尺寸之外，其餘分別 與後料11A圖與第lie圖中所述之晶片接外電路(〇ff_chip drcuit) 相似。第5D圖中的内部驅動器212係為本發明之專利權人在美國 公開專利第20040089951號中所述之晶片内驅動器(intra_chip driver)的一範例。内部三態緩衝器213提供了放大訊號的能力 (drive capability)以及開或關的能力(swkch capability)，而且内部三 態緩衝H 213特別有助於作騎料或位址匯流排之保護層上方的 金屬線路或平面傳輸-記憶體晶#巾的—#料喊或—位址訊 號。 在第5D圖中，N型金氧半電晶體21〇3的尺寸係介於15至 3〇之間，並以介於2.5至10之間為較佳者，而p型金氧半電晶體 2104的尺寸則是介於3至60之間，並以介於5至2〇之間為較佳 34 200816373
IVlHU/\ UO-U1D fWB 者此外红過保屢層5上之金屬線路或平面83的電流以及内部驅 動器犯輸出節點X。(通常係為—金屬半導體元件之雌)輸出的 電流係介於，微安培至1G毫安培之間的範圍，並以介於勘微 安培至2毫安培之間的範圍為較佳者。另，在第5D圖中，内部驅 動盗212可以驅動輸出節點χ〇輸出的一訊號，並在經過保護層5 上方的金屬線路或平面83後，傳送到内部電路^^％的輸 入節隨、Vi、Wi’但是並未傳送到-外部電路。 在第5E圖中，N型金氧半電晶體的尺寸係介於1 $至 :=以介於2.5至1〇之間為較佳者，而p型金氧半電晶體 2108的尺寸則是介於3 , 之間’亚以7丨於5至20之間為較佳 二t 護層5上方之金騎料平*83似⑽三態緩 ==出節點X°輪出的電流係介於5°°微安培至丨。毫安 佳者。另 亚心於微安培至2毫安培之_範圍為較 _ XoZ弟5E圖中’内部三態緩衝器213可以驅動來自輸出 幻後，傳並在經聰縣5上麵金麟路或平面 是，二=:、23、24 —、” 23、2=^2a α需要高負载時，或者是當内部電路22、 的連接全^ ^相距大於1毫米或3毫求而需要一長距離 出節點f路時’内部驅動器212與内部三態緩衝器犯的輸 • 而要輸出一較大的驅動電流。 35 200816373
MliUAUO-Ul^rWB 保濩層上方金屬線路或平面的重要應用之一是在連接一記憶 體晶片上相距有-段距離的記憶體單元(mem〇ry cdl)與内部電路 (例如邏輯電路）。請參閱第5F圖所示，其係揭露出一記憶體單元 如何利用保護層5上的金屬線路或平面83以及保護層5下的細線 路金屬w構連接到作為邏輯電路的内部電路D、23、24(第5B圖、 第6B圖第7B圖、第7C圖與第7D圖）。其中，此邏輯電^比 如包括-反或閘、-或閘、一且閘或一反及閉，另内部電路I 23、24可以是至少由—金氧半電晶體所構成，且上述的細線路金 屬結構是連接到内部電路22、23、24的―金氧半電晶體，例如連 接到一金氧半電晶體的源極(source)、汲極他㈣或閉極(㈣ 此金氧半電晶體可以是通道寬度/通道長度比值介於〇1至5之間 或介於0.2至2之間的-N型金氧半電晶體，或是通道寬度/通道 長度比值介於G.2至1〇之間或介於〇·4至4之間的—p型金氧半 電晶體’此外流經金屬線路或平面83的電流比如是介於％微安 培至2宅安培之間或是介於1〇〇微安培至丨毫安培之間。 在此應財，保護層5上的金屬線路或平&83是作為一資料 匯流排(databus)，例如一位元線㈤㈣匯流排或是一反向位元線 (M lme)匯流排。在連接一記憶體陣$J(mem〇ty航吵)與邏輯電路 的設計上，可以在保護層5上形成平行排列的4、8、m从、 128、256、512、1024、2048或4096條之金屬線路或平面83，作 為-記憶體晶片之資料匯流排，並利甩這些金屬線路或平面幻傳 36 200816373
ινΐϋ〇/\ υο-υ l d TWB 輸記憶體單兀與邏輯電路之間的資料訊號。保護層5上方的金屬 線路或平面83特別適用在一寬位元(wide七職料的傳送上，例如 傳輸64、128、256、512、1024位元寬度(bit width)的資料。此外， 當傳輸記憶體單元和邏輯電路(1〇giccircuit)之間的訊號時，保護層 5上方的金屬線路或平面83除了作為上述提及的資料匯流排之 外’也可以作為位址匯流排(address bus)，用以傳輸位址訊號。另， 保護層5上的金屬線路或平面83傳輸的訊號也包括時脈(d〇ck)訊 號。第5F圖係以一靜態隨機存取記憶體單元215作為記憶體單元 的一範例，惟此記憶體單元在本實施例中也可以是其它的記憶體 單元，例如動態隨機存取記憶體(DRAM)單元、可消除可程式唯讀 圯fe體(EPROM)單元、電子可消除式唯讀記憶體(EEpR〇M)單元、 快閃記憶體(Flash)單元、唯讀記憶體(R〇M)單元及磁性隨機存取記 憶體(magnetic RAM，MRAM)單元。此靜態隨機存取記憶體單元 215包括有六個金氧半電晶體，其係為兩個驅動N型金氧半電晶 體2115、2117，兩個負載1>型金氧半電晶體2116、2118，以及兩 個字碼線-控制(word-line-control)N型金氧半電晶體2119、2120。 另，在一記憶體晶片中，藉由重複靜態隨機存取記憶體單元215 可以形成一記憶體陣列。當靜態隨機存取記憶體單元215在讀取 狀態時，靜態隨機存取記憶體單元215輸出互補資料，例如位元(祕) 資料以及反向位元(祕）貧料，並分別透過N型金氧半電晶體2119 與N型金氧半電晶體2120將互補資料傳輪到位元(祕)線以及反向 37 200816373
Μϋ〇Α υο-υ ι d TWB 位元兩)線，接著位元〇)資料和反向位元(巧)資料傳送經過行選 擇(column selection，CS)電晶體2122、2123後輸入至一感測放大 器(sense amplifier)214。再來，記憶體單元之位元線連接感測放大 器214中的N型金氧半電晶體2113之閘極，藉以控制感測放大器 214之N型金氧半電晶體2113的開或關，當感測放大器214之N 型金氧半電晶體2113開啟時，感測放大器214可以初使放大反向 位元〇)資料使其具有較佳的波形或較佳的電壓準位，並輸出此經 初使放大的反向位元(^)資料至内部三態緩衝器213。在第5F圖 中，其係使用一差動放大器(differential amplifier)來作為感測放大 器214的一範例，此差動放大器含有四個電晶體，包括兩個N型 金氧半電晶體2111、2113與兩個P型金氧半電晶體2112、2114， 其中此差動放大器係利用N型金氧半電晶體2121來隔離差動放大 器和接地參考電壓Vss，並藉由一行選擇訊號來控制差動放大器， 以避免功率消耗。當靜態隨機存取記憶體單元215未在讀取狀態 時，亦即當連接靜態隨機存取記憶體單元犯的字元線與位元線 兩者未被選擇時，N型金氧半電日日日體2121則關。從感測放大器 214之N型金氧半電晶體2113閘極輸出的反向位元(品)資料是傳 送到一内部驅動器、内部緩衝器或内部三態緩衝器213(如第5F圖 所不)的輸人節點Xi。另，控制訊號⑸、$係輸出自—讀取㈣ enable、路(圖中未示）’並利用此控制訊號办、瓦控制内部三態 緩衝器213的開啟或關閉。在第5F®中，内部三態緩衝器213的 38 200816373
iviiiu/\ υο-υ 13 TWB 輸出節點X〇係透過保護層5上的金屬線路或平面83輸出更加放 大的位元資料至内部電路22、23、24(如第犯圖、第6β圖、第 7B圖、第7C圖與第7D圖所示）。因此，綜合以上所述，一靜，離 賴存取記憶體單元215係透過感測放大器214、内部三態緩魅' 犯、保護層5下的細線路金屬結構63卜保護層5中的保護層開 口 53卜保護層5上的金屬線路或平面83、保護層$中的保護層 開口 532、534以及細線路金屬結構632、634連接到同一晶片二 的内部電路22、23、24,如第5B圖、第6B圖、第7B圖、第7C 圖與第7D圖所示。其中，内部電路21在此即為一内部三態緩衝 器213，惟此内部電路21也可以是内部驅動器212(如帛犯圖所 示)或是其它内部電路，例如反或閘^OR㈣、反及導娜 gate)、且閘(AND gate)、_(〇R _)、加法器(adder)、多工哭 __)、雙工器卿叫、乘法離啊岭互補式金屬: 化物半導體、雙載子互補式金氧半導體或雙載子電路(bipolar circuit)，而當内部電路刀為内部驅動器犯時，内部第路至 少由-金氧半電晶體構成’且此金氧半電晶體包括通道寬度/通道 長度比值介於3至6G之間或介於5至2G之騎―p型金氧半電 晶體’或是通運寬度/通道長度比值介於l s至3〇之間或介於h 至10之間的- N型金氧半電晶體’而且此時流經金屬線路或平面 83的電流是介於500微安培至1〇毫安培之間或是介於微安培 至2毫安培之間；另，當内部電路21為上述之其它内部電路時: 39 200816373
MJbUA υο-unfWB 此内部第路21至少包括通道寬度/通道長度比值介於〇1至5之間 或介於0.2至2之間的一 N型金氧半電晶體，或是通道寬度/通道 長度比值介於〇·2至10之間或介於〇·4至4之間的一 p型金氧半 電晶體，而且此時流經金屬線路或平面83的電流是介於5〇微安 培至2毫安培之間或是介於100微安培至1亳安培之間。 请參閱第5G圖所示，感測放大器214輸出的反向位元(品）資 料在到達內部電路21的輸出節點χ〇之前，將會先經過一通過電 路(pass circuit)216，在此内部電路21即為通過電路216。此通過
電路216可以是一簡單的金氧半電晶體，例如N型金氧半電晶體 2124，並且透過一讀取訊號來加以控制。在此設計中，一靜態隨 機存取記憶體單元215係透過感測放大器214、通過電路216、保 護層5下的鈿線路金屬結構63卜保護層5中的保護層開口 531、 保濩層5上的金屬線路或平面83、保護層5中的保護層開口 532、 534以及保護層5下的細線路金屬結構632、634連接到内部電路 22、23、24 ’如第犯圖、第6B圖、第7B圖、第7C圖與第7D 圖所示。 請麥閱第5H圖所示，感測放大器214輸出的反向位元(一)資 料在到達内部電路21的輸出節點χ〇之前，將會先經過一問鎖電 路(latch circuit)217 ’在此内部電路21即為閃韻電路217 路217可以是一靜態隨機存取記憶體單元，用以在感測放大器214 輪出的資料送達邏輯電路(如内部電路22、23、24)之前，暫時儲 200816373
ΐνΐϋ^/\ UO-U1J TWB 存感測放大裔214輸出的資料(亦即資料被閂鎖住）。另，N型金氧 半電晶體2129、2130可透過一讀取訊號來加以控制。在此設計中， 一靜態隨機存取記憶體單元215係透過感測放大器214、閂鎖電路 217、保護層5下的細線路金屬結構63L、保護層5中的保護層開 口 53W呆護層5上的金屬線路或平面83、保護層5中的保護層 開口 532、534以及細線路金屬結構632、634連接到内部電路22、 23、24，如第5B圖、第6B圖、第7B圖、第7C圖與第爪圖所 示0 然而’第5G圖的通過電路216或者是第5H圖的閂鎖電路217 並未提供大的驅動能力。為了驅動需要高負載的内部電路22、23、 24 ’或者是長距離傳輸通過電路216輸出的反向位元(_)資料或閂 鎖電路217輸出的位元㈤）資料到内部電路22、23、24，可以在 通過電路的輸出節點(如第51圖所示)或閃鎖電路的輸出節點(如第 5J圖所不)增加上述内容所提及的一内部驅動器，以利用此内 部驅動器212放大通過電路216輸出的及向位元㈤資料或閃鎖電 路2口輸出的位元〇γ)資料。 凊參閱5Κ圖所示，除了内部電路21是接收來自内部電路 24(在此係為—反或閘)的訊號，而不是驅動内部電路24之外，其 餘電路設計均與第5Β圖相似。此内部電路24(在此係為一反或閘） 疋透過保護層5下的細線路金屬結構634，、保護層5中的保護層 開口 534’、保護層5上的金展線路或平面幻、保護層5中的保護 200816373
MEGA 06-015TWB 層開口 531’以及保護層5下的細線路金屬結構631，，將其輸出節 點Wo發送的一訊號或資料傳送到内部電路21的輪入節點％，(通 苇疋内部電路21之一金乳半電晶體的閘極），同時内部電路在 此係為一反或閘)也透過保護層5下的細線路金屬結構634，、保蠖 層5中的保護層開口 534’、保護層5上的金屬線路或平面幻、保 護層5中的保護層開口 532,以及保護層5下的細線路金屬結構 632a’、632b，，將其輸出節點Wo發送的 路22(在此係為一反或閘)的輸入節點u。再者，同時内部電路 24(在此係為一反或閘）亦透過保護層5下的細線路金屬結構 634’、保護層5中的保護層開口 534，、保護層$上的金屬轉或 平面83、保護層5中的保護層開口淡，以及保護層5下的細線路 金屬結構632a，、632c，’將其輸出節點w〇發送的訊號或資料傳送 到内部電路23(在此係為-反及閘)的輸入節點％。其中，細線路 金屬結構634,、631，可以由金屬線路以及平面形成，而在此範例 中’細線路金屬結構634,、631，是由介電層中的導電栓塞和金屬 接墊以及細線路金屬層形成，例如以約略對準的堆疊方式形成。 f某些積财職射，導紐鶴柄插雜㈣或鐵 ^^(damascene copper) 〇 21,22 ^ ^ χ., ^
Ui、Vi接收訊號，而在輸出節點χ〇,、⑸、％將訊號輸出到盆它 内部電路。另外，内部電路21在此可以是一内部接受器212，(如 第5L圖所示)、-内部三態緩衝器213，(如第测所示域是其它 42 200816373
ινΐϋ〇/\ υο-υ ι j TWB 内部電路，比如是反或閘(N〇R gate)、反及閘_)、且閑 (AND gate)、或閘(〇R gate)、運算放大器(〇perati〇nal 肪句、加 法器（adder)、多工器（multiplexer)、雙工器（diplex…、乘法哭 (multiplier)、類比/數位轉換器(A/D c〇nverter)、數位/類比轉換器 (D/AConverter)、互補式金屬氧化物半導體、雙載子互補式金氧半 導體或雙載子電路(bipolar drcuit)，而當内部電路21為内部接受界 212’時，内部電路21至少由一金氧半電晶體構成，且此金氧半電 晶體包括通道寬度/通道長度比值介於3至6〇之間或介於5至汾 之間的- P型金氧半電㈣或者是通道寬度/猶紐比值介於 1·5至30之間或介於2·5至1G之間的—N型金氧半電晶體，而且 此時流經金屬線路或平面83的電流是介於5〇〇微安培至⑺毫安 培之間或是介於700微安培至2毫安培之間；另，當内部電路？！ 為上述之其它内部電路時，此内部第路21至少包括通道寬度/通道 長度比值介於0.1至5之間或介於〇·2至2之_ — N型金氧半電 晶體或者是通道寬度/通道長度比值介於α2至1G之間或介於〇·4 至4之間的-Ρ型金氧半電晶體，而且此時流經金屬線路或平面 83的電流是介於50微安培至2毫安培之間或是介於ι〇〇微安培至 1 立毫安培之間。除此之外，内部電路21尚包括一靜態隨機存取記 憶體單元(SRAMcdl)、動態隨機存取記憶體單元(DRAMcell)、非 揮發性記憶體單元(non-volatile _〇ry cdl)、快閃記憶^ 伽sh memoty cell)、可消除可程式唯讀記憶體單元(EpR〇M⑵u) 43 200816373
MJtiUAU6-Ul^TWB 唯讀記憶體單元(R〇M eell)、磁性隨機存取記憶體(脱职咖 RAM MRAM)單元或感測放大器(sense啦卩肪er)。另，内部電路 21的輸入節點通系是一金氧半電晶體的閘極。請參閱第几圖所 示’内部接收器212,可經由保護層5上的金屬線路或平面％接受 -訊號’並從輸出節點Xo,輸出一訊號至其它内部電路，但並不將 此訊號輸出至-外部電路。請參閱第5M圖所示，内部三離緩衝 器犯，可經由保護層5上的金屬線路或平面83接受一訊號，並從 輸出節點Xo,輸出-訊號至其它内部電路，但並不將此訊號輸出至 一外部電路。 在第5L圖中，N型金氧半電晶體細，的尺寸係介於i 5至 3〇之間’並以介於2.5錢之間為較佳者，w型金氧半電晶體 2贈的尺寸败介於3至6G之間，並以介於5至2()之間 者，此外經過保護層5上方之金屬線路或平面83以及輸入内部接 收_，之輸人節點Xi的電流係介於微安培錢毫安與之 間的範圍，並以介於700微安培至2亳安培之間的範圍為較佳者。 另外，内部接收器犯，的輸入節點沿，可經由保 路或平面83接受内部電路24之於φ — ϋ線 、， 4之輪_點鳥輸出的—訊號 亚不接收-續犧咖，㈣= 圖、第7C圖與第7D周所示。乐川 在第5N圖至第5R圖中，复仫姐兩， 、揭路出將内部電路24(邏輯閘、 輪出的資料寫人到—記憶體_之—記憶體單元的設計。I. 44 200816373
ινΐϋ〇/\ υο-υ ι d TWB 箏閱第5Κ圖與第5Ν圖所示，内部電路21可以是一内部三態緩 衝器213’。此内部三態緩衝器213，具有放大資料以及開關的功 此，另控制吼號办、办係輸出自一讀取電路(圖中未示)，並利用 此控制訊號以、5控制内部三態緩衝器213的開啟或關閉。此外， 透過保護層5上的金屬線路或平面83，可將一位元㈣資料傳送 至内部三態緩衝器213,的輸入節點Xi，，且當一放大的反向位元两) 貧料是為一電源電壓時，放大的反向位元(应）資料是由p型金氧半 電晶體2110,輸出至反向位元保)線，而當一放大的反向位元兩） 資料是為-接地參考電壓時，放大的反向位元⑹資料是由n型 金氧半電晶體2卿，輸出至反向位元㈣線。輸出節點χ〇,輸出的 放大反向位元⑻資料可以經過由一行選擇(cs)訊號控制的行選 擇電晶體2122以及經過N型金氧半電晶體2119傳送到靜態隨機 存取記憶體單元215。請同時參閱第5K圖與第5N圖所示，内部 電路24(在此係為一反或閘)是透過一細線路金屬結構幻4，、一保 護層開口 534,、保護層5上方的金屬線路或平面83、一保護層開 531 細線路金屬結構631’以及一内部三態緩衝器213,傳送 貝料去寫入一記憶體陣列中的一靜態隨機存取記憶體單元2^。 請參閱第50圖所示，内部電路24(在此係為一反或閘)輸出的 位讀料在經過-通過電路216，後，連接到靜態隨機存取記憶體 單的位元線，再來透過行選擇電而寫人靜態隨機存取 記憶體單元215。其中，第5K圖中的内部電路21即為一通過電 45 200816373
JVLbLrA U0-UJ3 fWB 路216’，而此通過電路216，可以是一簡單的金氧半電晶體，例如 N1金氧半黾日曰體2124 ’，並由一寫入訊號(write如沾化以明3〗)戶斤控 制。在此設計t(請同時參考第5K圖和第5〇圖)，由内部電路24(在 此係為-反或間)之輪出節點w〇輸出的一資料係透過下列途徑寫 入到-靜態隨機存取記憶體單元215 + :從一細線路金屬結構 634開始’往上經過一保護層開口 534,，經過保護層$上的一金 屬線路或平面83，往下經過一保護層開口 531，、一細線路金屬結 構⑻，、一通過電路216,，然後連接到靜態隨機存取記憶體單元 陣列的位元線’再來透過行獅電晶體寫人聰態_存取記憶 體單元215。 " 言月參閱第SP圖所示’其係與第犯圖相似，輸入位元雜 在寫入靜態隨機存取記憶體單元犯之前，可以暫時被儲存或丨 鎖在一閃鎖電路爪，中。另’ N型金氧半電晶體助，、咖， 用來作為寫人的控制。在歧計巾(請同·考第$圖和第^ =)’由内部電路24(在此係為一反或閘)之輸出節點w〇輸出的 貝枓係透過下列途徑寫人到—靜鑛機存蚊憶體單中 從—細線路金屬結構634,開始，往上經過—保護層開口 ,， ^呆護層5上的一金屬線路或平面83 ’往下經過一保護層開、 Λ、一細線路金屬結構631，、一閃鎖電路加，，缺後連接到 存取記億體單元陣列的位元線，再來透過行選擇電晶體 入到靜態隨機存取記憶體單元215。 46 200816373
MJbUAUO-UI^TWB 然而，第50圖的通過電路216,或者是第5P圖的閃鎖電路2口， 可能無法提供足夠的靈敏度來檢測在輸入節點的弱訊號。為了重 建(restore)弱資料訊號(weak data signal)，可以增加一内部接收器 212，在通過電路216，的輸入端(如帛5Q圖所示)或在_電路^ 的輸入端(如第5R圖所示）。 保護層上方連接線路的另-個重要應用是在傳送精確的類比 訊號(analog signal)。保護層上方金屬線路或平面的低單位長度電 阻與電容(resistance and capacitance per unit length)特性提供 了一低 訊號失真(signal distortion)的數位模擬類比訊號。請參閱第％圖所 示，其係揭露出利醜護層5上的金屬線路或平面83連接類比電 =的-類比設計。除了内部電路21、22、23、24為類比電路或混 合式電路(mixed-mode circdt)、金屬線路或平面83傳輸的訊號為 數位模擬類比訊號以及内部電路21、22、23、24輸出/接收的; 為-數位模擬類比訊號之外，第5S圖的設計係與第5b圖相似: 、在第5S圖中，内部電路21的一輸出節點价連接細線路金屬結構 631 ’接著往上經過保護層5的賴層開口 531連接保護層$上的 金屬線路或平面83，再來經過保護層開口 532、S34連接細線路金 屬結構632(包括伽、_、_、634，最後再利用細線路金 屬、、、。構632(包括632a、632b、632c)、634連接到内部電路22、23、 24的-输入節點w、w、斯，，其中作為類比電路的内部電路 2卜22、23、24係包括一 P型金氧半電晶體、一 N型金氧半電晶 47 200816373
JVLE\J/\ uo-u 丄〕rWB 體、一反或閘(NOR gate)、一反及閘(NAND gate)、一且閘(AND gate) ^ -icffl(ORgate) ^ (sense amplifier) > 大器(Operational Amplifier)、一類比/數位轉換器(_(；〇1^1^)、 一數位/類比轉換器(D/A Converter)、一脈波再成形電路(pUise reshaping circuit)、一切換式電容濾波器(switched-capacitor filter)、 一電阻電容濾波器(RC filter)或是其它類型的類比電路等，至於其 它相關部份請參閱第5B圖敘述，在此不再詳加敘述。 請參閱第5T圖所示，其係揭露出第5S圖中之内部電路21為 運算放大器218 ,且其輸出節點γ0連接到保護層5上的金展線路 或平面83的一範例，此運放算大器係依據一互補式金屬氧化物半 導體(CMOS)技術來設計，請參考1987年Μ· %咕著且由 Prentice-Hall 公司所發行的“CM〇s Digital Circuif 及 差動類比訊號係輸入至由兩>fg|N型金氧半電晶體2125、2127和兩 個P型金氧半電晶體2126、2128所形成之一差動電路(雌比麻 ’ CirCUit)219的輸入節點你與札中，其中此輸入節點Y1+與Yi_係 分別連制P型金氧半電晶體2126與P型金氧半電晶體迎的 閘極。差動電路219在N型金氧半電晶體2127之沒極與p型金氧 半電晶體2128之沒極的輸出係連接到N型金氧半電晶體Μ%的 閘極及電容器(capacitor)2133的第一電極上。一輪出節點说係連 接到電容H 2133的第二電極、N型錢半電晶體2135秘極與p 型金氧半電晶體2136的汲極。因此，在輸出節點γ〇的訊號可以 48 200816373
ivuiu/\ uo-uidTWB 透過N型金氧半電晶體2135的開啟程度來控制，其中n型金氧 半電晶體2135亦受到差動電路219輸出的控制。差動電路219的 電源節點P係與P型金氧半電晶體2132的汲極連接，其中差動電 路219内是以P型金氧半電晶體薦之源極及p型金氧半電晶體 2128之雜與電源㈣p連接。此外，p型金氧半電晶體2似間 極之電壓準位會受到電阻器2134的控制。另，透過電容器⑽， 可以放大差動電路219輸出的訊號。電容器2133常被使用在一類 比電路的設計中，且通常是以一金氧半電容器(M〇s c叩狀㈣或是 夕曰曰石夕對夕晶石夕電谷器(p〇ly_t〇_P〇ly capacit〇r)來形成，其中此金 乳半電容_使❹晶㈣極(pQly gate__sm_ 作為電容器2133的兩電極，而多晶發對多晶珍電容器則是使用一 第夕曰曰石夕(poly silicon)與一第二多晶石夕作為電容器2133的兩電 極。電阻器亦常被使用在-類比電路上，且通常是以石夕基底中的 雜質摻雜擴散區(impurity-doped diffilsi〇n area)，例如n井、p井、 N+擴散、P+擴散，以及/或者是雜f摻雜多祕恤⑽㈣叩咖~ silicon)來形成。 差例··本發明的完整結構。 形絲縣上謂金屬細(歧賴層上方躲路或平 的技術可提供晶片額外的好4。保護層上方厚金屬導體(或是保 濩層上方的金屬線路或平面)的材質係包括金、銅、銀、把、姥、 銘、冑_ ’其雜可⑽柄籍倾，村載為其它的接 49 200816373
IVLiiUA uo-uidTWB 觸結構。利用各種不同種類的接觸結構，例如焊料凸塊⑽1(1沉 bump)、焊料接墊(s〇ider pad)、焊料球(s〇lder ball)、金凸塊(Au bomp)、金接墊(gold pad)、鈀接墊(1>(1邱(1)、鋁接墊(八1邱(1)或打線 接墊(wire bonding pad)，晶片可以輕易地利用不同的方法來與外部 電路接合。在第5B圖、第5K圖、第5S圖、第7B圖、第7C圖 與第7D圖中，保護層上方的金屬線路或平面係用來傳送内部電路 所輸出或輸入的訊號，且内部電路並未連接到外部電路。惟，一 b曰片必須連接到外部電路，並與外部電路進行傳輸。接著，請同 時參閱第8B圖至第8F圖、第9B圖至第9D圖和第10B圖至第 1〇1圖所示，其係揭露出本發明的一完整結構，並以此作為本發明 的第三實施例。第8B圖至第8F圖、第9B圖至第9〇圖和第MB 圖至第101圖敘述了内部電路所產生的訊號如何透過保護層上方 的金屬線路或平面以及保護層下方的細線路金屬結構傳送到外部 電路，或者是外部電路所產生的訊號如何透過保護層上方的金屬 線路或平面以及保護層下方的細線路金屬結構傳送到内部電路。 第8B圖至第8F圖、第9B圖至第9D圖和第麵圖至第沏圖係 分別為本實施例之電路結構、俯視示意圖與剖面示意圖，其係以 内部電路連接外部電路之整體晶片設計揭露出本發明使用細線路 金屬結構和保護層上方金屬的完整結構。另，有關第5b圖至第 5T圖、第6B圖和第7B圖至第7D圖所敘述的内部電路2〇(包括 21'22、23、24)亦適用於本實施例中的内部電路謂包括21、^、 200816373
ivmu/γ uo-uoTWB 23 - 24)〇 在本實施例中，内部結構200的訊號是透過一晶片接外 (off^chip)結構400傳送到外部電路(圖中未示），如第8β圖所示， 或外部電路(圖中未示)的訊號是透過晶片接外(〇fr_chip)結構傳 送到内部結構200，如第8C圖所示。保護層5上方的金屬線路或 平面83r可以用來作為細線路金屬結構的(輪入/輸出)接墊(例如第 10B圖中的金屬接墊6390)的重新配置線路，換言之，就是將細線 路金屬結構的(輸入/輸出)接墊利用重新配置線路重新定位到一不 同位置的接墊(例如第10B圖中的接觸接墊831〇)，然後利用位在 此接墊上的一導線或凸塊連接到外部電路，所以由俯視透視圖觀 之，此接墊的位置係不同於細線路金屬結構的(輸入/輸出)接墊位 置，例如在第10B圖中，由俯視透視圖觀之，接觸接墊831〇的位 置係不同於金屬接墊6390的位置，此外，用於形成接觸接墊831〇 的重新配置線路之厚度係大於1.5微米。另，保護層5上的金屬線 路或平面83r可與保護層5上的金屬線路或平面83同時形成。此 時流經金屬線路或平面83的電流係介於50微安培至10毫安培之 間。 由位在頂端聚合物層99之一聚合物開口 9939所暴露出的接 觸接墊8310可以使用打線或其它如後續第15圖系列中所述之接 合方法連接到外部電路。另，為了覆晶組裝(flip_chip aSSembly)、 捲帶自動接合(Tape Automated Bonding，TAB)或其它如後續第15 51 200816373
JVLtiUA Ub-unfWB 圖系列中所述之接合方法，可選擇性在接觸接墊測上以及聚人 物層開口卿中形成-接觸結構89，至於形成接觸結構89财 法及其詳細敘述也將在後續第15圖_中酬。翻接墊剛 可以和晶片接外電路40連接。因此，綜合上述說明，晶片接外結 構.包括有一晶片接外電路4〇、一金屬接塾繼、一接觸結構 89(選擇性)以及保護層上方的重新配置線路8叫選擇性）。 晶片接外電路40包括有作為晶片接外電路42的-晶片接外 輸入/輸_〇)電路，以及作為晶片接外電路43的至少-靜電放電 (Electrostatic Discharge ^ ESD)^|It^ , . , 接外電路43包括有兩個靜電放電防護電路。在上述内容中，晶片 接外輸人/輪出電路可以是—晶片接外驅動器、—晶片接外接收器 或一晶片接外緩衝器(例如晶片三態緩衝器），而相關内容則分別在 2 11A圖、第ι1Β圖、第nc圖和第nE圖中敛述；另，靜電放 電防護電路可以是由兩個逆偏壓二極體(職― 出〇_31、4332所組成的結構，如第11F圖所示。晶片接外輸入 /輪出電路中的錄半電晶體尺寸對内部電路中的金氧半電晶體尺 寸將在後績第15圖系列中說明。 第8A圖、第9A圖和第10A圖係為習知晶圓的設計結構，如 圖所示，所有的電路(包括内部電路2卜22、23、24和晶片接外電 )係透過細線路金屬結構⑽巧犯、幻以(包括$奶a、6321b、 c) 6341、6391互相連接在一起，然而習知並未有使用保護 52 200816373
MbUA 06-015TWB 層上方的金屬線路或平面來連接所有電路，f知僅在接觸結構為 錫鉛凸频時’使用保護層上方的一重配置金屬線路撒重新配 置對外連接接墊的位置。 一請同時參閱第9B圖和第1〇B圖所示，其係分別為_圖所 丁之电路。又拍俯視不意圖和剖面示意圖。一内部電路^係透過 下列所述之路徑連接到接觸接墊咖或接觸結構89，讓内部電路 21產生的訊號傳送到一外部電路：内部電路以首先經過一細線 路金屬結構63i，往上經過一保護層開口 531，繼續經過單層(如第 _圖中的圖案化金屬層咖)或多層之金屬線路或平㈣，然後 隹下經過-保護層開口 539,及—細線路金屬結構639,連接到晶片 接外電路42的輪入節點’另透過細線路金屬結構69讓晶片接外 電路42的輸_點連接到作為靜電放電防護電路的晶#接 43的訊號接點上，接著往上經過一細線路金屬結構_及一保護 層開口 539’最後經過作為保護層上方重配置線路的一金屬線路或 平面83r連接到接觸接塾831〇或接觸結構89。此外，連接晶片接 外電路42與晶片接外電路43的方式也可以是利用保護層上方的 金屬線路或平面來達成’亦即_細線路金屬結構和保護層上方 的金屬線路或平面兩者來取代細線路金屬結構69。 请參閱第10C圖所示，其係揭露了金屬線路或平面83具有相 似於第7c圖所示知兩圖案化金屬層8S卜832。另外，第咖圖 和第10E圖除了在保護層5和圖案化金羼層831最底端之間增加 53 200816373
丄υυ-υ 丄 jTWB 一聚合物層95之外，其餘分別與第1GB圖和第1GC圖相似。請參 囷斤示，利用作為重新配置線路的金屬線路或平面83r， 原本的金屬接塾6390可以被重新配置到保護層5上的接觸接墊 咖。使用重新配置線路來重新配置輸入/輸出接墊特別在堆疊封 裝快閃記憶體、動態隨機存取記憶體或靜態隨機存取記憶體晶片 另 動恶心機存取記憶體晶片的輸入/輪出接塾通當县 約略地設計在沿糾的中,線上，_法細在料ς 中。然而’利用作為重新配置線路之金屬線路或平面83r將中央接 塾重新配置到晶⑽顺，則可讓晶肢用在職(例如堆疊封裝) 中的打線接合上。 請同時參閱第舰圖和第1GG圖所示，其係分別為接觸接塾 们10具有一打線接合的具體範例。在第卿圖與第腿圖中，一 靜態隨機存取記髓單元記龍單域—動紐機存取 記憶體單元係連接到内部電路21中的輸入節點沿，而有關内部電 路U以及記憶體單元連接到内部電路以的方法則已分別在第卯 圖至第5J圖中說明。首先請參閱第1〇F圖所示，一靜態隨機存取 記憶體單元、-快閃記㈣單城隨機存取記憶體單元連 接到外4電路是經由·⑴感測放大器；(2)内部緩衝器、通過電路、 閃鎖電路、通過電路油部驅動器或者是_電路與内部驅動 器；⑶細線路金屬結構6311 ; (4)細線路金屬結構638 ; (5)經由細 線路金屬結構隱，連接到-晶片接外電路仏的輸入節點;⑹經 54 200816373
MECiA 06-015TWB 由晶片接外電路42的輸出節點連接細線路金屬結構_，以及透 過轉路金屬結構69連接轉秘電放電防魏_-晶片接外 電路化⑺-保護層開口 539 ;⑻經過作為重新配置線路之一全 屬線路或平面83r，·（9)經過由一聚合物層開口·所暴露出的接 觸接塾咖；以及⑽經過接觸接塾咖上的一打線導線89,連 制=部電路。再來，請參閱第聰圖所示，一靜態隨機存取記 L體單TG、-賴峨體單元或—賴隨機存取記㈣單元連接 到外部電路是經由：⑴感測放大器；（2)内部三態緩衝器、通過電 路、問鎖電路、通過電路與内部驅動器或者是岡鎖電路與内部驅 動器，⑶細線路金屬結構631 ; (4)往上經過保護層開口;⑶ 聚合物層開口 9531 ;⑹圖案化金屬層831 ;⑺往下經過聚合物層 開口 9539,；⑻保護層開口 539, ；（9)經過細線路金屬結構639，^ 接到一晶片接外電路42的輸入節點；⑽經由晶片接外電路42的 輸出節點連接細線路金屬結構㈣’以及透過細線路金屬結構69 連接到作為靜電放電防護電路的一晶片接外電路43 ; (11)保護層 開口 539，（12)聚合物層開口 9539 ; (13)經過作為重新配置線路之 一金脣線路或平面83r; (14)經過由一聚合物層開口 9939所暴露出 的接觸接墊8310;以及(15)經過接觸接墊8310上的一打線導線的， 連接到外部電路。 此外，在作為重新配置線路之金屬線路或平面83r的下方或上 方可形成一聚合物層，例如在第10G圖中，金屬線路或平面83r 55 200816373
iVA^^u〇-uuTWB 成有物層95，且金屬線路或平面8义上形成有一頂層 ，合^層"。另，作為重新配置線路之金屬線路或平面极可以 是由厚度介於！.5微米錢微权__介於2微米至1〇微 ^之間為較佳者)的—金層形成(以電鍍或無電電錢形成），或由是 厚度71於2微米幻〇〇微米之間範圍(以介於3微米至微米之間 為較佳者)的一鋼層形成(以電鍍形成)。其中，銅層頂端有一鎳層(其 厚度介於0.5微米至5微米之間)以及金、域釘之一組裝(纖瓜剛 、'屬層C、厚度)丨於〇.〇5微米至5微米之間）。一打線接合在接觸 接墊8310上的金、把或釕層表面上進行。 當訊號傳送到外部電路或元件時，某些晶片接外電路需要去(1) 驅動S要大電流貞載的外部電路或元件；（2)檢測來自外部電路或 兀件之含有雜訊的訊號(noisy signal);以及(3)保護内部電路免於受 到來自外部電路或元件之突波(surge)訊號所產生的損害。請參閱第 11A圖、第im圖與第11E圖與第nG圖所示，其係分別揭露出 以晶片接外驅動器421、晶片接外驅動器422與内部三態緩衝器作 為晶片接外電路42之範例。在第11A圖中，其係為兩級串聯 (two-stage cascade)之一晶片接外驅動器421。為了驅動需要高負载 (heavy load)的外部電路(封裝、其它晶片或元件等等），晶片接外驅 動器421被設計成可以產生大電流。另，晶片接外驅動器係可使 用一互補式金屬氧化物半導體串聯驅動器來形成。此串聯驅動哭 可能包括有數級的反相器。一晶片接外驅動器的輪出電流是與級 56 200816373
MliUA UO-UnTWB 數以及使用在每一級晶片接外驅動器中的電晶體大小(W/L，金氧 半電晶體通道寬度對通道長度的比值，更精確地是指金氧半電晶 體有效通道寬度對有效通道長度的比值)成比例。 在第11A圖中，晶片接外驅動器421的第一級421，是為一反 相器，其係由N型金氧半電晶體42〇1與p型金氧半電晶體42〇2 形成，且N型金氧半電晶體42〇1與p型金氧半電晶體42〇2的尺 寸係大於内部電路的尺寸(如第一實施例、第二實施例、第三實施 例以及後續第四實施例之内部電路21、22、23、24的尺寸）。此外， 晶片接外驅動器421的第一級421，係在輸入節點F接收來自内部 電路21、22、23、24的一訊號。另，晶片接外驅動器421的第二 級421”也是-反相器，其係由一更大尺寸的n型金氧半電晶體 4203與P型金氧半電晶體4204形成。晶片接外驅動器421提供一 驅動電流，此驅動電流係介於5毫安培(miliaamperes，_)至5安 培(amperes，A)之間的範圍，並以介於1〇毫安培至腦毫安培之 間的範圍為較佳者。為了達到這些目標輸出驅動電流，第二級 421 (換曰之’也就疋晶片接外驅動器421的輸出級)之n型金氧半 電晶體4203的尺寸是介於2〇至2〇,〇〇〇之間的範圍，並以介於3〇 至300之間的範圍為較佳者。另外，因為一 p型金氧半電晶體之 驅動電流大約是一 N型金氧半電晶體之驅動電流的一半。所以， 第一級421”(換言之，也就是晶片接外驅動器421的輸出級)之p 型金氧半電晶體4204的尺寸是介於4〇至4〇,〇〇〇之間的範圍，並 57 200816373
MliUA UO-Ul^TWB 以；丨於60至600之間的範圍為較佳者。然而，對於一電源晶片 ^ower chip)或一電源管理晶片咖體manageme動hip)而言，驅動 電流必展更大’例如⑴安培或2G安培，而其驅動電流是介於· 毫安培至50安培之間的範圍，並以介於500毫安培至5安培之間 的範圍為縫者。因此，-電源晶片或電源管理晶片的—晶片接 外驅動奋之N型金氧半電晶體的尺寸是介於2,〇〇〇至2⑻，〇〇〇之間 的範圍，並以介於2,000至20,〇〇〇之間的範圍為較佳者，而p型 金氧半電晶體的尺寸則是介於4,000至4⑽，〇〇〇之間的範圍，並以 ;1於4,000至40,000之間的範圍為較佳者。此外，請參閱第ud 圖所示，晶片接外驅動器421可以在第二級421”中並聯多個反相 器，使第二級421”之驅動器可以提供尺寸(通道寬度除以通道長 度的比值)更大的N型金氧半電晶體與P型金氧半電晶體，因此晶 片接外驅動器421可以提供一較大的驅動電流，其中在第二級 421之驅動器中，係將多個反向器之n型金氧半電晶體與p型金 氧半電晶體的閘極相聯接，及多個反向器之N型金氧半電晶體與 P型金氧半電晶體的汲極相聯接。另第8E圖、第9C圖與第10H 圖係分別為本實施例應用第11D圖之電路設計的電路示意圖、俯 視示意圖和剖面示意圖。請參閱第11G圖所示，晶片接外驅動器 421亦可藉由在第一級421，之後串聯多個反相器的方式，形成一 串聯驅動器(cascadedriver)，並透過逐級加大尺寸的反相器來使晶 片接外驅動器421逐級放大訊號，其中後級之反相器的n型金氧 58 200816373
MliUA UO-UOTWB 半電晶體及P型金氧半電減的尺寸(通魏度除以通道長度的比 值)係分別大於之前-級之反相器的N型金氧半電晶體及p型金氧 半龟a曰體的尺寸(通道寬度除以通道長度的比值)，其較佳倍率為自 然指數(e，natural exponent)的倍率，另外其連接方式為前一級之反 相器的N型金氧半電晶體及p型金氧半電晶體之汲極係連接到後 -級之反相H的N型金氧半電晶體及P型金氧半電晶體之問極。 另第8F圖、第9D圖與第ι〇Ι圖係分別為本實施例應用第圖 之電路設計的電路示意圖、俯視示意圖和剖面示意圖。 請參閱第11B圖所示，其係為兩級串聯的一晶片接外接收器 422 ’此晶片接外接收器422可以接收來自外部電路(圖中未示)的 訊號’並輸出訊號至内部電路的輸入節點。晶片接外接收器422 的第一級422,(靠近外部電路)是為一反相器，其係是由N型金氧 半電晶體4205和P型金氧半電晶體42〇6形成，且此N型金氧半 電晶體4205和P型金氧半電晶體42〇6具有設計用來檢測含有雜 訊之外部訊號的尺寸。晶片接外接收器422的第一級422,是在E 點接收來自外部電路或元件之一含有雜訊的訊號(可以是來自其它 晶片的一訊號）。晶片接外接收器422的第二級422，，也是一反相 器’其係是由一較大尺寸的N型金氧半電晶體4207和P型金氧半 電晶體4208形成。晶片接外接收器422的第二級422，，是用來復原 (restore)往内部電路之含有雜訊之外部訊號的完整性。 請參閱第11C圖所示，其係為一晶片三態緩衝器作為一晶片 59 200816373
uo-uidTWB 接外驅動If的-範例，且此晶片三態緩衝器可輸出訊號至一匯流 排(bus)，然後再傳輸到多個邏輯閘。f llc圖中的晶片三態緩^ 為可以被視為是一閘控反相器（gated inverter)。當促成訊號 (enabling signa㈣是為高準位(瓦為低準位)時，晶片三態緩衝器讓 來自内部電路的訊號傳送至外部電路，而當訊號仏處於低準位 時，内部電路則與外部電路切斷。在此種情況中，晶片三態緩衝 裔是用來驅動外部資料匯流排(extemal data bus)。另有關晶片三熊 緩衝裔作為晶片接外驅動器之N型金氧半電晶體42〇9尺寸和p 型金氧半電晶體4210尺寸的範圍則已敘述在第UA圖中，並將在 弟15圖系列中進一步說明。 請參閱第11E圖所示，其係為-晶片三態緩衝器作為一晶片 接外接收器的-範例。當促成訊號办是為高準位(瓦為低準位) 日寸’晶片二態緩衝器讓來自外部電路的訊號傳送至内部電路，而 當訊號以處於低準位時，内部電路則與外部電路切斷。在此種情 況中’晶片二祕衝器是在節點E接收來自外部資料匯流排的訊 號。另有關晶片三態緩衝器作為晶片接外接收器之N型金氧半電 晶體42〇9尺寸和P型金氧半電晶體侧尺寸的範圍係敘述在第 11B圖中，並將在第15圖系列中進一步說明。 上述範例是用於互補式金屬氧化物半導體準位訊號(CM〇s level signal)。假若此外部訊號是為電晶體-電晶體邏輯 (tmnsistor-tmnsistoi· logic ’ TTL)準位，則需要一 CM〇s/TTL 緩衝 200816373
MliUA Ub-U13fWB 器，而假若此外部訊號是為射極輕合邏輯(emitter coupled logie， ECL)準位，則需要一 CMOS/ECL界面緩衝器。在内部電路和晶片 三態緩衝器之間可以增加單極或更多極的反相器。 請參閱第11F圖所示’其係進一步揭露了一晶片接外接受器 422具有作為靜電放電防濩電路之晶片接外接受器43的一範例。 在此範例中，作為靜電放電防護電路的晶片接外電路43包括兩個 逆偏壓二極體(reverse-biased diode) 433卜4332。底端的逆偏壓二 極體4331可在外部輸入電壓(E點之電壓)與接地參考電壓V%之 間進行逆向偏壓，而頂端的逆偏壓二極體4332則可在外部輸入電 壓與電源電壓Vdd之間進行逆向偏壓。當來自—外部電路的外^ 輸入電壓錢·至纏電源電壓時，電流將會被放電 頂端的逆碰二極體4332，的外部輸人電壓低於接地參考電壓 Vss時’電流則會被放電經過底端的逆偏麼二極體伽。因此， 在内部電路的輸人電壓將會被維持在電源電壓雇與接地參考電 壓VSS之間’且晶片接外接收器似或内部電路20中的半導體 件將會文到保護而免於受到靜電破壞。一 料結構。 籠施例中’—外部供應電源是經由-髓器遠 ™輪入電_内部電路20(包括21、22、 ，但在此種情況中’則需要利甩—靜電放電防護 61 200816373
ινιχ^α/^ υ〇-υ ι j TWB 電路44來髓外部供應電賴產生#賴或電流她細㈣。 首先’請第12A圖所示，其係為本實施例之相關習知技術。 在第12A圖中，一外部電壓Vdd係經由一保護層開口 549輸入， 接者經過位在保護層5下的細線路金屬結構 618、6m、6121(包 括 6121a、6121b、6121c)、6141 分配至内部電路21、22、23、24 的一電源節點Tp、Up、Vp、Wp。一靜電放電防護電路44的電源 節點Dp係經由一細線路金屬結構6491連接到細線路金屬結構 618。第13入圖和第14八圖為第12八圖相對應的俯視示意圖與剖 面示意圖。 接著，有關第12B圖至12C圖、第13B圖至第13C圖與第 14B圖至14D圖所示，其係分別為本發明第四實施例之電路結構 示意圖、俯視示意圖和剖面示意圖，如圖所示，一靜電放電防護 電路44係透過保護層5上的金屬線路或平面81以及/或是金屬線 路或平面82與内部電路21、22、23、24平行連接，其中内部電 路21、22、23、24比如是反或閘(n〇r gate)、反及閘、 且閘(AND gate)、或閘（〇R gate)、運算放大器（〇perati〇nal amplifier)、加法器(adder)、多工器(muitipiexer)、雙工器(diplexer)、 乘法态(multiplier)、類比/數位轉換器(a/d converter)、數位/類比轉 換器(D/AConverter)、互補式金屬氧化物半導體、雙載子互補式金 氧半導體、雙載子電路(bipolar circuit)、靜態隨機存取記憶體單元 (SRAM cell)、動態隨機存取記憶體單元(dramcell)、非揮發性記 62 200816373
MJiUA 06-01 ^TWB 憶體單兀(non-volatile memory cell)、快閃記憶體單元印ash mem〇ry cell)、可消除可程式唯讀記憶體單元(EPR〇M cell)、唯讀記憶體單 元(ROM cell)、磁性隨機存取記憶體(magnetic 單元 或感測放大器(sense amplifier)。此内部電路2i、22、23、24是至 少由一通道寬度/通道長度比值介於至5之間或介於〇.2至2 之間的一 N型金氧半電晶體师08咖咖㈣，或是通道寬度/通 道長度比值介於0.2至10之間或介於〇·4至4之間的一 p型金氧 半電晶體(PMOS transistor)所構成，且此時流經金屬線路或平面 8卜82的電流比如是介於50微安培至2毫安培之間或是介於腦 微女培至1笔安培之間，而金屬線路或平面81、82比如是利用一 導線形成在金屬線路或平面81、82上，進而電連接至一外界電源； 此外，靜電放電防護電路44比如是一逆偏壓二極體(reverse_biased diode)4333 ’如帛版圖所示，其係具有一電源接點與一接地接 點。另’在第1圖系列、第2圖系列以及第3圖系列所示之第一 實施财，村增加靜電放電_，並且平行連娜壓器或 變壓器41以及内部電路21、22、23、24。 在第1沈圖與第1犯圖中’靜電放電防護電路44與内部電路 20(包括21、22、23、24)均包括—電源節點㈣^滅)和一接地 節點(groundnode)，其中-外部電屢輸入的節點邱是經由保 護層5上的金屬線路或平面S1、保護層$的保護層開m 514和保護層5下的細線路金屬結構如、6i2(包括除、錢、 63 200816373
υο_υ 1 :>TWB 612c)、614，連接到内部電路21、22、23、24的一電源節點咖爾 n〇de)Tp、Up、Vp、Wp，進而將外部電壓Vdd分配至内部電路2卜 22、23、24的電源節點Tp、Up、Vp、Wp。另外，節點Ep亦經 由保護層5上的金屬線路或平面81、保護層5的保護層開口 5物 和保護層5下的細線路金屬結構649連接到一靜電放電防護電路 44的一電源節點Dp。 第14B圖係為第12B圖相對應的剖面示意圖。在第i4B圖中， 作為金屬線路或平面81的_化金制811包括有—黏著/阻障/ 種子層(adhesion/barrier/seed layer)8111 以及一厚金屬層 8112。第 uc圖除了揭露出如第12B圖之外部電壓鹽的連接外，亦揭露 出一接地參考電壓Vss的連接。 在第12C圖與第13C圖中，接地參考電壓Vss輸入的節點Eg 是經由保護層5上的金屬線路或平面82、保護層5的保護層開口 52卜522、524和保護層5下的細線路金屬結構621、622(包括 、622b、622c)、624連接到内部電路2卜22、23、24的-接 地節點Ts、Us、Vs、Ws。另外，節點岛亦經由保護層$上的金 屬82、保護層5的保護層開口汹，和保護層5下的細線路金屬結 構⑽’連接到靜電放電防護電路44的-接地節點Dg。 第叱圖係為第12C圖相對應的剖面示意圖。第i4c圖揭露 出在保護層上方具有兩瞧t金朗，其巾_化金騎821是 用在接地參考電壓Vss連接上，而圖案化金屬層M2則是甩在電 64 200816373
ivuc.o/1 uo-u l d TWB 源Vdd連接上。圖案化金屬層821包括有一黏著/阻障/種子層8211 以及一厚金屬層8212，而圖案化金屬層812則包括有一黏著/阻障 /種子層8121以及-厚金屬層8122。第14D圖除了在保護層5與 作為金屬線路或平面81的圖案化金屬層811最底端之間形成有一 聚合物層95之外，其餘皆與第14B圖相似。 請參閱第12D圖所示，其係與第12C圖相似，差別在於第12C 圖僅有-靜電放電防護電路44，而第12D圖則有兩靜電放電防護 電路44、45 ’其巾此靜電放電防護電路45比如是—逆偏壓二極 體。在弟12D圖中，靜電放電防護電路44、45與内部電路2〇(包 括2卜22、23、24)均包括-電源節點和—接地節點，一外部電壓 Vdd是經由保護層5上的金屬線路或平面81、保護層5的保護層 開口 511、512、514和保護層5下的細線路金屬結構61卜612&、 612b、612c、614，輸入到内部電路21、22、23、24的一電源節 點Tp、Up、Vp、Wp，進而將外部電壓vdd分配至内部電路以、 i 22、23、24的電源節點Tp、up、γρ、梆。此外，外部電壓 亦經由保護層5上的金屬線路或平面8卜保護層5的保護層開口 549、559和保護層5下的細線路金屬結構649、659輸入到靜電放 電防護電路抖、45的-電源節點Dp、Dp，。另，一接地參考電壓 Vss是經由保護層5上的金屬線路或平& 82、保護層5的保護層 開口 521、522、524和保護層5下的細線路金屬結構62卜幻厶、 622b、622c、624輸入到内部電路21、22、23、24的一接地節點 65 200816373
MliUA uo-unTWB
Ts、Us、Vs、Ws。此外，接地參考電壓Vss亦經由保護層5上的 金屬82、保護層5的保護層開口 549,、559,和保護層5下的細線 路金屬結構649’、659’連接到靜電放電防護電路44、衫的一接地 節點 Dg、Dg，。 另本實施例的其它相關内容係與第一實施例、第二實施例以 及第三實施例相同，都將在後續的第15圖系列、第16圖系列、 第Π圖系列、第18圖系列與第19圖系列中進一步詳細說明。 此外，在第三實施例中敘述的重新配置線路亦可適用在本發 明的第一實施例與第四實施例上，也就是在第一實施例與第四實 施例中，用來接受外部電壓Vdd或接地參考電壓Vss的接觸接墊 (例如第3B圖至第3D圖中的接觸接墊8110、8120，第14B圖至 第第14D圖中的接觸接墊811〇、812〇)亦可利用重配置線路重新定 位到一不同位置的接觸接墊，使此不同位置的接觸接墊位置與細 線路金屬結構的金屬接墊(例如第3B圖至第3〇圖中的金屬接墊 6190、6290 ’第14B圖至第第14D圖中的金屬接塾6490、6490，） 位置不同，然後利用位在此不同位置之接觸接墊上的一導線或凸 塊連接到外部電路。
在本發明的所有實施例(第一實施例、第二實施例、第三實施 例以及弟四貝施例）中，保護層上方(〇ver_passivation)結構的主要特 徵在於·厚的圖案化金屬層(厚度介於2微米至200微米)以及厚的 66 200816373
1VLDO/1UO-U1J TWB 介電層(厚度介於2微米至微米）。第15圖系列與第i6圖系列 刀別揭路一種洋凸（emb〇ssing)製程與一種雙浮凸(如_ mbossing)製私’其可用來製造本發明所有實施例中保護層上方的 圖案化金屬層與介電層。在這兩種製程(第b圖系列與第Μ圖系 列)中，其係利用聚合物材料⑽mer _ri晴為介電層，並形 成在每圖案化金屬層上、每一圖案化金屬層之間以及/或者是每 一圖案化金屬層下。另外，» 15圖系列與第16圖系列是以第三 實施例中的第1GE圖為基礎，並以此作為範例說明本發明所有實 婦佈成偏f層上綠構的方法。齡之，以下所敘述的方法以 其相關說明可適用於本發明的所有實施例。 形成保護層上方結構的製程是在積體電路晶圓(IC wafcr)製程 結束以後開始。請參閱第15A圖所示，其係揭露出一種作為形成 保遵層上方結構的起始材料(starting material)，如圖所示，形成保 4層上方結構的製程是開始在一傳統半導體製造廠(IC fab)製造完 V 成的一積體電路晶圓10上，此晶圓10包括： (一)基底(substrate)l 基底1通常是為一石夕基底(silicon substrate)，此石夕基底可以是 一本質(intrinsic)矽基底、一 p型矽基底或是一 η型矽基底。對於 高性能的晶片，則是使用矽鍺(SiGe)或絕緣層上覆石夕 (Silicon-OiHnsulator ’ SOI)基底。其中，矽鍺基底包括一矽鍺附生 層(epitaxiallayer)在矽基底的表面上，另絕緣層上覆矽基底則包括 67 200816373
MEGA 06-015TWB 一絕緣層(較佳為氧化矽)在一矽基底上，且一矽或矽鍺附生層形成 在絕緣層上。 (二)元件層(device lay er)2 元件層2通常包括至少一半導體元件(semiconductor deviee>， 且此元件層2是在基底1的表面内以及/或是表面上。其中，半導 體元件可以是一金氧半電晶體(MOS transistor)2’，例如N型金氧 半電晶體(NMOS transistor，n-channel MOS transistor)或 P 型金氧 半電晶體(PMOS transistor，p-channel MOS transistor)，且此金氧半 電晶體2’包括一源極201、一汲極202與一閘極203，而閘極203 通常是為一多晶矽(poly silicon)、一複晶金屬矽化鎢(tungsten polycide)、一秒化鶴(tungsten silicide)、一梦化欽(titanium silicide)、 一鈷化矽(cobalt silicide)或一矽化物閘極(salicide gate)。另，半導 體元件亦可以是雙載子電晶體(bipolar transistor)、擴散金屬氧化物 半導體(Diffused M0S，DM0S)、橫向擴散金屬氧化物半導體 (Lateral Diffused M0S，LDM0S)、電荷麵合元件(Charged-Coupled Device，CCD)、互補式金孱氧化物半導體(CM0S)感測元件、光敏 二極體(photo-sensitive diode)、電阻元件(由在矽基底内之多晶矽層 或擴散區所形成）。利用這些半導體元件可以形成各種電路，例如 互補式金屬氧化物半導體(CMOS)電路、N型金氧半導體電路、P 型金氧半導體電路、雙載子互補式金屬氧化物半導體(BiCMOS)電 路、互補式金屬氧化物半導體感測器電路、擴散金屬氧化物半導 68 200816373
丄VJLDer/i UO-U13 TWB 體電源電路、橫向擴散金屬氧化物半導體電路等。此外，元件層2 也包括内部電路20(包括21、22、23、24)在所有實施例中，穩壓 器或變壓器41在第一實施例中，晶片接外電路4〇(包括42、43) 在第三實施例中，以及靜電放電防護電路44在第四實施例中。 (三)細線路結構(fine-line scheme)6 此細線路結構6包括複數細線路金屬層（j^ne_iine metai layer)60、複數細線路介電層(fme_line dielectric layer)3〇以及複數 在細線路介電層30之開口 30’内的導電检塞via plug)60 〇另’細線路金屬結構63包括細線路金屬層6〇與導電栓 基60 ’而此細線路金屬結構63結構在本發明中包括qi)細線路 金屬結構 611、612(包括 612a、612b 及 612c)、614、619、619,、 621、622(包括 622a、622b 及 622c)、624、629 在第一實施例；（2) 細線路金屬結構631、632(包括632a、632b及632c)、634在第二 實施例；（3)細線路金屬結構631、632(包括632a、632b及632c)、 634、639、639’在第三實施例；（4)細線路金屬結構611、612(包括 612a、612b 及 612c)、614、649、659、62 卜 622(包括 622a、622b 及622c)、624、649,及659,在第四實施例。 細線路金屬層60可以是銘層或銅層，或更具體來說，可以是 以濺鍍方式形成的鋁層或者是以鑲嵌方式形成的銅層。所以，細 線路金屬層60可以是：（1)所有的細線路金屬層6〇均為鋁層；（2) 所有的細線路金屬層60均為銅層；(3)底層的細線路金屬層6〇為 69 200816373
MbCiAU6-U15rWB ^ g而頂層的細線路金屬層6〇為銅層；或是⑷底層的細線路金 屬層6〇為銅層，而頂層的細線路金屬層60為銘層。此外，每一 ^»^^ 60 0.05 2 , ^ 以介於0·2微米至i微米之間的厚度為較佳者，另細線路金屬層 6〇若為線路，則其橫向設計標準(寬度)係介於％奈米(__me㈣ 至15微米之間，並以介於2〇奈米至2微米之間為較佳者。 在上述内各中，鋁層通常是利用物理氣相沉積(拖^丨⑶iv叩沉
Deposition ’ PVD)的方式來形成，例如利用驗(sputtering)的方式 來形成，接著透過沈積厚度介於αι微米至4微米之間(較佳為介 於〇·3微米至2微米之間)的一光阻層對此銘層進行圖案化，再來 、子此!呂層進行/堊银刻(wet etching)或一乾钱刻etching)，較佳 的方式是為乾式電漿(dryplasma)钱刻(通常包含氟電漿）。另在鋁 層下可選擇性形成一黏著/阻障層(adhesi〇n/barrier layer)，其中此黏 著/阻P早層可以是鈦、鈦鎢合金、氮化鈦或者是上述材料所形成之 複合層；而在鋁層上亦可選擇性形成一抗反射層(例如氮化鈦）。此 外開口 30可選擇性以化學氣相沉積vap〇r ^叩⑽出⑽， CVD)鎢金屬的方式填滿，接著再以化學機械研磨 mechanical poiish，CMP)的方式研磨鎢金屬層，以形成金屬栓塞 60、 另在上述内容中，銅層通常是利用電鍍與鑲嵌製程(damascene process)的方式來形成’其敘述如下··⑴沈積一銅擴散阻障層(例如 200816373
八 υο-υ l d rWB 厚度介於0·05微米至0·25微米之間的氮氧化合物層或氮化物層); (2)利用電漿辅助化學氣相沈積(plasma enhanced CVD，PECVD)、 旋轉塗佈(spin-on coating)或高密度電漿化學氣相沉積(High Density Plasma CVD vHDPCVD)的方式沈積厚度介於〇丨微米至 2·5微米之間的一細線路介電層30 ’其中此細線路介電層3〇是以 介於0.3微米至L5微米之間的厚度為較佳者；（3)利用沈積厚度介 於0·1微米至4微米之間的一光阻層来圖案化細線路介電層3〇， 其中光阻層的厚度又以介於0.3微米至2微米之間為較佳者，接著 對此光阻層進行曝光與顯影，使光阻層形成複數開口以及/或是複 數溝渠，再來去除此光阻層;(4)利用濺鍍或化學氣相沈積的方式， 沈積一黏著/阻障層與一種子層(seed layer)。其中，此黏著/阻障層 包括鈕、氮化鈕、氮化鈦、鈦或鈦鎢合金，或者是由上述材料所 形成之一複合層。另外，此種子層通常是一銅層，而此銅層可以 是利用濺鐘銅金屬、化學氣相沈積銅金屬，或者是先以化學氣相 沈積-銅金屬，然後再濺錢-銅金屬的方式形成；（5)電鑛厚度介 於0·05微米至2微米之間的一銅層在此種子層上，其中又以電鍍 銅層厚度介於α2微米至1微米之間的—銅層為較佳者；⑹以研 磨(較佳的方式為化學機械研磨)晶圓的方式去除未在細線齡^ 層30之開口或溝渠内的銅層、種子層以及黏著/阻障層，直至暴露 出位在黏著/阻障層下之細線路介電層30為止。在經過化學機械研 200816373
JVLbLrA UO-U13 TWB 作為金屬導體(線路或是平面)或導電栓塞60,(連接兩相鄰的細線 路金屬層60)另外’亦可利用—雙鑲劍dGuble_damaseene)製程， ；人屯鍍製耘與一次化學機械研磨中同時形成導電栓塞60,以 及至屬線路或金屬平面。兩次微景》⑽〇切驰嗯叩㈣製程及兩次電 鍍製程係適用於雙鑲嵌製程上。雙鑲嵌製程在上述單次镶嵌製程 中的圖案化-介電層之步驟⑶與沈積金屬層之步驟⑷間，增加更 多沈積與圖案化另一介電層的製程步驟。 細絲介t層30係彻化學氣相沈積、電賴助化學氣相沈 積、尚饴度電漿化學氣相沉積或旋塗(Spin_〇n)的方式形成。細線路 ;ι電層30的材質包括氧化石夕(silic〇n 〇xide)、氮化秒(siiic〇n nitride)、氮氧化石夕(siiicon oxynitride)、以電漿輔助化學氣相沈積形 成之四乙氧基矽烷(PECVD TEOS)、旋塗玻璃(SOG，矽氧化物或 石夕氧烧基）、氟石夕玻璃(Fluorinated Silicate Glass，FSG)或一低介電 常數(low-K)材質，例如黑鑽石薄膜(BlackDiamond，其係為Applied 4 Materials之產品，公司譯名為應用材料公司）、ULK CORAL(為 Novellus公司之產品)或SiLK(IBM公司)之低介電常數的介電材 質。以電漿辅助化學氣相沈積形成的氧化石夕、以電漿輔助化學氣 相沈積形成的四乙氧基矽烷或以高密度電漿形成的氧化物具有介 於3.5至4·5之間的介電常數K ;以電漿辅助化學氣相沈積形成的 氟矽玻璃或以高密度電漿形成的氟矽玻璃具有介於3.0至3.5之間 的電常數值，而低介電常數介電材料則具有介於L5至3.5之間 200816373
ivir,u/\ uo-υ i d TWB 的介電常數值。低介電常數介電材料，例如黑鑽石薄膜，其係為 多孔性，並包括有氫、碳、矽與氧，其分子式為HwCxSiy〇z。此細 線路介電層30通常包括無機材料(inorganic material)，用以達到严 度大於2微米。每一細線路介電層3〇的厚度係介於〇 〇5微米至2 微米之間。另，細線路介電層30内的開口 3〇,是利用溼蝕刻或乾 蝕刻的方式蝕刻圖案化光阻層形成，其中較佳的蝕刻方式係為乾 餘刻。乾餘刻種類包括氟電漿(f[uorine plasma>。 (四)保護層(passivation lay er)5 保護層5在本發明中扮演著非常重要的角色。保護層5在積 體電路產業中是為一個重要的組成部分，如199〇年由S w〇lf著， 並由Lattice press所發行之“Silic〇n Pr〇cessing ^妝凡幻⑽”第2 冊所述’保護層5在雜電路製針是被定義作躲終層，並沈 積在晶圓的整體上表面上。保護層5係為一絕緣、保護層，可以 防止在組裝與封裝期間所造成的機械與化學傷害。除了防止機械 刮痕之外，保護層5也可以防止移動離子(m〇bile i〇n)，比如是鈉 (sodium)離子’以及過渡金屬(transiti〇nmetal)，比如是金、銅穿 透進入至下方的積體電路元件。另外，保護層5也可以保護下方 的兀件與連接線路(細線路金屬結構與細線路介電層）免於受到水 氣(moisture)的侵入。 保濩層5通常包括一氮化矽(silic〇n nitride)層以及/或是一氮氧 化梦(silicon oxynitride)層，且其厚度是介於〇 2微米至15微米之 73 200816373
MliCiAtKHmTWB 間，並以介於〇·3微米至ι·〇微米之間的厚度為較佳者。其它使用 在保濩層5的材料則有以電漿辅助化學氣相沈積形成的氧化矽、 鬼水加強型—氧化四乙基正石夕酸鹽(plasma-enhanced tetraethyl orthosilicate ’ PETEOS)之氧化物、構石夕玻璃⑽〇Sph〇siii伽e giass， PSG)、删磷砂玻璃(bor_〇spho silicate glass，BPSG)、以高密度 電漿(HDP)形成的氧化物。接著，敘述保護層5由複合層組成的一 些範例，其底部至頂部的順序是為：（1)厚度介於〇1微米至1〇微 米之間(較佳厚度則介於〇·3微米至〇·7微米之間)的氧化物/厚度介 於〇·25微米至ι·2微米之間(較佳厚度則介於〇·35微米至1〇微米 之間)的氮化石夕，這種型式的保護層5通常是覆蓋在以鋁形成之金 屬連接線路上，其中以鋁形成之金屬連接線路通常包括濺鍍鋁及 蝕刻鋁的製程；（2)厚度介於0·05微米至〇·35微米(較佳厚度則介 於〇·1微米至0.2微米之間)的氮氧化合物/厚度介於0.2微米至12 微米(較佳厚度則介於(U微米至〇·2微米之間)的氧化物/厚度介於 〇·2微米至ι·2微米(較佳厚度則介於〇·3微米至〇·5微米之間)的氮 化物/厚度介於〇·2微米至ΐ·2微米(較佳厚度則介於〇·3微米至〇.6 微米之間)的氧化物，這種型式的保護層5通常是覆蓋在以銅形成 之金屬連接線路上，其中以銅形成之金屬連接線路通常包括電 鍍、化學機械研磨與鑲嵌製程。另，上述兩範例中的氧化物層可 以是利用電漿辅助化學氣相沈積形成的氧化矽、電漿加強型二氧 化四乙基正矽酸鹽（plasma_enhanced tetraethy卜ortliosilicate， 200816373
uo_u 丄 j rWB PETEOS)之氧化物、_高岐電漿形成的氧化物。以上的内容 係適用於本發明的所有實施例(第一實施例、第二實施例、第三實 施例與第四實施例）中。 保護層開口 50是利用溼蝕刻或乾姓刻的方式形成，其中又以 乾蝕刻為較佳方式。在本發明中，保護層開口 5〇包括：（1)保護層 開口 511、512、514、519、519,、52卜 522、524 以及 529在第一 實施例中；（2)保護層開口 531、532以及534在第二實施例中；（3) 保護層開口 53卜532、534、539以及539,在第三實施例中；（4) 保護層開口 511、512、514、549、52卜 522、524、549,、559 以 及559’在第四實施例中。此外，保護層開口 5〇的尺寸係介於〇1 微米至200微米之間，並以介於1微米至1〇〇微米之間或5微米 至30微米之間為較佳者，另保護層開口 5〇的形狀可以是圓形、 正方形、長方形或多邊形，所以上述保護層開口 5〇的尺寸是指圓 形的直徑尺寸、正方形的邊長尺寸、多邊形的最長對角線尺寸或 長方形的寬度尺寸，其中長方形的長度尺寸則是介於丨微米至i 屋米’並以介於5微米至200微米為較佳者。對於内部電路而古， 其保護層開口 53卜532、534的尺寸是介於〇」微米至1〇〇微米之 間’並以介於0.3微米至30微米之間為較佳者，對於穩壓器或變 壓器41之保護層開口 519、519,、529或對於晶片接外電路似、 43之保護層開口 539、539’或對於靜電放電防護電路44之保護層 開口 549、549,、559、559,而言，開口的尺寸較大，其範圍係介 75 200816373
MliUAU6-Ui3rWB 於1微米至150微米之間，並贿於5微米至1〇〇微米之間為較 佳者。另外，保護層開口 5〇暴露出細線路金屬層6〇最上層之金 屬接墊(metal _，用以電性連接保護層上方 屬線路或平面。 一晶片10 ’例如矽晶圓(silicon wafer)，係使用不同世代的積 體電路製程技術來製造，例如i微米、〇.8微米、Μ微米、〇 5微 米、0.35微米、0.25微米、0.18微米、〇 25微米、〇 13微米、 奈米㈣、65奈米、45奈米、35奈米、25奈米技術，而這些積 體電路製程技術的世代是以金氧半電晶體2，之閑極長度細^ length)或有效通道長度烛麵丨length)來定義。另晶圓ι〇的尺 寸大小比如是5忖、6对、8对、12忖或18对等。晶圓ι〇係使用 微影製程來製作，此微影製程包含塗佈(_喻、曝光㈣⑽㈣ 以及顯影(developing)光阻。用於製作晶圓1〇的光阻，其厚度是介 於0.1微絲0.4微米之間’並以五倍(5χ)步進曝光機(卿㈣或 掃描機(scanner)曝光此光阻。其巾，步輯光機的倍數是指當光束 從-光罩(通常是以石英構成)投影至晶圓上時，光罩上之圖形縮小 在晶圓上的比例，而五倍(5X)即是指光罩上之圖案比例是為晶圓 上之圖案比例的五倍。使用在先進世代的積體電路製程技術上的 掃描機，通f是以四倍(4X)尺才比例縮小來改善解析度。步進曝 光機或掃描機所使用的光束波長係為436奈米(g_line)、365奈米 (i-line)、248奈米(深紫外光，0叫、193奈米 76 200816373
1V1GU/V uo-u 1D fWB 或13.5奈米(極短紫外光，EUV)。另，高索引侵濁式师姻ex immersion)微影技術亦可用以完成晶圓1〇的細線路特徵。 此外’晶圓ίο是在具有等級10(class 1〇)或更佳(例如等級^ 的無塵室(deanroom)中製作。等級1〇的無塵室允許每立方英吸之 取大灰塵粒子數目係為：含有大於或等於i微米之灰塵粒子不超 過1顆、含有大於鱗於0.5微米之灰餘子不超過1G顆、含有 大於或等於G.3微米之灰絲子不超過3()顆、含有纽或等於〇 2 微权灰餘子不超過75顆、含妓於鱗於Q1财之灰塵粒 子不超過35G顆’而等級丨的無塵室則允許每立方英吸之最大灰 塵粒子數目是為：含有大於或等於G5微米之灰絲子不超過ι 顆、含有大於或等於G.3微米之灰塵粒？不超過3顆、含有大於或 等於0.2微米之灰塵粒子不超過7顆、含有大於或等於〇 ι微米之 灰塵粒子不超過35顆。 請參閱第15B圖所示，當使用銅作為細線路金屬層6〇時，則 需要使用一金屬頂層(metal cap)66(包括66 、669及669，） 來保護保護層開口 50所絲出之銅接墊(eGpperpad)，使此銅接塾 免於受到氧化而侵蝕損壞，並可作為後續晶片的打線接合。此金 屬頂層66包括一鋁(aluminum)層、一金(g〇w)層、一鈦⑽層、一 鈦鎢合金層、一鈕(Ta)層、一氮化鈕(TaN)層或一鎳層。其中， 當金屬頂層66是為一鋁層時，則在銅接墊與金屬頂層66之間形 成有一阻障層(barrier iayer)，而此阻障層包括鈦、鈦鎢合金、氣化 77 200816373
IVUiUA uo-u 1 d fWB =擇=金:::：在本_所有實施例中， 請參閱第15C圖至第15K騎示，其係揭料在如第Μ圖 或弟⑼圖所示之晶圓1G上製造—保護層上方結構 (__PaSSivatiGnseheme)8的製程步驟’射此製程步驟在保護層 上方形成兩層_化金屬層，並_此二_化金屬層連接内部 電路及連接晶片接外。惟，軸此酬只揭露出保護層上方 具有兩層圖案化金屬層，但亦可以使賴第況圖至第况圖所 敘之相同或相似的方式，在保護層上方形成—層_化金屬層、 三層圖案化金屬層、四層_化金屬層或者是更多層賴案化金 屬層。另外，以下所敘述之内容係適用於本發明的所有實施例中。 首先請參閱第15K圖所示，一保護層上方結構8形成在一起 ##^Kstarting material)上，此起始材料係為一半$體 作之一晶圓10(如第15Α圖或第15Β圖所示）。另，保護層上方結 構8包括有圖案化金屬層8〇以及聚合物層(或絕緣層)9〇兩部份， 其中圖案化金屬層8〇包括一層、兩層、三層、四層或更多層的金 屬層，而且此圖案化金屬層80可以比如是除了最頂層的圖案化金 屬層為金層之外’其餘皆為銅層及其黏著/阻障層(例如鉻或鈦嫣合 金）〇 本發明的所有實施例是以圖案化金屬層80包括一屠或兩層圖 案化金屬層作為範例，其係包括： 78 200816373
MECiA U6-U1MWB (一） 圖案化金屬層801，包括(1)811與821在第一實施例中； (2)831(包括 831a、831b)在第二實施例中；（3) 83r、831(包括 831a、 831b)在第三實施例中；以及⑷811與821在第四實施例中。 (二) 圖案化金屬層802，包括(1)812在第一實施例中；(2)832在第 二實施例中；（3)832(包括832a、832b)在第三實施例中；以及(4) 812 在第四實施例中。 另，圖案化金屬層80的材質包括金、銀、銅、鈀、鉑、铑、 釕、鎳，而構成金屬線路或平面的圖案化金屬層80通常是由金屬 堆疊而成的4复合層。在第15K圖中，圖案化金屬層801與圖案化 金屬層802均是一複合層，其中複合層的底層是為一黏著/阻障/ 種子層(adhesion/barrier/seedlayer)8011、8021，其係包括：（1)8111、 8121 與 8211 在第一實施例中；（2)8311、8311a、8311b 與 8321 在 第二實施例中；（3)831卜831 la、831 lb、8321a與8321b在第三實 施例中；以及(4)8111、8211與8121在第四實施例中；另，複合 層的頂層是為一厚金屬層8012、8022，其係包括：（1)8112、8122 與8212在第一實施例中；（2)8312、8312a、8312b與8322在第二 實施例中；（3)8312、8312a、8312b、8322a與8322b在第三實施例 中；以及(4)8112、8212與8122在第四實施例中。 在上述內容中，黏著/阻障/種子層8011、8021包括一黏著/阻 障層(圖中未示)以及位在黏著/阻障層上的一種子(seed)層(圖中未 示），其中此黏著/阻障層的材質可以是鈦、鎢、鈷、鎳、氮化鈦、 79 200816373
ivu^vj^ υο-υ l jTWB 鈦嫣合金、叙、鉻、銅、鉻銅合金、组、氮化钽、上述材質所形 成之合金或疋由上述材質所組成的複合層。$，黏著/阻障層可以 利用電鍍(eiec_ating)、無電電鍍(elec^ss pla_ 沈積或物理氣相沉積(例如濺鏟)的方式形成，其中又以物理氣相沉 積為祕齡成方式’例如金屬濺錄製程ϋ骑/阻障層的 厚度係介於0.02微米至0.8微米之間，並以介於〇 〇5微米至〇 2 微米之間的厚度為較佳者。 黏著/阻障/軒層贿、搬〗蘭的鮮層可有槪後續的 電鍍製程’驗種子層通常是細物理敏沉誠猶製程的方 式來形成。此外’用於種子層的材質可以是金、銅、銀、錄、把、 铑、銘或舒’而且通常是與後續電鑛製程中的厚金屬層材質相同。 另’種子層可以利用電鍍、無電電鑛、化學氣相沈積或物理氣相 沉衡物麵)的方式形成，針又崎職相_紐佳的形成 方式，例如金屬賤鍍製程。種子層的厚度係介於〇.〇5微米至U 微米之間’而以介於0.05微米至〇.8微米之間的厚度為較佳者。 厚金屬層觀、8〇22是以低電阻導體形成，而且通常是利用 電鍍方式形成’此外’厚金屬層8012、8〇22的厚度通常是介於〇 5 微米至100微米之間，並以介於3微米至2〇微米之間的厚度為較 隹者，而厚金屬層8012、8022的材質可以是金、銅、銀、錄^鈀： :铑、鉑或釕’其中金、銀、鈀、铑、鉑或釕的較佳厚度係介於Μ 微米至15微米之間’銅的較佳厚度是介於15微米至％微米之 200816373
MbUAUb-unTWB 間，而鎳的較佳厚度則是介於〇·5微紅6微米之間。另，亦可選 擇性形成一防護/阻障(cap/barrier)層(圖中未示)在厚金屬層8Q12、 8022上’作為保護或擴散阻障之用。此防護/阻障層可以利用電 鑛、無電電Μ、化學氣相沈積或物理氣相沉積(例如濺鑛)的方式形 成’並以電鍍方式沈積形成為較佳者。另，防護/阻障層的厚度係 介於〇·〇5微米至5微米之間的範圍，其中又以介於〇·5微米至3 微米之間的厚度為較佳者。此防護/阻障層可以是一鎳層、鈷層或 是釩層。此外，在組裝(assembly)或封裝上，可選擇性形成一組裝 接觸(assembly-contact)層(圖中未示)在厚金屬層8012、8〇22或防護 /阻障層(圖中未示)上，特別是形成在圖案化金屬層8〇最頂層的厚 金屬層或防護/阻障層（圖中未示)上。此組裝接觸層可以作為打線 接合或者是作為焊料助溼劑(solder wettable)，進而用來打線 (wirebonding)、金連接(gold connection)、焊料球焊接(solder ball mounting)或焊接(solder connection)。另，組裝接觸層可以是金、 銀、翻、纪、铑或釕。頂端聚合物層(p〇lymer吻01^99内的聚合物 層開口 990(包括9919與9929在第一實施例中；9939與9939,在 第三實施例中；以及9949與9949,在第四實施例中)暴露出位在最 頂端之圖案化金屬層80的接觸接藝(contact pad)8000(包括8110與 8120在第一實施例中；8310與8320在第三實施例中；以及8110 與8120在第四實施例中)表面。連接到聚合物層開口 990所暴露出 之組裝接觸層可以是一打線導線(bonding wire)、一焊料球(以電鍛 200816373
iviiiUAuo-uorWB 形成之焊料球或以焊接方式連接一焊料球)、一金屬球(比如是以電 鍍形成之錫銀合金或以焊接方式連接一錫銀合金)、在其它基底或 晶片上之一金屬凸塊(metal bump)、在其它基底或晶片上之一金凸 塊(gold bump)、在其匕基底或晶片上之一金屬柱(metaip〇st)或者是 在其它基底或晶片上之一銅柱(copperp〇st)。對於以濺鍍形成的鋁 或是以電鍍形成的銅(利用化學機械研磨鑲嵌製程形成)所製成的 積體電路接觸接墊(contact pad)，保護層上方的金屬線路或平面可 以是下列所述之其中-種型式，由下到上分別是：⑴欽鶴合金/以 麟形成之金材質的種子層/以電鍍形成之金；⑺鈦/峨鑛形成之 金材質的種子層/以電鍍形成之金；(3)组/⑽鑛形成之金材質的種 子層/以電鍍形成之金；（4)鉻/以濺鍍形成之銅材質的種子層/以電 鍍形成之銅，(5)鈦鶴合金/以濺娜成之銅材質的種子層/以電錢形 成之銅；（6)组/以濺鍍形成之銅材質的種子層/以電鑛形成之銅；⑺ 鈦/以濺鑛形狀銅材質的種子層/以電鍍形成之銅；⑻鉻、鈦鶴合 i如鈦或组/卩濺鑛形成之銅材質的種子層/以電鑛形成之銅/以電錄 形成之鎳，（9)鉻、鈦鎢合金、鈦或组/以丨賤鑛形成之銅材質的種子 層/以迅鍍形成之銅/以電鍍形成之鎳/以電鍍形成之金、銀、銘、他、 铑或釕，以及(10)鉻、鈦鶴合金、鈦或组/以麟形成之銅材質的 種子層/以電鑛形成之銅/以電鑛形成之鎳/以無電電鑛形成之金、 銀、銘、把、姥或釕。每-圖案化金屬層8〇的厚度係介於2微米 至5〇微米之間，並时於3微米至％微米之間的厚度為較佳厚 82 200816373
ινιτ,ο/Λ. uo-uuTWB 度，另圖案化金屬層80若是金屬線路，則其橫向設計標準(寬度) 係介於1微米至200微米之間，並以介於2微米至50微米之間為 較佳者，而圖案化金屬層80若是金屬平面，特別是作為電源或接 地參考電壓平面，其橫向設計標準(寬度)則是以大於2〇〇微米為較 佳者。此外，兩相鄰之金屬線路或平面的最小距離係介於丨微米 至500微米之間，並以介於2微米至15〇微米之間為較佳者。 在本發明的某些應用中，金屬線路或平面可以僅包括以濺鍍 方式所形成之厚度介於2微米至6微米間(較佳是介於3微米至5 微米間）的紹以及位在此I呂層下的一選擇性黏著/阻障層（包括鈦、 鈦鶴合金、氮化鈦、鈕或氮化组層）。 繼續，一接觸結構(contact structure)89可選擇性形成在圖案化 金屬層80的接塾8000上。此接觸結構89可以是一金屬凸塊(metal bump)、一焊料凸塊(s〇ider bump)、一焊料球(s〇ider ball)、一金凸 塊(gold bump)、一 銅凸塊(copper bump)、一金屬接墊(metal pad)、 、一焊料接墊(solder pad)、一金接墊(§〇1(1坪(1)、一金屬柱(111伽1 post)、一焊料柱(solder post)、一金柱(gold post)或一銅柱(copper post)。一凸塊底層金屬(under bump metal，UBM)層位在此接觸結 構89下，此凸塊底層金屬層包括鈦、鈦鎢合金、氮化鈦、鉻、銅、 鉻銅合金、鈕、氮化鈕、鎳、鎳釩合金、釩或鈷層，或者是由上 述材料所組成的複合層。此接觸結構89(包含凸塊底層金屬層)可 以是下列所述之其中一種型式，由下到上分別是：⑴鈦/金接墊(金 83 200816373
IVliiU/V UO-U13 TWB 層的厚度係介於1微米至15微米之間）；（2)鈦鎢合金/金接墊(金層 的厚度係介於1微米至15微米之間）;(3)鎳/金接墊(鎳層的厚度係 介於〇·5微米至10微米之間，金層的厚度則介於0.2微米至15微 米之間）；（4)鈦/金凸塊(金層的厚度係介於7微米至40微米之間）； ⑶鈦鎢合金/金凸塊(金層的厚度係介於7微米至40微米之間）；⑹ 鎳/金凸塊(鎳層的厚度係介於〇·5微米至10 米之間，金層的厚 度則介於7微米至40微米之間）；（7)鈦、鈦鎢合金或鉻/銅/鎳/金接 墊(顧I層的厚度係介於0.1微米至10微米之間，金層的厚度則介於 〇·2微米至15微米之間）；⑻鈦、鈦鎢合金、鉻、鉻銅合金或鎳釩 合金/銅/鎳/金凸塊(銅層的厚度係介於〇.1微米至10微米之間，金 層的厚度則介於7微米至40微米之間）；（9)鈦、鈦鎢合金、鉻、 鉻銅合金或鎳釩合金/銅/鎳/焊料接墊(銅層的厚度係介於0·1微米 至1〇微米之間，焊料層的厚度則介於0.2微米至30微米之間）； (i〇)鈦、鈦鎢合金、鉻、鉻銅合金或鎳釩合金/銅/鎳/焊料凸塊或焊 料球(銅層的厚度係介於(U微米至1〇微米之間，焊料層的厚度則 介於10微米至500微米之間）；（11)鈦、鈦鎢合金、鉻、鉻銅合金 或鎳釩合金/銅柱(銅層的厚度係介於1〇微米至300微米之間);(12) 欽、鈦鎢合金、鉻、鉻銅合金或鎳鈒合金/銅柱/鎳(銅層的厚度係 介於10微米至300微米之間）；（13)鈦、鈦鎢合金、鉻、鉻銅合金 或鎳釩合金/銅柱/鎳/焊料(銅層的厚度係介於10微米至300微米之 間’焊料層的厚度則介於丨微米至20微米之間);(14)鈦、鈦鎢合 84 200816373
MliUAUO-UlDrWB 金、鉻、鉻銅合金或鎳飢合金/銅柱/鎳/焊料(銅層的厚度係介於10 微米至300微米之間，焊料層的厚度則介於20微米至100微米之 間）。另’組裝的方式可以是打線、捲帶自動接合(Tape Automated Bonding，TAB)、玻璃覆晶封裝(chip-on_glass，COG)、晶片直接 封裝(chip_on-board，COB)、球閘陣列基板覆晶封裝(flip chip 〇n BGA substrate)、薄膜覆晶接合(chip-on-film，COF)、堆疊型多晶 片封裝結構(chip-on-chip stack interconnection)、石夕基底上堆疊型晶 片封裝結構(chip-on-Si-substrate stack interconnection)等尊。 保護層上方結構8的另一個重要特點是：在圖案化金屬層8〇 上、下或之間係使用聚合物材料作為介電層或是絕緣層。聚合物 材料的使甩可製造厚度大於2微米的介電層。由聚合物材料形成 的聚合物層，其厚度可介於2微米至100微米之間，並以介於3 微米至30微米之間的厚度為較佳者。使用在保護層5上的聚合物 層90(包括95、98、99)可以是聚醢亞胺(p〇iyimide，PI)、苯基環丁 烯(benzocyclobutene，BCB)、聚對二曱苯(paryiene)、環氧基材料 (epoxy-based material)，例如環氧樹脂或是由位於瑞士之Renens 的 Sotec Microsystems 所提供之 photoepoxy SU_8、彈性材料 (elastomer) ’例如矽酮(siiicone)。另，使用在印刷電路板產業中的 焊罩(solder mask)材料可以甩來作為頂端聚合物層99(位在所有圖 案化金屬層80上之最頂端的聚合物層)。聚醮亞胺可以是一感光性 材料(photosensitive material：^此外，聚醯亞胺可以是―非離子性 85 200816373
ivix:vj/\ uu-uuTWB
?«S^(non.i〇nicp〇lymide) , ^ ^ a AsaW i>^i|^^^^^(ether^basedp^^ vPIMEL™〇 y^j^M 亚不會擴散或穿透顺離子性雜亞胺中，所以允許銅和聚醯亞 胺之間可以直接接觸’且由於非離子性聚醯亞胺的關係，保護層 上方結構8中之銅線路或平面間的距離可以靠近到i微米，比如 是1微米至5微米之間，換言之，兩金屬線路或平面間的距離係 可以大於1微米。此外，對於以銅為材質之金屬線路或平面及覆 蓋該金屬線路或平面之聚合物層為非離子性聚醯亞胺時，金屬線 路或平面上可以選擇性不需防護層扣〇纪如〇11(；叩），例如一鎳防護 層(Ni cap layer)。當然，在形成金屬線路或平面時，也可以形成比 如是鎳的防護層在銅層上，更可以防止銅離子擴散到聚合物層中。 如第15K圖所示，在聚合物層中形成開口的目的是為了用來 相互連接不同的圖案化金屬層8〇、用來連接下方的細線路金屬層 60或者是用來連接外部電路(extemai circuit)。此聚合物層開口包 括(1)9919、9929、9829、9519、9519,、9511、9512 與 9514 在第 一實施例中；（2)9831、9834、9531、9532與9534在第二實施例 中；（3)9939、9939,、9831、9834、9839、9539、9539,、9531、9532 與 9534 在第三實施例中；以及(4)9949、9949,、9849,、9549、9511、 9512與9514在第四實施例中。聚合物材料可以是感光性 (photo-sensitive)或是非感光性(non-photo-sensitive)。對於感光性聚 合物，其係利用曝光與顯影的方式來定義及圖案化聚合物層開 86
,TWB 200816373 口，而對於賴紐聚合物，其顧過第—錢佈—光阻層在聚 合物層上時定義開口，接著對此光阻進行曝光與顯影以形賴口 在光阻中’再舞此光_叫暴糾之聚合物層進行腿刻或 乾鍅刻以形賴口在聚合物射，最後藉由去除光阻完成聚合物 層開口的職。聚合_ _的尺賴介於2微米至麵微米之 間，並以介於5微米至細微米之間為較佳者。絲在某些設計 中，聚合物層開口亦有可能會超過测微米的尺寸。另聚人物 層開口可㈣料成_、具有_的正相(__冊口制 square)、矩形或多邊形。 聚口物層％係位於保護層5與圖案化金屬層最底端之 間。透過聚合物層95内的聚合物層開口 95〇，訊號、電源_或 Vcc)以及/或是接地參考電壓(Vss)可以在細線路金屬層⑼盥圖案 化金屬層8G之間進行傳送。對於内部電路2()(包括2卜22、^、 叫’聚合物層開口 9別、9532、簡齡卿準保護制口別、 532、534，且其聚合物層開口 9531、9532、9534的尺寸是介於」 微米至300微米之間’並以介於3微米至觸微米之間為較佳者。 對於穩壓器或變墨器W，聚合物層開口、㈣、
9514係分別對準保護層開口 519、519,、5U、512、514 ;對於晶 片接外電路4〇(包括42、句，聚合物層開口 Μ39、⑹9, H 534係刀別對準保護層開口 539、539,、531、532、534 ; 對於靜電放電防魏路44，聚合物層開口州9、⑹1、⑹2、％工4 87 200816373 ΜϋυΑ υο-υΐΜΛνΒ 係分別對準保護層開口 549、511、512、514，另聚合物層開口9519、 9519’、9511、9512、9514，或聚合物層開口 9539、9539,、953 卜 9532、9534或者是聚合物層開口 9549、9511、9512、9514的尺寸 可以較大，其範圍係介於5微米至1000微米之間，並以介於10 微米至200微米之間為較佳者。在保護層開口 5〇上的聚合物層開 口 950具有兩種開口型式，在第一種開口型式中，聚合物層開口， 例如聚合物層開口 9531，係大於下方的保護層開口 531，且聚合 物層開口 9531的聚合物侧壁是位在保護層5上。在此種型式中， 可以形成一個較小的保護層開口 531，進而在細線路金屬層頂端形 成一個較小的接觸接墊’所以此種開口型式允許最頂端之細線路 金屬層的、，、田線路具有較南的繞線密度(r〇uting dens^y);在第二種開 口型式中’ f合物層開口的底部，例如聚合物層開口 Μ%的底部， 係小於下方的碰賴口 539，且聚合物· 口(例如聚合物層開 口 9539)的聚合物側壁是位在細線路金屬層頂端之金屬接塾上。而 在此觀式中’ ♦合物層95覆蓋住保護層開口的侧壁，且聚合物 層開’如聚合物層開口 9539)側壁的斜率小於保護層開口侧壁 的斜率’並使後續金屬濺鍍形成之黏著/阻障/種子層隨具有較 好的階梯覆蓋零)。較好的黏著/阻障/種子金屬階梯覆蓋 ^晶片之可靠度是很重要的，這是因為較好的黏著/阻障/種子金 白梯覆现可以防止厚金屬層的金屬擴散到下方的線路或聚合物 88 200816373
υο-υ i d TWB 層中’以防止介金屬化合物(Inter-metallic compound ; IMC)的產生 或者是金屬擴散的現象發生。 聚合物層98内的聚合物層開口 980係位在圖案化金屬層801 與圖案化金屬層802之間。對於内部電路21、22、23、24，聚合 物層開口 9831、9834的尺寸係介於1微米至3〇〇微米之間，並以 介於3微米至1〇〇微米之間為較佳者。對於穩壓器或變壓器41之 聚合物層開口 9829，或晶片接外電路4〇(包括42、43)之聚合物層 開口 9831、9834、9839或者是靜電放電防護電路44之聚合物層 開口 9849’的尺寸可以較大，其範圍介於5微米至丨力㈨微米之間， 並以介於10微米至200微米之間為較佳者。 由頂端聚合物層99内的聚合物層開口 99〇所暴露出之圖案化 金屬層802最頂端的接墊可用來連接外部電路，或者是在晶片測 試(chiptesting)中作為探針的接觸點。對於内部電路21、^、、 24,頂端聚合物層99並未設有聚合物層開口；另，穩壓器或變壓 器41之聚合物層開口 9919、觸，或晶片接外電路4〇(包括42、 43)之聚合物層開口 9939或者是靜電放電防護電路料之聚人物層 開口 9949、綱9,的尺寸可以較大，其範圍介於5微米至⑽曝 米之間，並以介於10微米至2〇〇微米之間為較佳者。 輸入保護層上方結構8巾的訊號、電源或接地參考電壓係透 過細線路結構6而傳送至内部電路2〇、穩壓器或變壓1^^^ 接外電路40或者是靜電放電防護電路44中。另，細線路金=結 89 200816373
Jvmu a υο-υ 13 Γ WB 構63可以是以最短路徑方式(例如以約略對準的堆疊方式)所形成 之細線路金屬層60以及導紐塞6G，，如第说圖所示之631、 632、634、639 與 639,。 製作彳减層JiS結構8的姆彡技術係顯著不同於製作保護層 下方積體電路的微影技術。保護層上方的微影製程同樣也包括有 塗佈、曝光細影光阻。絲軸健層上方結構8的光阻有兩 種型式’其係為：（1)濕膜光阻(1咖_〇恤_)，其係利用單一或 多重的旋轉塗佈方式或者是印刷(P越ng)方式形成。此濕膜光阻的 厚度係介於3微米至60微米之間，而以介於5微米至4〇微米之 間為較佳者；以及(2)乾膜光阻(dry film photoresist)，其係利用貼合 方式(laminating method)形成。此乾膜光阻的厚度係介於3〇微米至 300微米之間，而以介於5〇微米至15〇微米之間為較佳者。另外， 光阻可以是正型(p0Sitive_type)或負型(negative4ype)，而在獲得更 好解析度上，則以正型厚光阻(positive-type thick ph〇t〇resist)為較佳 者。當聚合物層是為感光性材質時，可以僅利用微影製程(無須蝕 刻‘私)來圖案化聚合物層上。利用一對準機(以丨职沉)或一倍(IX) 步進曝光機曝光此光阻。此一倍(1义)係指當光束從一光罩(通常係 以石英或玻璃構成)投影至晶圓上時，光罩上之圖形縮小在晶圓上 的比例’且在光罩上之圖案比例係與在晶圓上之圖案比例相同。 對準機或一倍步進曝光機所使用的光束波長係為436奈米 (g-line)、397 奈米(h_line)、365 奈米(i_lineh^ 200816373
ivLbu/\ υο-υ 13 TWB h-line)或 g/h/i line(結合 g_line、h-line 與 i-line)。使用光束波長為 g/h line或g/h/i line的一倍步進曝光機(或一倍對準機)可在厚光阻 或厚感光性聚合物的曝光上’提供較大的光強度(lightintensity)。 由於保護層5可以保護下方的金氧半電晶體以及細線路結構 6免於受到水氣的侵入以及鈉或其它移動離子和金、銅或其它過渡 金屬的穿透，所以一積體電路晶圓上的保護層上方結構8可以在 一等級10或者是較不嚴密的(less stringent)環境下(例如等級丨⑽) 的無塵室中進行處理。一等級100的無塵室允許每立方英呎之最 大灰塵粒子數目係為：含社於或等於5微米之灰塵粒子不超過 1顆、含有大於或等於1微米之灰塵粒子不超過1〇顆、含有大於 或等於〇·5微米之灰塵粒子不超過励顆、含有大於或等於〇·3微 米之灰塵粒子不超過300顆、含有大於或等於〇·2微米之灰塵粒子 不赵k 750顆3有大於或等於微米之灰塵粒子不超過3獅 顆。 元件層2包括有内部電路2〇(包括21、22、23與24)在所有實 $例中，以及⑴穩壓器或變壓器41在第—實施例中，·⑺晶片接外 々（匕括42 43)在第三實施例中;（3)靜電放電防護電路44 ^第例中。在本發明之所有實施例中，内部電路如(包括 曰24)包括—訊號節點(signalnode)，且此訊號節點(signal )疋不/、外。卩(日日片外部)電路連接。而當内部電路肋的訊號需 ' 卜路蚪，在連接到外部電路之前，訊號必須先經過 200816373
Miiu a υο-υ 13 fWB 一晶片接外電路，例如晶片三態緩衝器、晶片接外驅動器、晶片 接外接收器或其它晶片接外輸入/輸出(1/〇)電路。因此，内部電路 並不包括晶片接外電路。 在本發明中，内部電路20(包括21、22、23、24)除了可以是 一反或閘(NOR gate)或一反及閘(NAND gate)之外，亦可以是一反 相器(inverter)、一且閘(ANDgate)、一或閘(〇Rgate)、一靜態隨機 存取圮憶體單元(SRAM cell)、一動態隨機存取記憶體單元(DRAM cell) 非揮發性石己十思體早元(non-volatile memory cell)、一快閃記 憶體單元(flash memory cell)、一可消除可程式唯讀記憶體單元 (EPROM cell)、一唯讀記憶體單元(R0MceU)、一磁性隨機存取記 憶體（magnetic RAM，MRAM)單元、一感測放大器（sense amplifier)、一運放算大器(operational ampUfler，〇p Amp、〇pA)、 加法 (adder)、^ —多工裔(multiplexer)、^—雙工器(diplexer)、一 乘法器(multiplier)、一類比/數位轉換器(A/D c〇nverter)、一數位/ 類比轉換器(D/A converter)、一互補式金屬氧化物半導體感測元件 早元(CMOS sensor cell)、一光敏二極體(photo-sensitive diode)、一 互補式金屬氧化物半導體、一雙載子互補式金氧半導體、一雙載 子 ％路(1)丨卩〇1&1% circuit)或類比電路(analog circuit)。 此外，内部電路20(包括21、22、23、24)是至少由一金氧半 電晶體(MOS transistor)所構成，例如反或閘、或閘、且閘或反及閘 是至少由一金氧半電晶體所構成，另金氧半電晶體可以是“通道 92 200816373
iviiiu/\ υο-υ 13 TWB 寬度(Channel width)/通道長度(Channel length)” 比值介於 〇·ΐ 至 5 之間或是介於0·2至2之間的一 N型金氧半電晶體，或是“通道 寬度/通道長度”比值介於0.2至10之間或是介於〇·4至4之間的 一 Ρ型金氧半電晶體。在第一實施例中，内部電路20(包括21、 22、23、24)可以是一電源管理晶片(p0wer management chip)或是一 電源供應晶片(power supply chip)，此電源管理晶片與電源供應晶 片是至少由一金氧半電晶體所構成，且金氧半電晶體可以是“通 道宽度/通道長度”比值介於4,000至400,000之間或是介於4,〇〇〇 至40,000之間的一 ρ型金氧半電晶體，或是“通道寬度/通道長 度比值介於2,000至200,000之間或是介於2,〇〇〇至2〇,〇〇〇 <間 的一 N型金氧半電晶體，而流經金屬線路或平面81、82的電流則 是介於500毫安培至50安培之間或是介於5〇〇毫安培至5毫安培 之間。 S ’内部電路2〇可以利用它的峰值輸入或輸出電流(即流經金 屬線路或平面的電流)來定義，或者是以它的金氧半電晶體尺寸(通 道寬度除以通道長度的比值)來定義。—晶片接外電路4〇(包括 42、43)，也可以利用它的峰值輸入或输出電流(即流經金屬線路或 平面的電流)來定義，或者是以它的金氧半電晶體尺寸(通道寬度除 以通道長度的比值)來絲。而此内部電路2Q.以及晶片接外電路 40(包括42、43)的定義係適用於本發明之所有實施例中。 因此’播明可透過賴層下麵轉路滅賴及保護層 93 200816373
ΜϋυΑ uo-unTWB 上方的金屬線路或平面分別連接同一線路元件中至少二金氣半 晶體的閘極與閘極、閘極與源極、閘極與汲極、源極與源極 極與汲極或者是汲極與汲極。 電 源 以下將敘述與比較本發明所有實施例中，保護層上方妗構8 之圖案化金屬層80與細線路金屬層60兩者間的尺寸特徵與電性 特性(electrical characteristic)。 (1)金屬線路之厚度 每-圖案化金屬層8G的厚度係介於2微来至15()微米之間， 並以介於3微米至2〇微米之間為較佳者，而每一細線路金屬層曰的 的厚度則介於0.05微米至2微米之間，並以介於〇·2微米至j微 米之間為較佳者。 ' 對於依照本發明之實施例所設計的一晶圓，一保護層上方圖 案化金屬層的厚度献於任—細線路金屬層的厚度，且兩者的厚 度比是介於2至250之間的範圍，而以介於4至2〇之 = (2)介電層之厚度 每-保護層上方介紐(通常為有機材料，例如聚合物)的厚 度，如聚合物層90的厚度，係介於2微米至15〇微米之間，並以 伽微米至3〇微米之間為較佳者，而每_細線路介電層3〇(通 韦為無機材料，例如氧化物或氮化物)的厚度則介於_微米至2 微米之間’並贿於().2絲至丨微叙間為較佳者。 94 200816373
ivu^vj.rv wyj i j TWB 對於依照本發明之實施例所設計的晶圓，一保護層上方介電 層的厚度係大於任一細線路介電層的厚度，且兩者的厚度比係介 於2至250之間的範圍，而以介於4至20之間的範圍為較佳者。 ⑶金屬層之片電阻(sheet resistance)與電阻 一金屬層的片電阻是藉由計算金屬電阻率(metal 以金屬厚度而得。一銅(厚度為5微米)材質之保護層上方圖案化金 屬層的片電阻大約為每平方(per square)4毫歐姆(miii-ohm)，而對 於一金(厚度為4微米）材質之保護層上方圖案化金屬層的片電阻 則大約為每平方5.5毫歐姆。一保護層上方圖案化金屬層的片電阻 係介於每平方0·1毫歐姆至每平方10毫歐姆之間的範圍，並以介 於每平方1毫歐姆至每平方7毫歐姆之間的範圍為較佳者。以濺 鍍形成之鋁(厚度為〇·8微米)材質的細線路金屬層，其片電阻大約 為每平方35笔歐姆，而對於以鑲嵌製程形成一銅(厚度為0.9微米) 材質的細線路金屬層，其片電阻則大約為20 毫歐姆。一細線路金 屬層的片龟阻係介於每平方毫歐姆至每平方4⑻毫歐姆之間的 範圍並以;丨於母平方15毫歐姆至每平方刪毫歐姆之間的範圍 為較佳者。 金屬線路的單位長度電阻(resistance per unit length)是藉由 ^算片電阻除以其寬度而得。保護層上方ffi案化金顧的橫向設 物準(見度介於2微米至2⑻微米之間，並以介於2微米至 50微米之間為較佳者，而細線路金屬層的橫向設計標準(寬度)則 95 200816373
MEUA υϋ-UlMWB 疋；丨於20奈米至i5微米之間，並以介於奈米至2微米之間為 較佳者。一保護層上方圖案化金屬層的每毫米電阻(resistance per mm)係介於母耄米長(resistance per mm length)2毫歐姆至每毫米長 5歐姆之間，並以介於每毫米長5〇毫歐姆至每毫米長2·5歐姆之 間為較佳者，而一細線路金屬層的每毫米電阻則是介於每毫米長 500耄歐姆至每毫米長3,〇〇〇歐姆之間，並以介於每毫米長$㈨毫 歐姆至每毫米長5〇〇歐姆之間為較佳者。 對於依照本發明之實施例所設計的晶圓，一保護層上方圖案 化金屬層的單位長度電阻係小於任一細線路金屬層的單位長度電 阻，且兩者的單位長度電阻比(細線路金屬層比保護層上方圖案化 金屬層)係介於3至250之間的範圍，而以介於10至3〇之間的範 圍為較佳者。 (4)金屬線路之單位長度電容(capacitance㈣血紅ieng也） 單位長度電谷係與介電質的類型和厚度、金屬線路的寬度、 距離和厚度以及水平方向和垂直方向上的周圍金屬有關。聚醯亞 胺的介電常數大約為3·3，而苯基環丁烯的介電常數則大約為2.5。 接著，請先參閱至第20圖所示，其係揭露出在同一圖案化金屬層 802上，一圖案化金屬層8〇2χ具有兩相鄰的圖案化金屬層8〇办 與圖案化金屬層802z ’以及在圖案化金屬層8〇2下具有一圖案化 金屬層801w’且此圖案化金屬層801w是利用一聚合物層98與圖 案化金屬層802分隔。同樣地，第20圖也揭露出在同一細線路金 96 200816373
MJbUA υο-υ 13 fWB 屬層602上，一細線路金屬層6〇2x具有兩相鄰的細線路金屬層 602y與細線路金屬層602z，以及在細線路金屬層6〇2下具有一細 線路金屬層601w，且此細線路金屬層6〇lw是利用一細線路介電 層30與細線路金屬層602分隔。 圖案化金屬層802x與細線路金屬層6〇2χ之單位長度電容包 括有三個組成要素：（1)板極電容(platecapacitance)，, 其係為金屬線路或平面寬度除以介電質厚度之比值的一函數； 耦合電容(coupling capacitance)，Qx(=Cxy+Cxz)，其係為金屬線路或 平面厚度除糾_金屬祕或平面之間關距(line spadng)之比 值的-函數，以及⑶邊緣電容(ftinging capacitance)，c权(=Cfl+c。， 其係為金屬線路或平面之厚度、相鄭金屬線路或平面之間的間距 與二电貝厚度之一函數。一圖案化金屬層的每毫米電容係介於每 毫米長0.1PF(pic〇 Farads)至每毫米長2奸，並以介於每毫米長 们PF至每絲長l.5pF之間為較佳者，而—細祕金屬層的每毫 米電容則是介於每絲長〇.城至每毫米長4奸，並以介於每毫米 長〇.4pF至每毫米長2pF之間為較佳者。 时對於触本發明之實施例所設計的晶圓，—贿化金屬層的 單^長度電容制、於任_細線路金屬層的單錄度電容，且兩者 的早位長度電容比(細線路金屬層比圖案化金屬層)是介於Μ至2〇 之間的範圍，而以介於2至1()之間的範圍為較佳者。 (5)金屬線路之電阻電容常數(RCc〇n麵） 97 200816373
ivmo/\ υο-uoTWB -金屬線路上的訊號傳遞時間係利用阻容延遲邮d㈣來 計算。基於上述(3)與(4)之内容，一圖案化金屬層的阻容延遲是介 於每毫米長_3至lGps(pi⑽咖d)的範圍之間並以介於每毫 米長0.25至2ps(pico second)的範圍之間為較佳者，而一細線路2 屬阻觀制是介於每毫米長1G至雇购⑹__範 圍之間’並以介於每毫米長40至500ps(pic〇獻㈣的範圍之間為 較佳者。 _本個之實施靖料的晶圓，—圖減金屬層的 單位長度阻容傳遞時間(RC paopagati〇n time)係小於任一細、祕 屬層的單位長度阻容傳遞_，且兩者的單位長度阻容傳遞延遲 時間(RC paopagation delay time)比(細線路金屬層比圖案化金屬層） 是介於5至500之間的範圍，並以介於1〇至3〇之間為較佳者: 再來，請參閱回第15C圖至第15L圖所示，其係揭露出在已 元成之晶圓10(如苐15A圖或第15B圖所示)上，形成保護層上方 結構8的製作步驟。每一圖案化金屬層8〇係利用浮凸製程(與保護 層5下的鑲嵌銅製程作為對比)來形成。請參閱第15C圖所示，一 聚合物層95沈積在保護層5上，並透過聚合物層開口 950暴露出 保護層開口 50所暴露的金屬接墊600。假若此聚合物是為液體形 式(liquid form)，其係可以利用旋轉塗佈或者是印刷的方式來沈積 形成’而假若此聚合物為一乾膜(dry film)，則此乾膜可以利用一 貼合方式來形成。對於感光性聚合物，聚合物層95係利用對準機 98 200816373
MbUA Ub-υ 13 TWB 或-倍(IX)步進曝光機通過鮮的光線來進行曝光，並透過顯影 而在聚合㈣95巾形成聚合物相^ 絲合物為非感光性 時’則必須删級’並透過傳統的郷製絲_化出聚合物 層開口 950。圖案化聚合物層的方式，可以是下列的方式：在塗佈 光阻之刖’可麵性沈積一硬遮罩(hardmask，例如一氧化石夕層， 圖中未示)在聚合物層95上’而在钕刻聚合物層㈤口期間，此^遮 罩具有-緩慢的顧速率(etchrate)。另，圖案化聚合物層％的方 式(即聚合物層95具有聚合物層開口 95〇)亦可利用網板印刷的方 式(screenprintingmethod)，藉由使用具有圖案化孔洞(h〇ie)之一金 屬網板(metalscreen)來形成，而且網板印刷的方式不需要進行曝光 以及顯影。料’假如聚合物層為—細，在貼合至晶圓上之前， 可以先在-張乾财形成個，所以在這種方式並不需要進行曝 光與顯影。另，由於可以形成聚合物層95在保護層5上，因此位 在保濩層5上之最下方的圖案化金屬層8〇可以形成在由聚合物層 之上表面所提供之較為平坦的平面_L，所以可以防止圖案化金 屬層80之相鄰線路間產生漏電流的現象，以及防止圖案化金屬層 8〇與保濩層下之細線路金屬結構之間產生耦合的情形，因此可以 提供較好的電性咪她邶耐咖肪岭然而在某些應用上亦可 省略聚合物層95而節錢用。聚合物制π 950舞準於保護層 開口 5〇 ’且聚合物層開口 95〇可以是大於或小於保護層開口 5〇。 此外’保護層開口 50與聚合物層開口 950的形成方式也可以是先 99 200816373
ivudvj/\ υο-υ i j TWB 沈積聚合物層95在保護層5上，接著形成聚合物賴口 95〇，最 後再形成保護層開口 5〇，而在此方式中，聚合物層開口 的尺 寸約與保護層開口 50的尺寸相同。 明同時㈣第15D ®至第15H圖所示，其係揭露出形成圖案 化金屬層801的一浮凸製程。在第15D圖中，沈積一黏著/阻障/ 種子層8011在聚合物層％上、在聚合物層開口 95〇中以及在保 蒦層開π 5G中，其中以錢鍍為沈積形成黏著/阻障/種子層8〇11的 較佳方式。對於形成厚金屬層的材質為金時，黏著/阻障/種子層 _的形成係先利用濺鑛方式形成厚度3，_埃(A)之一鈦鶴合金 或欽的黏著/阻障層，接著再濺鍍形成厚度W0埃的-金種子層。 對於形成厚金屬層的材質為銅時，黏著/阻障/種子層8011的形成 係細㈣财式形成厚度埃之—鉻金屬的黏著/阻障層、形 成居度1，_埃之—鈦金屬的黏著/阻障層或者是形成厚度3，_ 私-鈦鎢合金的黏著/阻障層，接著再濺鑛形成厚度5，_埃的 子層。第15E圖係揭露出一光阻層71沈積且圖案化在黏著 種子層__子層上。光阻層71係以旋轉塗佈的方式塗 开滅，接者利用—對準機或—倍⑽步進曝光機進行曝光，並 嶋、，於光阻層71中形成光阻層開口谓。光阻層開口 技疋用來定義後續製程中與聚合物層開口 95〇及保護層開口 ％ 之金屬線路或平面的形成，而且此接觸是在暴露出之金屬接 0上，並連接此暴露出之金屬接塾_。第脱圖中，以電鑛 100 200816373
MliUAUO-Ul^TWB 的方式形成一厚金屬層8012在光阻層開口 710所暴露出的種子層 上。此厚金屬層8012可以是厚度介於15微米至5〇微米之間的一 金層’或者是厚度介於2微米至2〇〇微米之間的一鋼層。一防護/ 阻障層(cap/barrier layer’圖中未示)可利用電鍍或無電電鑛的方式 選擇性形成在厚金屬層8〇12上。一組裝/接觸層㈣刪加世⑽ layer ’圖中未示)亦可利用電鑛或無電電鍍的方式進一步地選擇性 形成在厚金屬層8012以及防護/阻障層上。此組裝/接觸層可以是 厚度;丨於G.G1微米至5微米之間的—金層、—姆或—舒層。接 者’如第15G圖所示，去除光阻層7卜繼續，在第15H圖中，利 用自我對準(self-aligned)溼蝕刻或乾蝕刻的方式，去除未被厚金屬 層8012覆蓋的黏著/阻障/種子層議。當利用祕刻方式進行去 除時，在圖案化金屬層801侧壁的底部會形成凹陷部 _ercut)8011’，其中此凹陷部8〇11，係位在厚金屬層觀下方， 而虽使用異向性乾姓刻(anisotropies dry etch)時，則不會有上述之 凹陷部8011，的產生。 哨同時參閱第151圖與第15J圓所示，其係揭露出以第15C 圖至第15H圖所述之製程而形成一聚合物層98以及圖案化金屬層 802的步驟。另，第151圖與第15J圖所示之製程可以重複用在形 成第二金屬層、第四金屬層或者是更多的金屬層上。如果保護層 上方結構8僅包括兩金屬層（圖案化金屬層8〇1與圖案化金屬層 802)’ 一防護聚合物層(cap p〇lymer layer)99沈積在圖案化金屬層 101 200816373
ινΐϋ〇/\ υο-υ 13 TWB 802(現麵最頂端)以及未被圖案化金屬^ 8〇2所覆蓋之聚合物層 98上’如第15Κ圖所示。聚合物層開口 99〇係形成在頂端聚合物 層99中’亚暴露出作為連接外部電路的接觸接塾麵。在某些應 用上，例如當厚金屬層觀為金時，可選擇性省略頂端聚合物層 99。第15Κ圖係揭露出同時具有細線路結構6與保護層上方結構 8的晶圓’其係以頂端聚合物層99之聚合物層開口 暴露出接 觸接墊8000。 將晶圓鑛切(切割)成複數個單獨晶片，此單獨晶片的接觸接墊 _〇可利用下顺述之方式連接外部電路，其係為：⑴一打線製 程的打線導線(金線、銘線或銅線)；(2)其它基底上的凸 銅凸塊、烊料凸塊或其它金屬凸塊），此基底可以是石夕晶片、石夕基 底、陶竟基底、有機基底、球型栅狀陣列(BGA)基底、可挽性伽舰） 基底、可撓性捲帶(flexibletape)或玻璃基底，且位在此基底上的凸 塊高度係介於i微米至30微米H时於5微米至2〇微米 之間為較佳者；（3)其它基底上的柱體(金柱、銅柱、焊料柱或其它 金屬柱）’此基底可以是石夕晶片、石夕基底、魄基底、有機基底、 球型柵狀陣列(BGA)基底、可撓性(flexible)基底、可撓性捲帶 :fleXiWe tape)或玻璃基底’且位在此基底上的柱體高度係介於ι〇 微米至200微米之間，而以介於3〇微米至12〇微米之間為較佳者； (4)-導線_ead frame)或—可撓性捲帶吻)之金屬導線 端上的凸塊(金凸塊、銅凸塊、焊料凸塊或其它金屬凸塊)，此基底 102 200816373
ivuiu/\ uo-u i d fWB 而以介於5微米至20 上的凸塊咼度係介於〗微米至3〇微米之間 微米之間為較佳者。 在某一應用巾形成在接觸接墊8〇〇〇上之接觸結構89可用 於連接外部電路，如第15L圖所示。一凸塊底層金屬層_)柳 形成在接觸結構89下，用以作為黏著和擴散阻障之用。此接觸結 構可乂疋·⑴利用電鑛或網板印刷方式形成之焊料接墊(厚度 介於α!微米錢微米之間，而財於丨微米錢·之間為較 么者）’或者是桿料凸塊(高度介於1〇微米至微米之間，而以 介於3〇微米至12〇微米之間為較佳者)。接著，再利用—迴焊⑽^ reflow)製程將其形成一球形的焊料球(滅_shaped福沉_。焊料 接墊或焊料凸塊可岐：1·含料高轉料(highleadsG㈣，例如 含有重量百分比超過85%之鉛成份的錫鉛合金(PbSn); 2•共晶焊料 (eutectic)，例如含有重量百分比約37%之鉛成份與重量百分比約 63 乂之知料成伤的錫錯合金，3·無錯焊料(iea(j_g*ee ，例如錫 銀合金(SnAg)或錫銅銀合金(SnCuAg)。另，凸塊底層金屬層891 可以是下列所述之複合層（由下到上之排列），包括：鈦/鎳、鈦_ 鎳、鈦鎢合金/鎳、鈦鎢合金/銅/鎳、鈦/鎳/金、鈦/銅/鎳/金、鈦嫣 合金/鎳/金、鈦鶴合金/銅/鎳/金、鈦/銅/鎳/把、鈦鎢合金/銅/錄/妃、 鉻/鉻銅合金、鎳釩合金/銅、鎳/銅、鎳釩合金/金、鎳/金或鎳/把； (2)利用電鍍方式形成之金接墊(厚度介於oj微米至1〇微米之間， 而以介於1微米至5微米間為較佳者)，或者是金凸塊(高度介於 103 200816373
ινΐϋ〇/\ υο-υ 13 TWB 5微米至40微米之間，而以介於丨〇微米至2〇微米之間為較佳者)。 此外，凸塊底層金屬層891可以是··鈦、鈦鎢合金、鈕、氮化鈕、 鈦/銅/鎳之複合層（由下到上之排列)或鈦鎢合金/銅/錄之複合層（由 下到上之排列）；（3)利用植球製程(ball m〇unting)形成之金屬球 (metal ball)。此金屬球可以是一焊料球、表面塗佈一鎳層的一銅球 (copper ball)、表面塗佈一鎳層與一焊料層的一銅球或者是表面塗 佈一鎳層與一金層的一銅球。另，金屬球的直徑係介於1〇微米至 500微米之間，並以介於5〇微米至300微米之間為較佺者。此外， 金屬球可以直接焊接在由聚合物層開口 990所暴露出之接觸接墊 8000的表面上或者是凸塊底層金屬層891上，而形成來焊接金屬 球的凸塊底層金屬層891可以是下列所述之複合層(由下到上之排 列），其係包括··鈦/鎳、鈦/銅/鎳、鈦鎢合金/鎳、鈦鎢合金/銅/錄、 鈦/鎳/金、鈦/銅/鎳/金、鈦鶴合金/鎳/金、鈦鎢合金/銅/鎳/金、欽/ 銅/鎳/鈀、鈦鎢合金/銅/鎳/鈀、鉻/鉻銅合金、鎳飢合金/銅、鎳/銅、 鎳釩合金/金、鎳/金或鎳/把。另外，在黏著金屬球之後，通常會需 要進行一迴焊(s〇lder reflow)製程。 在形成接觸結構89之後，利用鑛切或切割的方式分割晶圓上 的曰曰片’以進行封裝或組裝來連接到外部電路，其中組裝的方法 可以疋打線(連接至外部有機、陶瓷、玻璃或矽基底上的接墊，或 者是連接至一導線架或一可撓性捲帶的導線)、捲帶自動接合 (TAB)、捲帶式晶片載體㈣e-chip_ca^ier，Tcp)封裝、玻璃覆晶封 104 200816373
MtiUAUO-UnfWB 裝(COG)、晶片直接封裝(COB)、球閘陣列基板覆晶封裝(flip chip on BGA substrate)、薄膜覆晶接合(C0F)、薄膜覆晶封裝(chip 〇n flex)、堆疊型多晶片封裝結構(dlip-on-chip stack interc_eetiQn)、 石夕基底上堆疊型晶片封裝結構（chip_on_si_substrate stack interconnection)等等。 在第15C圖至第15K圖中所示之浮凸製程中，其係揚露出形 成一圖案化金屬層的步驟是為··形成黏著/阻障/種子層一次，隨後 形成一光阻層以及電鍍此圖案化金屬層也是只有一次，最後再去 除光阻層，並將未被圖案化金屬層覆蓋之黏著/阻障/種子層去除。 此種型式的製_為單謂凸製_ngle_embGss p_ss)，亦即此 製程在去除未被圖案化金屬層覆蓋的黏著/阻障/種子層之前，僅包 括一次的微影製程以及一次的電鍍製程。 一雙浮凸製程(double-embossing process)可以透過同一黏著/ 阻障/種子層來形成一圖案化金屬層與一金屬栓塞(Viaplug)，而在 去除未被W案化金屬層覆蓋的黏著/阻障/種子層之前，完成兩次的 微影製程以及電鑛製程，其中第—次的微影製程與電鍍製程是用 來形成_化金屬層，而第二次的微難程與電鍍製糊是用來 形成金屬栓塞。 制時參閱第遍圖至第册圖所示，其係揭露出在如第似 圖或第1SB圖所示之晶圓10上形成保護層上方結構8的雙浮凸製 程。雙浮&製料和_ 15C目· 15G目 口尸/Γ不之早次製程相同的 105 200816373
iVlUU/V UO-U1D TWB 製作步驟。在第15G圖中，其係將光阻去除，並留下未在厚金屬 層舰2下的輯/轉/種子層隱。至此雙浮凸製程的步驟開始 與單次浮凸製程有所不同，請同時频第16A圖至第16L圖所示， 其係揭露出藉由使用—雙浮凸製程形賴案化金屬層·與金屬 栓塞898 ’以及使用一單次浮凸製程形成最頂端之金屬㉟搬的方 式丄形成本發明所有實施财保護層上方之_化金屬層結構的 一範例° _第—次的微影製程與電鍍餘形賴案化金屬層 8(Π ’如第15D圖至第15G圖所示。接著，請同時參閱第16A圖 與第16B圖所示’在黏著/阻障/種子層觀的種子層以及利用電 鍍形成的厚金屬層’上，沈積—光阻層72，並對此光阻層72 進行_化’使光阻層72 :⑴在厚金制㈣上形成光阻層開 口 720，並利用光阻層開口 72〇暴露出厚金屬層㈣；以及/或是 (2)在黏著/阻障/種子層隨的種子層上形成光阻層開口 72〇,，並 利用此光阻層開〇 72〇,暴露出黏著/阻障/種子層_的種子層。 繼續’在光阻層72移除之前，實施第二次電鍍製程以在光阻層開 口 720 _成金屬栓塞_。另外，在黏著/阻障/種子層刪的種 子層上亦可形成水平準位低於金屬栓塞898之一金屬層翁，此 金屬層898可用在封裝麟上。此金屬層_，可以是比厚金屬層 觀薄’也可以是比厚金屬層隨厚，當金屬層驟的厚度小於 厚金屬層侧2的厚度時，例如小於5微米(在較佳的情況是介於i 微米至3微米之間），金顧可關來製作比厚金屬層觀 106 200816373
MbUA υο-ui^TWB 繞線密度高的連接線路(interconnection)，然而當金屬層898,的厚 度大於厚金屬層8012的厚度時，例如大於5微米(在較佳的情況是 介於5微米至1〇微米之間），金屬層898，可以用來製作比厚金屬 層8012電阻更低的連接線路。再來，請參閱第16C圖所示，去除 光阻層72 ’以暴露出厚金屬層8012、金屬栓塞898、金屬層898, 以及未在厚金屬層8012與金屬層約8，下的黏著/阻障/種子8〇11。 請參閱第10D圖所示，利用澄侧㈣滅)以及/或是乾侧卿 etch)去除未在厚金屬層8〇12與金屬層8卵，下的黏著/阻障/種子層 8011。因此，圖案化金屬層8〇1、金屬栓塞8卯與金屬層8兆，形成 在第16D圖所示的這個階段中。繼續請參閱第16E圖所示，一聚 合物層98形成在金屬栓塞_、金屬層_，、圖案化金屬層謝 以及暴露出的第-聚合物層95上。請參閱第晰圖所示，利用研 磨、機械研磨或化學機械研磨製程，平坦化聚合物層98的表面， 直至暴露出金屬栓塞_為止。再來，請同時參閱第祕圖至第 % 祖圖所不’其係揭露出侧如第況圖至第版圖所述之相同 單次浮凸製程形成-_化金屬層觀的製作步驟。繼續，請參 閱第16L圖所示，最後沈積且圖案化一頂端聚合物層99以完成一 具有兩圖案化金屬層謝、的保護層上方結構8。此外，在植 裝_幽〇以及/或是封裝上，亦可如第说圖所示，形成一接觸 結構89在聚合物層開口 99〇暴露出的細接塾麵上。另，第 15D圖至第l5G圖和第16A圖至第16〇圖所述之甩來形成圖案化 107 200816373
iVLtlO/\ UO-U13 fWB 金屬層801以及金屬栓塞898之雙浮凸製程的製作步驟亦可重 複使用在开>成第二圖案化金屬層(最頂端之金屬層)與第二金屬栓 塞(圖中未示)上’且此第二金屬栓塞可以用來作為連接至外部電路 的接觸結構。最後，有關第靈圖至第16L _敘述與解說係適 用於本發明之所有實施例中。 請參閱第17A目至第m圖所示，其係揭露出一保護層上方 結構8形成圖案化金屬層謝、圖案化金屬層觀以及圖案化金屬 f 8〇3的製程步驟，其中圖案化金屬層謝與圖案化金屬層觀 是利用一雙浮凸製程來形成，而圖案化金屬層8〇3則是利用一單 次洋凸製程來形成。首先，如第15D圖至第15G圖和第圖至 第16D圖所述，利用第一次的雙浮凸製程來形成圖案化金屬層謝 以及金屬栓塞898。接著，如第16E圖至第16F圖所示之製程步 驟’在形成-聚合物㉟98之後，平坦化此聚合物㉟98，直至暴露 出金屬栓塞_為止。繼續請參閱第圖所示，在形成圖案化 金屬層8〇2前的製程步驟係與第」6F圖以雙浮凸製程形成圖案化 金屬層801、金屬检塞_與聚合物層98的製程步驟相同。然而， 為了此谷納-額外的金屬層，第圖之圖案化金屬層謝與金 屬栓基898的設計係略微地與第撕圖之圖案化金屬層謝與金 屬才王基898的认冲有所不同。縣，請同時參閱第17八圖至第呢 圖所不’重複第15D圖至第洲圖和第16A圖至第廳圖所述 之製程步驟以形成1案化金雜觀一金屬栓塞897和-^ 108 200816373
ivubUA υο-υ i dTWB 物層97，並暴㈣金屬栓塞897。絲m财，其係以下列方 式形成··⑴沈積-黏著/阻障/種子層觀1 ;舰 阻層；⑶在此光阻層内的開口電鑛一厚金屬層臟；以及⑷去除 此光阻層，以形成如第17A圖所示之結構。再來，請參閱第ΐ7β 圖所示，沈積並圖案化-光阻層74，以形成光阻層開口 74〇在厚 金屬層8022上，或者是直接形成光阻層開口 ，在黏著/阻障/種 子層8021的種子層上。請參閱第17C圖，利用電鑛的方式，在光 阻層開口 740與光阻層開口 74〇，内形成金屬栓塞的7與金屬層 897，且此金屬層897’可以用來作為與金屬層8卯，相同的用途。 明同％參閱第17D圖至第17E圖所示，去除光阻層74，並將未在 厚金屬層8022與金屬層897’下的黏著/阻障/種子層8〇21去除。請 同時參閱第17F圖至第17G圖所示，再來沈積一聚合物層97，並 平坦化此聚合物層97，直至暴露金屬栓塞897為止。接著，請同 時參閱第17H圖至第171圖所示，其係揭露出使用一單次浮凸製 程來形成一圖案化金屬層803的步驟，敘述如下：⑴沈積黏著/阻 卩早/種子層8031 ; (2)沈積並圖案化一光阻層；（3)電鑛形成一厚金 屬層8032,以及⑷去除光阻層，並以自我對準姓刻(seif_aiigned 的方式去除未在厚金屬層8032下之黏著/阻障/種子層8031。最 後，請參閱第17J圖所示，其係揭露出藉由沈積一頂端聚合物層 99，以及圖案化頂端聚合物層99形成聚合物層開口 990暴露出作 109 200816373
ivlC/Vj/\ υο-υ i j TWB 為連接線路(interconnection)連接至外部電路之一接觸接墊8〇⑻的 一完整結構。 請參閱第18A圖至第181圖所示，其係揭露出一保護層上方 結構形成圖案化金屬層801、圖案化金屬層802以及圖案化金屬層 803的另一種製程步驟，其中圖案化金屬層8〇1輿圖案化金屬層 803係利用一單次浮凸製程來形成，而第二層金屬層則是利用一雙 浮凸2私來形成。首先請參閱第18A圖所示，其係利用如第 圖至第1犯圖所述之單次浮凸製程來形成圖案化金屬層8〇1。接 著，以第151圖所述之製程步驟，沈積形成一聚合物層兕，並對 ♦合物層98進行圖案化，以形成聚合物層開口 980暴露出圖案化 金屬層801。然而，為了能容納一額外的金屬層，第18A圖之圖 案化金屬層綱與聚合物賴p Μ㈣設計係略微地與第i5i圖之 =案化金屬層咖與聚合物層開口 的設計有所不同。再來， 明參閱第應圖至第1SG圖所示，其係揭露出使用—雙浮凸製程 來形成-圖案化金屬層以及一金屬栓塞的7的製程步驟，並 =如下：⑴請參閱第18B圖所示，沈積形成—黏著/阻障/種子 :吻’（2)睛參閱第18C圖所示，沈積一光阻層72，並對光阻層 ，行瞧匕以形成光阻層開口 72〇，接著在光阻層η的光阻: 二720内電鍍一厚金屬層隨：以及⑶去除光阻層η，以形二 =7圖3所示之結構。再來’—^^ "亚圖案化此光阻層73以形成光阻層開口 730在厚金 110 200816373
丄uo-u 1 j TWB 屬層8022上，以及/或是形成光阻層開口 73〇，在黏著/阻障/種子層 8021的種子層上。繼續，利用電鑛的方式，在光阻層開口 73〇、 730’内形成金屬栓塞897與金屬層(metai piece)897,，而此金屬層 897’可以用來作為如第16D圖所述之金屬層898，的相同用途。請 參閱第18F圖至第18G圖所示，去除光阻層73，以及將未在厚金 屬層8022與金屬層897’下的黏著/阻障/種子層8〇21去除。請參閱 第18H圖所示，再來沈積一聚合物層97，並平坦化此聚合物層97 直至暴露金屬栓塞897為止。最後，請參閱第181圖所示，其係揭 硌出利用第17H圖至第171圖所述之單次浮凸製程形成圖案化金 屬層803，並藉由沈積一頂端聚合物層99以及圖案化此頂端聚合 物層99形成聚合物開口 99〇暴露出作為連接線路(interc〇nnecti〇n) 連接至外部電路之一接觸接墊8〇〇〇的一完整結構。 清同時參閱第19A圖至19G圖所示，其係揭露出在如第15A 圖或第15B圖所示之晶圓1〇上形成一保護層上方結構8的製程， 其中圖案化金屬層801是利用一雙浮凸製程來形成，而圖案化金 屬層802則是利用一單次浮凸製程來形成。首先，在第i9A圖中， 利用第15D圖至帛！5G圖和第16A圖至第16F圖所述之雙浮凸製 輕步驟形成圖案化金屬層801、金屬栓塞898、金屬層898,和聚合 物層98。接著，請同時參閱第19A圖至第觸圖所示，其係利用 如第15C圖至第15K圖所述之相同單次浮凸製程步驟形成一圖案 111 200816373
MECiA U6-015TWB 化金屬層802、-聚合物層97、一頂部頂端聚合物層99及―聚合 物層開口 990暴露出接觸接墊8〇〇〇 ,在此不再詳加敘述。 最後，請參閱19H圖所*，將晶圓鑛切(切割)成複數個單獨 晶片’並透過糊晶壯的接糖墊圆連接外部電路，例如利 用打線衣私的打線導線89,(如金線、銘、線或銅線)連接外部電路。 接下來，請參閱第21A圖至第21M圖所*，其係為本發明综 合上述各實施例與保護層上方結構之技術内容而應用在動態隨機 存取記憶體(DRAM)晶片上之一範例。首先請參閱第2ia圖所示， 在如第15A圖或第15B圖所示之晶圓1〇中具有複數動態隨機存 取記憶體單元(圖中未示）、複數晶片接外電路4〇以及複數内部電 路2〇，另有至少-電子保險絲(electricalfijse，E-扣喊5及至少一 雷射保險絲(laser fUse)26分別形成在晶圓1〇的細線路結構6内， ^此細線路結構6包括有四個接點，分別為第—接點、第二接點、 第二接點與第四接點(圖中未示），而電子保險絲Μ包括有一第一 端點與一第二端點(圖中未示），並利用此電子保險絲25的第_端 點與第二端點分別連接細線路結構6的第一接點與第二接點(比如 是細線路結構6中的—第-細線路金屬層之-第-接點及-第二 接點)’此外雷射保險絲26也包括有一第—端 &中未示湖规嶋_26瓣 了線路結構6的第三接點與第四翻(比如是細線路結構6中的一 第二細線路金屬層之一第一接點及一第二接點），至於有關晶圓10 112 200816373
lVLGU/\ UO-U1D TWB 的結構及職方輯參考上述第1SA圖的内容所述，*設於基底 1上的内部電路20請參考第」5圖系列中有關内部電路2〇的部 分，晶片接外電路40的部分則請參考第三實施例中有關晶片接外 電路40的相關部分。 在上勒容t，電伟輯25是鱗度介於埃至2,000 埃之間的-多晶石夕(polysilic〇n)層2S1以及位於多晶石夕層⑸上而 厚度於1，000埃至3,000埃之間的一金屬石夕化(silicide)層252構 成，其中金屬秒化層252的材質包括鈦、#、鎳或鶴，而電子保 險絲25在未燒斷前的片電阻係介於1歐姆至15歐姆之間，此外 在電子保險絲25上以及/或是下具有介電錄小於3的—絕緣層， 此祕層包括-氧魏合物。另，雷娜麟26的材質包括銅、 銘或多晶石夕，且保護層5的一開口 526形成在此雷射保險絲％上， 此開口 526係暴露出位在雷射保險絲％上的一氧化石夕(siiic〇n oxide)層(圖中未示）。 接著，在繼續後續步驟之前，進行第一次晶圓電性測試，以 找出晶圓10内完全好的晶粒、完全壞的晶粒以及可修復的晶粒， 並對T仏復的日日粒進行雷射修補啦似哪也）。雷射修補是以雷射 燒斷雷射保險絲26的方式，使雷射保險絲26的第一端點與第二 點瓜成k/f路’如第21B圖所示，令可修補的晶粒變成完全好的 曰曰粒再來，清參閱第2ic圖所示，形成一聚合物層95在保護層 5、保護層開口 50所暴露出之金屬接塾600以及開口 526所暴露 113 200816373
ΐνΐΓ,Ο/l UO-Ul^TWB 出之氧化销上，紐對輯合物層95進棚魏，使聚合物層 95形成複數聚合物層開口 95〇。繼續，請參閱第加圖所示，形 成-黏著/阻障/種子層8011在聚合物層95以及聚合物開口㈣暴 露出的部分上，然後請參閱第21E圖所示，在黏著/阻障/種子層 8011上形成-圖案化的光阻層7卜並在此光阻層71的光阻層開 口 710内沈孝貝一厚金屬層8〇12，如第211?圖戶斤示。請同時參閲第 21G圖至第21H圖所示，去除光阻層71，然後將未在厚金屬層謝2 下的黏著/阻障/種子層8〇11去除，進而形成圖案化金屬層謝，此 圖案化金屬層801包括圖案化金屬層8〇la(包含厚金屬層8_及 黏著/阻障/種子層8〇lla)與圖案化金屬層8〇lb(包含厚金屬層 8012b及黏著/阻障/種子層8〇nb)。其中，圖案化金屬層謝&用於 相互連接内部電路20,並使内部電路2〇可透過圖案化金屬層8〇1& 傳輸吼唬或貧料，或是藉由圖案化金屬層8〇la提供内部電路2〇 所需之電源，而圖案化金屬層801b則作為重新配置線路之用，使 連接晶片接外電路40的金屬接墊6〇〇利用重配置線路重新定位到 一不同位置的接觸接墊。請參閱第211圖所示，形成一頂端聚合物 層99在暴露出之聚合物層95以及圖案化金屬層8〇1(包括8〇1&與 8〇lb)上，然後圖案化此頂端聚合物層99，以形成聚合物開口 990 暴硌出圖案化金屬層8〇lb連接至外部電路的一接觸接墊8〇〇〇。接 著，可選擇進行第二次晶圓電性測試，以找出晶圓1〇内完全好的 曰曰粒、完全壞的晶粒以及可修復的晶粒，並對晶圓1〇内可修復的 114 200816373
jvuiUA uo-υ 13 TWB 晶粒進行電子修補(論e repak) ’其方式是在％微秒幻卿微 内施加介於0.05安培至2安培的—電流通過電子保險絲 25(M在卿歸至_微料咖，絲介於g丨安培至1安典 的-電流通魏伟險絲％為絲者），使電伟_ %燒斷: 讓電子保險絲25的金屬魏層252形成一缺口 252，，令電子保險 絲25的第一端點與第二端點之間的電妓透過多晶石夕層电⑸^ ΐ粒層252形成斷路，如第21J圖所示，讓可修復的 人/、、-·、70王好的晶粒。此時，燒斷之電子保險絲25的片電阻是 2觸歐姆至卿歐姆之間。接著，進行後續的晶圓鑛切(切 々驟3，亦可在進行晶圓鑛切(切割)前選擇性 曰 可修復的晶粒。 21K圖所示’將完成保護層上方結構的晶圓1〇鑛切 一。1 m個晶片10，，且該些晶片10，的接觸接墊_0可利用 一㈣製_打線導線(金線、轉或觸連接至外部電路，另外 選擇性將前述第三次晶圓電性測試所找出之完全壞的晶 粒上I"切(蝴)後相捨細節錢續步驟於此完全壞的晶 /進仃龍的費用。請參閱21L圖所示，利用一黏著層u將晶 、疋在封裝基板上，例如有機基板u，接著進行打線步 導線89’連難雛墊麵與接墊15。繼續，進行 、、步驟(例如球_觸裝，騰)，以—封裝層17封裝固定在 115 200816373
iVLtiUA υο-υ 13 TWB 有機基板13上的晶片10，。此外，固定在有機基板i3上的晶片价 亦可疋堆宜里式的兩個晶片1〇，或者是多個晶片從。請參閱第 觀_不’錢為兩則1()，_墊綱9堆疊軸在有機基 板13上的-範例，如圖所示，兩晶片1〇,均利用打線導線的，連接 接觸接墊麵细-接墊15，惟此兩晶片職打線導線89，亦 可分別連接獨的接墊15上，而非連接姻—接墊15上。另， 上述的封裝基«可以是導線架㈣fe_)，而塾高塾设的材質 比如秒或銅。、 凊參閱第21N圖所示，其係為第瓜目應用在一動態隨機存 取記憶體的俯視示意圖，如圖所示，一動態隨機存取記憶體的輪 入/輸出接墊疋沿著動機存取記憶體的中心線設置，細利用 第21L圖所不之晶片1〇’，動態隨機存取記憶體可以透過作為重新 配置線路之圖案化金屬層謝b將位於中央的輸入/輸出接墊重新 配置到周圍的輸入/輸出接墊，令動態隨機存取記憶體可使用在封 袭(例如堆疊封裝)中的打線接合上。 在完成封裝步驟之後，進行第一次晶片電性測試，並篩選出 凡全好的晶片10，、完全壞的晶片10,以及可修復的晶片10,，接 著將好的晶片1〇,進行預燒(burn-in)，並於完成預燒後，再次進行 晶片電性測試，以挑選出品質良好的晶片1〇，。至於第一次晶片電 随/貝“式篩選出之可修復的晶片1〇’則再次進行上述的電子修補步 驟，使此可修復的晶片10,變成好的晶片10,，接著可選擇進行第 116 200816373
ivir,〇/\ υο-υ 13 TWB 二次晶片電性測試，以挑還出確實變成好的晶片1〇，，繼續將這些 變成_ 1G，進行職，並於完賴驗，再錢彳⑼片電性 測試，以挑選出品質良好的晶片1〇，。 上述的方法以及詳細說明除了可應用於一動態隨機存取記憶 體之外’亦可應用於其它類型的記憶體上，例如快閃記憶體、靜 悲隨機存取記憶體，或者是應用在一邏輯(1〇gic)晶片上。 【圖式簡單說明】 第1A圖為習知具有一穩壓器或變壓器的電路示意圖。 第1B圖為本發明具有一穩壓器或變壓器的電路示意圖。 第1C圖為本發明利用保護層上方金屬線路或平面輸送電壓v⑺ 和接地參考電壓Vss結構的電路示意圖。 第2A圖為習知具有一穩壓器或變壓器的俯視示意圖。 第2B圖為本發明具有一穩壓器或變壓器的俯視示意圖。 弟2C圖為本發明利用保護層上方金屬線路或平面輸送電壓να 和接地參考電壓Vss結構的俯視示意圖。 第3A圖為習知具有一穩壓器或變壓器的剖面示意圖。 第3B圖為本發明具有一穩壓器或變壓器的剖面示意圖。 第3C圖為本發明利用保護層上方金屬線路或平面輸送電壓v⑶ 和接地參考電壓Vss結構的剖面示意圖。 弟3D圖為本發明具有一穩壓器或變壓器的剖面示意_。 第4圖為本發明之變壓器。 - .... . * · . . 。 - . ' - - : 第5A圖為習知内部電路的電路示意圖。 117 200816373
Mh：CjA06-015TWB 第5B圖為本發明第二實施例之一電路示意圖。 弟5C圖為本發明之反相器。 第5D圖為本發明之内部驅動器。 弟5E圓為本發明之内部三態緩衝器。 第5F圖為本發明之一記憶體單元透過内部三態緩衝器、保護層上 的金屬線路或平面以及保護層下的細線路金屬結構連接到内部 電路之電路示意圖。 第5G圖為本發明之一記憶體單元透過通過電路、保護層上的金屬 線路或平面以及保護層下的細線路金屬結構連接到一内部電路之 電路示意圖。 第5H圖為本發明之一記憶體單元透過問鎖_、保護層上的金屬 線路或平面以及保護層下的細線路金屬結構連接到—雷故 電路示意圖。 。 圖為本發明之一記憶體單元透過通過電路、内部驅動界、保 羞層上的金屬線路或平_及賴層下的細線路金屬結構 一内部電路之電路示意圖。 發明之—記㈣單元透綱鎖電路、崎麵器、保 二的金祕路解祕絲鶴下_料金 —内部電路之電路示意圖i 稱連_ f5K圖為本發明第二實施例之-電麵意圖。 第5L圖為本發明之内部接收器。 118
200816373 ivmw/\ υο-υ i j TWB 第5M圖為本發明之内部三態緩衝器。 第5N圖為本發明之一内部電路透過保護層下的細線路金屬結 構、保護層上的金屬線路或平面以及内部三態缓衝器連接到一記 憶體單元之電路示意圖。 第50圖為本發明之一内部電路透過保護層下的細線路金屬結 構保濩層上的金屬線路或平面以及通過電路連接到一記憶體單 元之電路示意圖。 第5P圖為本發明之一内部電路透過保護層下的細線路金屬結構、 保護層上的金屬線路或平面以及_電鱗接到_記憶體單元之 電路示意圖。 第5Q圖為本發明之—内部電路透過保護層下的細線路金屬結 構保善層上的金屬線路或平自、内部接收器以及通過電路連接 到一記憶體單元之電路示意圖。 一 @為本&月之_内部電路透過保護層下的細線路金屬結 構、保護壯的金觀路鱗面，接㈣·_路連接 到-記憶體單it之魏示意目。 ^圖為本物_询峨梅纖 之電路示意圖。 第5T圖為本發明之運算放大器。 第6Α圖為習知内部電路的俯視示意圖。 ㈣圖為本發日二實施例之俯視示意圖。 119 200816373
MiiUA υο-ui^TWB 第7A圖為習知内部電路的剖面示意圖。 第7B圖為本發明第二實施例具有單層圖案化金屬層之剖面示意 圖。 第7C圖為本發明第二實施例具有兩層圖案化金屬層之剖面示意 圖。 第7D阖為本發明第二實施例在保護層和最底層圖案化金屬層之 間具有一聚合物層的剖面示意圖。 弟8A圖為習知晶圓的電路不意圖。 第8B圖為本發明第三實施例之一電路示意圖。 第8C圖為本發明第三實施例之一電路示意圖。 第8D圖為本發明第三實施例之一電路示意圖。 第8E圖為本發明第三實施例之一電路示意圖。 第8F圖為本發明第三實施例之一電路示意圖。 第9A圖為習知晶圓的俯視示意圖。 第9B圖為本發明第三實施例之一俯視示意圖。 第9C圖為本發明第三實施例之一俯視示意圖。 第9D圖為本發明第三實施例之一俯視示意圖。 第10A圖為習知晶圓的剖面示意圖。 第10B圖為本發明第三實施例具有單層圖案化金屬層之剖面示意 圖0 120 200816373
ivLtiu/\ υο-υ i d TWB 第IOC圖為本發明第三實施例具有兩層圖案化金屬層之剖面示意 圖。 第彻圖為本發明第三實施例在保護層和單層圖案化金屬層最底 層之間具有一聚合物層的剖面示意圖。 第10E圖為本發明第三實施例在保護層和兩層圖案化金屬層最底 層之間具有一聚合物層的剖面示意圖。 第10F圖為習知晶圓具有一打線接合的剖面示意圖。 第觸圖為本發明第三實施例具有—打線接合㈣面示意圖。 第腦圖為本發明第三實施例具有一打線接合的剖面示意圖。 f101圖為本發明第三實施例具有一打線接合的剖面示意圖。 第11A圖為本發明之晶片接外驅動器。 第11B圖為本發明之晶片接外接收器。 第lie圖為本發明之晶片三態緩衝器。 第11D圖為本發明之晶片接外驅動器。 第11E圖為本發明之晶片三態緩衝器。 第11F圖為本發明之靜電放電防護電路。 = 11G®為本翻之串_翻。 ^ 。為驾矣外部供應電源直接輸入電壓到内部電路且具有一 靜電放1防濩電路預防外部供應電源所產生之電壓或電流突波的 電路示意圖。 第12B圖為本發明第四實施例之-電路示意圖。 121 200816373
ινίϋΟΑ uo-u l d TWB 第12C圖為本發明第四實施例之—電路示意圖。 第则為本發明細實施例具有兩靜電放電剛路電 意圖。 第12E ^為本發明之靜電放電防護電路。 第13A圖為習知外部供應電源直接輸人電_内部電路且具有一 靜包放爸防護電路預防外部供靡雷 頂丨万7卜丨題絲所產致舰或電流突波的 俯視示意圖。 苐13B圖為本發明苐四實施例之—俯視示意圖 第BC圖為本發明第四實施例之一俯視示意圖 剖面不意圖 第HA圖為習知外部供應電源直接輸入電壓到内部電路且具有一 靜電放電防護電路獅外部供應電源職生之電壓或電流紐的 第14B圖為本發明第四實施例之一剖面示意圖。 第14C _本發明第四實施例之_剖面示意圖。 第14D _本發明第四實施例之—剖面示意圖。 第15A圖為一晶圓之剖面示意圖。 第15B圖為一晶圓之剖面示意圖。 第15C圖至第15K圖為本發明形成保護層上方結構之一製程步 第16Α圖至第揽圖為本發明形成保護層上方結構之一製程步驟 第17Α圖至第17J圖為本發明形成保護層上方結構之一製程步驟 122 200816373
MbUAUO-UOrWB 4層上方結構之_製程步 濃層上方結構之_製程步 第18A圖至第181圖為本發明形成保 弟19A圖至弟191圖為本發明形成保 第20圖為本發明之一剖面示意圖。 第21A酿第21M圖為本發赌祕_賴躲纖體之流程 不意圖。 第21Ν圖為本發明應用於動態隨機存取記憶體之俯視示意圖。 【主要元件符號說明】 1基底 2’金氧半電晶體 6細線路結構 10晶圓 11黏著層 15接墊 19墊高墊 21内部電路 23内部電路 25電子保險絲 30細線路介電層 4〇晶片接外電路 42晶片接外電路 44靜電放電防護電路 2元件層 5保護層 8保護層上方結構 10’晶片 13有機基板 17封裝層 20内部電路 22内部電路 24内部電路 26雷射保險絲 30’ 開口 41穩壓器或變壓器 43晶片接外電路 45靜電放電防護電路 123 200816373
Miiu a υο-υ i d TWB 50保護層開口 60’導電栓塞 6Γ細線路金屬結構 63細線路金屬結構 69細線路金屬結構 72光阻層 74光阻層 81金屬線路或平面 83金屬線路或平面 83t重配置金屬線路 89’打線導線 90聚合物層 97聚合物層 99頂端聚合物層 201源極 203閘極 212内部驅動器 213内部三態緩衝器 214感測放大器 216通過電路 217閂鎖電路 60細線路金屬層 61細線路金屬結構 62細線路金屬結構 66金屬頂層 71光阻層 73光阻層 80圖案化金屬層 82金屬線路或平面 83r金屬線路或平面 89接觸結構 89t錫鉛凸塊 95聚合物層 98聚合物層 200内部結構 202汲極 211反相器 212’内部接收器 213’内部三態緩衝器 215靜態隨機存取記憶體單元 216’通過電路 217’閂鎖電路 124 200816373
IVJ_DO/\ uo-u 1J TWB 218運算放大器 251多晶矽層 252’ 缺口 410參考電壓產生器 421晶片接外驅動器 421”第二級 422’第一級 511保護層開口 514保護層開口 519’保護層開口 522保護層開口 526 開口 531保護層開口 532保護層開口 534保護層開口 539保護層開口 549保護層開口 559保護層開口 600金屬接墊 602細線路金屬層 602y細線路金屬層 219差動電路 252金屬矽化層 400晶片接外結構 410’電流鏡電路 421’第一級 422晶片接外接收器 422”第二級 512保護層開口 519保護層開口 521保護層開口 524保護層開口 529保護層開口 53Γ保護層開口 532’保護層開口 534’保護層開口 539’保護層開口 549’保護層開口 559’保護層開口 601w細線路金屬層 602x細線路金屬層 602z細線路金屬層 125 200816373 ΜϋυΑ υο-unfWB 611細線路金屬結構 612細線路金屬結構 612a細線路金屬結構 612b細線路金屬結構 612c細線路金屬結構 614細線路金屬結構 618細線路金屬結構 619細線路金屬結構 619’細線路金屬結構 621細線路金屬結構 622細線路金屬結構 622a細線路金屬結構 622b細線路金屬結構 622c細線路金屬結構 624細線路金屬結構 629細線路金屬結構 631細線路金屬結構 631，細線路金屬結構 632細線路金屬結構 632a細線路金屬結構 632b細線路金屬結構 632c細線路金屬結構 632a’細線路金屬結構 632b’細線路金屬結構 632c’細線路金屬結構 634細線路金屬結構 634’細線路金屬結構 638細線路金屬結構 639細線路金屬結構 639’細線路金屬結構 649細線路金屬結構 649”細線路金屬結構 659細線路金屬結構 659’細線路金屬結構 661金屬頂層 662金屬頂層 664金屬頂層 669金屬頂層 669’金屬頂層 710光阻層開口 720光阻層開口 720’光阻層開口 126 200816373
ivmu/\ uo-uid TWB 730光阻層開口 740光阻層開口 801圖案化金屬層 8〇lb圖案化金屬層 802圖案化金屬層 802y圖案化金屬層 803圖案化金屬層 812圖案化金屬層 831圖案化金屬層 831b圖案化金屬層 832a圖案化金屬層 891凸塊底層金屬層 897’金屬層 898’金屬層 980聚合物層開口 2101 N型金氧半電晶體 2103 N型金氧半電晶體 2104P型金氧半電晶體 2107N型金氧半電晶體 2109’N型金氧半電晶體 2111 N型金氧半電晶體 730’光阻層開口 740’光阻層開口 801a圖案化金屬層 801w圖案化金屬層 802x圖案化金屬層 802z圖案化金屬層 811圖案化金屬層 821圖案化金屬層 831a圖案化金屬層 832圖案化金屬層 832b圖案化金屬層 897金屬栓塞 898金屬栓塞 950聚合物層開口 990聚合物層開口 2102P型金氧半電晶體 2103’N型金氧半電晶體 2104’P型金氧半電晶體 2108P型金氧半電晶體 2110’P型金氧半電晶體 2112P型金氧半電晶體 127 200816373
iVlliUA UO-U13TWB 2113N型金氧半電晶體 2115 N型金氧半電晶體 2117N型金氧半電晶體 2119N型金氧半電晶體 2121 N型金氧半電晶體 2123行選擇電晶體 2124’N型金氧半電晶體 2126 P型金氧半電晶體 2128P型金氧半電晶體 2129’N型金氧半電晶體 2130’N型金氧半電晶體 2132P型金氧半電晶體 2134電阻器 2136P型金氧半電晶體 4102 P型金氧半電晶體 4104P型金氧半電晶體 4106P型金氧半電晶體 4108ISf型金氧半電晶體 4110P型金氧半電晶體 4112電導電晶體 4201 N型金氧半電晶體 2114P型金氧半電晶體 2116P型金氧半電晶體 2118P型金氧半電晶體 2120N型金氧半電晶體 2122行選擇電晶體 2124 N型金氧半電晶體 2125N型金氧半電晶體 2127N型金氧半電晶體 2129N型金氧半電晶體 2130N型金氧半電晶體 2131 P型金氧半電晶體 2133電容器 2135N型金氧半電晶體 4101 P型金氧半電晶體 4103P型金氧半電晶體 4105 P型金氧半電晶體 4107N型金氧半電晶體 4109 P型金氧半電晶體 4111電導電晶體 4199節點 4202 P型金氧半電晶體 128 200816373
MliLrA UO-UnTWB 4203 N型金氧半電晶體 4205 N型金氧半電晶體 4207 N型金氧半電晶體 4209 N型金氧半電晶體 4331逆偏壓二極體 4333逆偏壓二極體 6121細線路金屬結構 6121b細線路金屬結構 6141細線路金屬結構 6190’金屬接墊 6191細線路金屬結構 6321細線路金屬結構 6321b細線路金屬結構 6341細線路金屬結構 6391細線路金屬結構 6490金屬接墊 8000接觸接墊 8011’凹陷部 8011b黏著/阻障/種子層 8012a厚金屬層 8021黏著/阻障/種子層 4204 P型金氧半電晶體 4206P型金氧半電晶體 4208P型金氧半電晶體 4210P型金氧半電晶體 4332逆偏壓二極體 6111細線路金屬結構 6121a細線路金屬結構 6121c細線路金屬結構 6190金屬接墊 6290金屬接墊 6311細線路金屬結構 6321a細線路金屬結構 6321c細線路金屬結構 6390金屬接墊 6391’細線路金屬結構 6490’金屬接墊 8011黏著/阻障/種子層 8011a黏著/阻障/種子層 8012厚金屬層 8012b厚金屬層 8022厚金屬層 129 200816373
8031黏著/阻障/種子層 8110接觸接墊 8112厚金屬層 8121黏著/阻障/種子層 8211黏著/阻障/種子層 8310接觸接墊 8311a黏著/阻障/種子層 8312厚金屬層 8312b厚金屬層 8321黏著/阻障/種子層 8321b黏著/阻障/種子層 8322a厚金屬層 9511聚合物層開口 9514聚合物層開口 9519’聚合物層開口 9532聚合物層開口 9539聚合物層開口 9549聚合物層開口 9831聚合物層開口 9839聚合物層開口 9919聚合物層開口 8032厚金屬層 8111黏著/阻障/種子層 8120接觸接墊 8122厚金屬層 8212厚金屬層 8311黏著/阻障/種子層 8311b黏著/阻障/種子層 8312a厚金屬層 8320接觸接墊 8321a黏著/阻障/種子層 8322厚金屬層 8322b厚金屬層 9512聚合物層開口 9519聚合物層開口 9531聚合物層開口 9534聚合物層開口 9539’聚合物層開口 9829聚合物層開口 9834聚合物層開口 9849’聚合物層開口 9929聚合物層開口 130 200816373
MliUA U6-U15TWB 9939聚合物層開口 9939’聚合物層開口 9949聚合物層開口 9949’聚合物層開口 131
Claims (1)
- 200816373 ivlc〇/\ uo-015TWB 十、申請專利範圍 1. 一種線路元件，包括·· 一穩壓器； 内部電路（internal circuit); 一第一金屬線路，連接該穩壓器； 一弟二金屬線路，連接該内部電路； 一保護層，位在該穩壓器、該内部電路、該第一金屬 線路及該第二金屬線路上；以及 一第二金屬線路，位在該保護層上，且連接該第一金 屬線路及該第二金屬線路。 2·如申請專利範圍第1項所述之線路元件，其中，該穩壓 器輸出一電壓值時，該電壓值與一設定目標電壓值之間 的差值除以該設定目標電壓值之百分比係小於1 〇%。 3·如申請專利範圍第2項所述之線路元件，其中，該穩壓 器之該設定目標電壓值係介於〇· 5伏特至1〇伏特之間。 4.如申請專利範圍第2項所述之線路元件，其中，該穩壓 器之該設定目標電壓值係介於〇· 5伏特至5伏特之間。 5·如申請專利範圍第1項所述之線路元件，其中，該内部 電路包括一反或閘（NOR gate)。 6·如申請專利範圍第1項所述之線路元件，其中，該内部 電路包括一或閘（OR gate)。 7·如申請專利範圍第1項所述之線路元件，其中，該内部 電路包括一且閘（AND gate)。 132 200816373 MECjA U6-015TWB 8·如申請專利範圍第1項所述之線路元件，其中，該内部 電路包括一反及閘（NAND gate)。 9·如申請專利範圍第1項所述之線路元件，其中，該内部 電路包括一靜態隨機存取記憶體單元^尺八以cell)。 1〇.如申請專利範圍第1項所述之線路元件，其中，該 内部電路包括一動態隨機存取記憶體單元（dram cell) 〇 11.如申請專利範圍第1項所述之線路元件，其中，該 内部電路包括一非揮發性記憶體單元（n〇n—v〇lati le memory cell) 〇 12·如申請專利範圍第1項所述之線路元件，其中，該 内部電路包括一快閃記憶體單元（f丨ash mem〇ry ce丨丨）。 13·如申請專利範圍第1項所述之線路元件，其中，該 内"卩電路包括一可消除可程式唯讀記憶體單元（EPROM cell)。 14.如申請專利範圍第1項所述之線路元件，其中，該 内部電路包括一唯讀記憶體單元（ROM cell)。 15·如申請專利範圍第1項所述之線路元件，其中，該 内部電路包括一磁性隨機存取記憶體（magnetic RAM, MRAM)單元。 16·如申請專利範圍第1項所述之線路元件，其中，該 内「電路包括一感測放大器（sense amplifier)。 17·如申睛專利範圍第1項所述之線路元件，其中，該 内Ρ電路包括一運算放大器（Operational Amplifier)。 133 200816373 uo-015TWB 18. 如申請專利範圍第1項所述之線路元件，其中，該 内部電路包括一加法器（adder)。 19. 如申請專利範圍第1項所述之線路元件，其中，該 内部電路包括一多工器（Multiplexer)。 20. 如申請專利範圍第1項所述之線路元件，其中，該 内部電路包括一雙工器（Diplexer)。 21. 如申請專利範圍第1項所述之線路元件，其中，該 内部電路包括一乘法器（Multipi ier)。 22. 如申請專利範圍第1項所述之線路元件，其中，該 内部電路包括一類比/數位轉換器（A/D converter)。 23. 如申請專利範圍第1項所述之線路元件，其中，該 内部電路包括一數位/類比轉換器（D/A Converter)。 24. 如申請專利範圍第1項所述之線路元件，其中，該 内部電路包括一互補式金屬氧化半導體感測元件單元 (CMOS sensor cell) 〇 25. 如申請專利範圍第1項所述之線路元件，其中，該 内部電路包括一光敏二極體（photo-sensitive diode)。 26. 如申請專利範圍第1項所述之線路元件，其中，該 内部電路包括一雙載子互補式金氧半導體（BiCMOS circuit) 〇 27. 如申請專利範圍第1項所述之線路元件，其中，該 内部電路包括一雙載子電路（bipolar circuit)單元。 28. 如申請專利範圍第1項所述之線路元件，其中，該 第一金屬線路包括厚度係介於0. 05微米至21微米之間 134 200816373 JVLliUA UO-015TWB 的一銘層。 29· 如申請專利範圍第1項所述之線路元件，其中，該 第一金屬線路包括厚度係介於0·05微米5 9 土 4微米之間 的一銅層。 30· 如申請專利範圍第1項所述之線路元件，其中，該 第二金屬線路包括厚度係介於〇· 05微米至2微米之間 的一鋁層。 31·如申請專利範圍第1項所述之線路元件，其中，該 第二金屬線路包括厚度係介於〇· 05微米至2微米之間 的一銅層。 32·如申請專利範圍第1項所述之線路元件，其中，該 第三金屬線路之材質包括金。 33·如申請專利範圍第1項所述之線路元件，其中，該 第二金屬線路之材質包括銅。 34.如申請專利範圍第1項所述之線路元件，其中，該 第二金屬線路之材質包括銀。 35·如申請專利範圍第1項所述之線路元件，其中，該 第二金屬線路之材質包括鉑。 36·如申請專利範圍第1項所述之線路元件，其中，該 第三金屬線路之材質包括鈀。 37 如由 >主 • 甲請專利範圍第1項所述之線路元件，其中，該 第三金屬線路之材質包括鎳。 38·如申請專利範圍第丨項所述之線路元件結構，其 中’該第三金屬線路包括一第一金屬層及一第二金屬 135 200816373 •^aum)15TWB 層，該第二金屬層位在該第一金屬層上。 39 .，如=請專利範圍第38項所述之線路元件結構，其 —，該第二金屬層包括厚度介於15微米至15微米之 —金層。 、 40 如申凊專利範圍第38項所述之線路元件結構，其 :’該第二金屬層包括厚度介於15微米至5〇微米之 一鋼層。 41·"⑽㈣38項所述之線路元件結構，其 —’該第二金屬層包括厚度介於15微米至15微米之 銀層。 42 » :=凊專利範圍第38項所述之線路元件結構，其 一，該第二金屬層包括厚度介於15微米至15微米之 麵層。 43 » 中，：專利範第38項所述之線路元件結構，其 第二金屬層包括厚度介於h5微米至15微米^ 认中，如申，專利範圍第38項所述之線路元件結構，其 相’該第二金屬層包括厚度介於05微米至6微米之一 螺層。 45 κ •中，如^請專利範圍第38項所述之線路元件結構，其 之一該第-金屬層包括厚度介於0 02微米至〇 8微米 敛鎢合金層。 46中㈣料㈣38賴述之線路元件結構，盆 ，該第一金屬層包括厚度介於〇. 〇2微求至〇. 8微米 136 200816373 MliUAU6-〇l5TWB 之一鈦金屬層。 I由如申請專利範圍第38項所述之線 士 中’該第—金屬層包括厚度妨請微㈣其 之一氮化鈦層。 至0· 8微米 =如巾請專·„ 38項所述之線路元件 ’料—金屬層包括厚度介於G.G2微米° 其 之一鈕金屬層。 0· 8微米 役如巾料㈣㈣38項所述之線路元件，立 該弟一金屬層包括厚度介於0 02 ’、 之一氮化鈕層。 卡至0.8微米 50.如申請專利範圍第38項所述之線路元件結立 中，該第一金屬層包括厚度介於〇 〇2微米 : 夕一力々人儆承 之鉻金屬層。 5L如申請專利範圍第38項所述之線路元件結構，其 中’该第—金屬層包括厚度介於G.G2微米至〇.8微米 之一鉻銅合金層。 52β如申請專利範圍第1項所述之線路元件，其中，該 保護層之材質包括一氮矽化合物。 53·如申請專利範圍第1，項所述之線路元件，其中，該 保護層之材質包括一磷矽玻璃（PSG)。 54·如申請專利範圍第1項所述之線路元件，其中，該 保護層之材質包括一氧矽化合物。 55· 如申請專利範圍第丨項所述之康路元件，其中，該 保護層之材質包括一氮氧矽化合物。 137 200816373 iviriUA UO-015TWB 56· 如申請專利範圍第1項所述之線路元件，其中，該 保護層之材質包括一硼磷石夕玻璃（BPSG)。 57· 如申請專利範圍第1項所述之線路元件結構，更包 括厚度介於2微米至100微米之間的一第一聚合物層位 在該保護層與該第三金屬線路之間。 58· 如申請專利範圍第57項所述之線路元件結構，其 中’該第一聚合物層包括厚度介於2微米至1〇〇微米之 間的一聚醯亞胺化合物層。 59. 如申請專利範圍第57項所述之線路元件結橼，其 中’該第一聚合物層包括厚度介於2微米至1〇〇微米之 間的一苯基環丁烯化合物層。 60· 如申請專利範圍第57項所述之線路元件結構，其 中，該第一聚合物層包括厚度介於2微米至1〇〇微米之 間的一聚對二曱苯類高分子層。 61 ·如申請專利範圍第項所述之線路元件結構，其 中，該第一聚合物層包括厚度介於2微米至100微米之 間的一環氧樹脂層。 62·如申請專利範圍第1項所述之線路元件，其中，該 内部電路至少包括一 N型金氧半導體元件（NM〇s)，該N 型金氧半導體元件之通道寬度（Channe 1 width)/ 通道 長度（Channel length)比值係介於01至5之間。 •如申睛專利範圍第1項所述之線路元件，其中，該 内部電路至少包括一 N型金氧半導體元件(NM〇s)，該N 1佥氧半導體元件之通道寬度（Channel 通道 138 200816373 MbUA UO-015TWB 長度（Channel length)比值係介於0· 2至2之間。 64. 如申請專利範圍第1項所述之線路元件，其中，該 内部電路至少包括一 P型金氧半導體元件（PM0S)，該P 型金氧半導體元件之通道寬度（Channel width)/通道長 度（Channel length)比值係介於0· 2至10之間。 65. 如申請專利範圍第1項所述之線路元件，其中，該 内部電路至少包括一 P型金氧半導體元件（PM0S)，該P 型金氧半導體元件之通道宽度（Channel width)/通道長 度（Channel length)比值係介於0· 4至4之間。 66. 如申請專利範圍第1項所述之線路元件，其中，流 經該第三金屬線路之電流係介於50微安培至2毫安培 之間。 67. 如申請專利範圍第1項所述之線路元件，其中，流 經該第三金屬線路之電流係介於100微安培至1毫安培 之間。 68. 如申請專利範圍第1項所述之線路元件，其中，該 第二金屬線路連接至該内部電路之一電源節點（power node) ° 69. 如申請專利範圍第1項所述之線路元件，其中，該 第二金屬線路連接至該内部電路之一接地節點（ground node) ° 70. 如申請專利範圍第1項所述之線路元件，其中，該 第三金屬線路未與外界電連接。 71. 如申請專利範圍第1項所述之線路元件，更包括一 139 200816373 Μ^ϋΑ Ub-015TWB 第二聚合物層位在該第三金屬線路上。 72· 如申請專利範圍第71項所述之線路元件結構，其 中’該弟一聚合物層包括厚度介於2微米至1QQ微米之 間的一聚醯亞胺化合物層。 73· 如申請專利範圍第71項所述之線路元件結構，其 中’該弟一聚合物層包括厚度介於2微米至1〇〇微米之 間的一苯基環丁烯化合物層。 74· 如申請專利範圍第71項所述之線路元件結構，其 中’該第二聚合物層包括厚度介於2微米至微米之 間的一聚對二甲苯類高分子層。 75· 如申請專利範圍第71項所述之線路元件結構，其 中’該第二聚合物層包括厚度介於2微米至1〇〇微米之 間的一環氧樹脂層。 76· 如申請專利範圍第1項所述之線路元件，更包括一 第三聚合物層覆蓋在該第三金屬線路之全部上表面上。 77· 如申請專利範圍第76項所述之線路元件結構，其 中’該第三聚合物層包括厚度介於2微米至1〇〇微米之 間的一聚醯亞胺化合物層。 78· 如申請專利範圍第76項所述之線路元件結構，其 中，該第三聚合物層包括厚度介於2微米至1〇〇微米之 間的一苯基環丁烯化合物層。 79· 如申請專利範圍第76項所述之線路元件結構，其 中，該第三聚合物層包括厚度介於2微米至1〇〇微米之 間的一聚對二甲苯類高分子層。 140 200816373 ινΐΓ,ο/\ uo-015TWB 如申#專利|a圍第76項所述之線路元件結構，其 中該第一聚合物層包括厚度介於2微米至100微米之 間的一環氧樹脂層。 81 β #中明專利範圍第1項所述之線路元件，更包括〆 含石夕的基底承載該穩壓器。 82·如申請專利範圍第1項所述之線路元件，更包括〆 含矽的基底承載該内部電路。 83. —種線路元件，包括·· 一變壓器，· 一内部電路（internal circuit); 一弟一金屬線路，連接該變壓器； 一苐一金屬線路，連接該内部電路； 保濩層，位在該變壓器、該内部電路、該第一金屬 線路及該第二金屬線路上；以及 一第三金屬線路，位在該保護層上，且連接該第一金 屬線路及該第二金屬線路。 84· 如申請專利範圍第83項所述之線路元件，其中，該 變壓器將一輸入電壓轉換成一輸出電壓，該輸出電壓與 該輸入電壓值不同。 85· 如申請專利範圍第84項所述之線路元件，其中，該 變壓器之該輸入電壓與該輸出電壓之差值除以該输出 電壓之百分比大於10%。 86· 如申請專利範圍第84項所述之線路元件，其中，該 變壓器之該輸出電壓係介於1伏特至10伏特之間。 141 200816373 MliUA UO-015TWB 87. 如申請專利範圍第83項所述之線路元件，其中，該 内部電路包括一反或閘（NOR gate)。 88. 如申請專利範圍第83項所述之線路元件，其中，該 内部電路包括一或閘（OR gate)。 89. 如申請專利範圍第83項所述之線路元件，其中，該 内部電路包括一且閘（AND gate)。 90. 如申請專利範圍第83項所述之線路元件，其中，該 内部電路包括一反及閘（NAND gate)。 91. 如申請專利範圍第83項所述之線路元件，其中，該 内部電路包括一靜態隨機存取記憶體單元（SRAM cell) ° 92. 如申請專利範圍第83項所述之線路元件，其中，該 内部電路包括一動態隨機存取記憶體單元（DRAM cell) ° 93. 如申請專利範圍第83項所述之線路元件，其中，該 内部電路包括一非揮發性記憶體單元（non-vo 1 ati le memory cel 1) ° 94. 如申請專利範圍第83項所述之線路元件，其中，該 内部電路包括一快閃記憶體單元（f lash memory cel 1)。 95. 如申請專利範圍第83項所述之線路元件，其中，該 内部電路包括一可消除可程式唯讀記憶體單元（EPROM cell) ° 96. 如申請專利範圍第83項所述之線路元件，其中，該 内部電路包括一唯讀記憶體單元(ROM cell)。 142 200816373 jvmuA υο-015TWB 97. 如申請專利範圍第83項所述之線路元件，其中，該 内部電路包括一磁性隨機存取記憶體（magnet ic RAM， MR AM)單元。 98. 如申請專利範圍第83項所述之線路元件，其中，該 内部電路包括一感測放大器（sense amplifier)。 99. 如申請專利範圍第83項所述之線路元件，其中，該 内部電路包括一運放算大器（Operational Amplifier)。 100. 如申請專利範圍第83項所述之線路元件，其中，該 内部電路包括一加法器（adder)。 101. 如申請專利範圍第83項所述之線路元件，其中，該 内部電路包括一多工器（Multiplexer)。 102. 如申請專利範圍第83項所述之線路元件，其中，該 内部電路包括一雙工器（Diplexer)。 103. 如申請專利範圍第83項所述之線路元件，其中，該 内部電路包括一乘法器（Multipi ier)。 104. 如申請專利範圍第83項所述之線路元件，其中，該 内部電路包括一類比/數位轉換器（A/D converter)。 105. 如申請專利範圍第83項所述之線路元件，其中，該 内部電路包括一數位/類比轉換器（D/A Converter)。 106. 如申請專利範圍第83項所述之線路元件，其中，該 内部電路包括一互補式金屬氧化半導體感測元件單元 (CMOS sensor cell) ° 107. 如申請專利範圍第83項所述之線路元件，其中，該 内部電路包括一光敏二極體（photo-sensitive diode)。 143 200816373 ivubUA UO-015TWB 108·如申請專利範圍第83項所述之線路元件，其中，該 内部電路包括一雙載子互補式金氧半導體（BiC]y[〇s circuit) 〇 109·如申請專利範圍第83項所述之線路元件，其中，該 内部電路包括一雙載子電路（bipolar circuit)單元。 110·如申請專利範圍第83項所述之線路元件，其中，該 第一金屬線路包括厚度係介於〇·〇5微米至2微米之間 的一鋁層。 11L 如申請專利範圍第83項所述之線路元件，其中，該 第一金屬線路包括厚度係介於〇·05微米至2微米之間 的一銅層。 112·如申請專利範圍第83項所述之線路元件，其中，該 第二金屬線路包括厚度係介於〇· 〇5微米至2微米之間 的一鋁層。 113.如申請專利範圍第83項所述之線路元件，其中，該 第二金屬線路包括厚度係介於〇· 〇5微米至2微米之間 % 的一銅層。 114·如申請專利範圍第83項所述之線路元件，其中，該 第三金屬線路之材質包括金。 115·如申請專利範圍第83項所述之線路元件，其中，該 第二金屬線路之材質包括銅。 116·如申請專利範圍第83項所述之線路元件，其中，該 第三金屬線路之材質包括銀。 117·如申請專利範圍第83項所述之線路元件，其中，該 144 200816373 M±iUA UO-015TWB 第三金屬線路之材質包括鉑。 m如申請專利範圍第83項所述之線路元件，其中，該 第三金屬線路之材質包括鈀。 Λ 119.如申請專利範圍第83項所述之線路元件，其中，該 第三金屬線路之材質包括鎳。 " •如申凊專利範圍第83項所述之線路元件結構，其 中該第二金屬線路包括一第一金屬層及一第二金屬 層，該第二金屬層位在該第一金屬層上。 如申清專利範圍第120項所述之線路元件結構，其 中’該第二金屬層包括厚度介於1· 5微米至微来 一金層。 122·如申請專利範圍第120項所述之線路元件結構，其 中該第二金屬層包括厚度介於ι·5微米至50微米之 一鋼層。 ’、 123 如申睛專利範圍第120項所述之線路元件結構，其 中該第二金屬層包括厚度介於1· 5微米至15微米之 銀層。 124 •如申請專利範圍第120項所述之線路元件結構，其 中，該第二金屬層包括厚度介於1· 5微米至15微米之 銷層。 125 •如申請專利範圍第120項所述之線路元件結構，其 中該第二金屬層包括厚度介於1· 5微米至15微米之 一鈀層。 ’、 126 如申睛專利範圍第120項所述之線路元件結構，其 145 200816373 ivu^/vu〇_015TWb 中’該第二金屬層包括厚度介於0· 5微米至R ，其 微米 12 7 ·如申請專利範圍第丨2 0項所述之線路元件钟構 中’該第一金屬層包括厚度介於〇〇2微米至〇 之一鈦鎢合金層。 · 如申請專利範圍第120項所述之線路元件結構立 中，該第一金屬層包括厚度介於0. 02微米 / 之一办u e a主0.8微并 ^ 鈦金屬層。 構，其 8微米 29·如申請專利範圍第12〇項所述之線路元件钟 中’該第一金屬層包括厚度介於0· 02微米至〇 之一氮化鈦層。 · 130·如申請專利範圍第12〇項所述之線路元件結構，其 中’該第一金屬層包括厚度介於〇 〇2微米至二 之-鈕金屬層。 微未 131·如申請專利範圍第120項所述之線路元件結構，其 中，該第一金屬層包括厚度介於〇〇2微米至〇8微米 之一氮化纽層。 、 132 •如申請專利範圍第120項所述之線路元件結構，其 中，該第一金屬層包括厚度介於0.02微米至〇 8微米 之—鉻金屬層〇 ' 133 中如申請專利範圍第120項所述之線路元件結構，其 該第一金屬層包括厚度介於0· 02微米至〇· 8微米 之—路銅合金層。' 134· 如由咬 甲請專利範圍第83項所述之線路元件，其中，該 146 200816373 ivLtiu/\ uo-015TWB 保護層之材質包括一氮石夕化合物。 135. 如申請專利範圍第83項所述之線路元件，其中，該 保護層之材質包括一磷矽玻璃（PSG)。 136. 如申請專利範圍第83項所述之線路元件，其中，該 保護層之材質包括一氧矽化合物。 137. 如申請專利範圍第83項所述之線路元件，其中，該 保護層之材質包括一氮氧石夕化合物。 138. 如申請專利範圍第83項所述之線路元件，其中，該 保護層之材質包括一硼磷矽玻璃（BPSG)。 139. 如申請專利範圍第83項所述之線路元件結構，更包 括厚度介於2微米至100微米之間的一第一聚合物層位 在該保護層與該第三金屬線路之間。 140. 如申請專利範圍第139項所述之線路元件結構，其 中，該第一聚合物層包括厚度介於2微米至100微米之 間的一聚醯亞胺化合物層。 141. 如申請專利範圍第139項所述之線路元件結構，其 中，該第一聚合物層包括厚度介於2微米至100微米之 間的一苯基環丁烯化合物層。 142. 如申請專利範圍第139項所述之線路元件結構，其 中，該第一聚合物層包括厚度介於2微米至100微米之 間的一聚對二甲苯類高分子層。 143. 如申請專利範圍第139項所述之線路元件結構，其 中，該第一聚合物層包括厚度介於2微米至100微米之 間的一環氧樹脂層。 147 200816373 ΜϋυΑ Ub-015TWB 144. 如申請專利範圍第83項所述之線路元件，其中，該 内部電路至少包括一 N型金氧半導體元件（NM0S)，該N 型金氧半導體元件之通道寬度（Channel width)/通道 長度（Channel length)比值係介於0. 1至5之間。 145. 如申請專利範圍第83項所述之線路元件，其中，該 内部電路至少包括一 N型金氧半導體元件（NM0S)，該N 型金氧半導體元件之通道寬度（Channel width)/通道 長度（Channel length)比值係介於0· 2至2之間。 146. 如申請專利範圍第83項所述之線路元件，其中，該 内部電路至少包括一 P型金氧半導體元件（PM0S)，該P 型金氧半導體元件之通道寬度（Channel width)/通道長 度（Channel length)比值係介於0. 2至10之間。 147. 如申請專利範圍第83項所述之線路元件，其中，該 内部電路至少包括一 P型金氧半導體元件（PMOS)，該P 型金氧半導體元件之通道寬度（Channel width)/通道長 度（Channel length)比值係介於0· 4至4之間。 148. 如申請專利範圍第83項所述之線路元件，其中，流 經該第三金屬線路之電流係介於50微安培至2毫安培 之間。 149. 如申請專利範圍第83項所述之線路元件，其中，流 經該第三金屬線路之電流係介於100微安培至1毫安培 之間。 150. 如申請專利範圍第83項所述之線路元件，其中，該 第二金屬線路連接至該内部電路之一電源節點（power 148 200816373 ινυ^^/\ υο-015TWB node) 〇 151· 如申請專利範圍第83項所述之線路元件，其中，該 弟一金屬線路連接至該内部電路之一接地節點（ground node) 〇 152· 如申請專利範圍第83項所述之線路元件，其中，該 第三金屬線路未與外界電連接。 153·如申請專利範圍第83項所述之線路元件，更包括一 第二聚合物層位在該第三金屬線路上。 154·如申請專利範圍第153項所述之線路元件結構，其 中，該第二聚合物層包括厚度介於2微米至100微米之 間的一聚酿亞胺化合物層。 155·如申請專利範圍第153項所述之線路元件結構，其 中’該第二聚合物層包括厚度介於2微米至1〇〇微米之 間的一苯基環丁烯化合物層。 156·如申請專利範圍第153項所述之線路元件結構，其 中，該第二聚合物層包括厚度介於2微米至1〇〇微米之 間的一聚對二甲苯類高分子層。 157·如申請專利範圍第153項所述之線路元件結構，其 中’該第二聚合物層包括厚度介於2微米至1〇〇微米之 間的一環氧樹脂層。 158·如申請專利範圍第83項所述之線路元件，更包括一 策三聚合物層覆蓋在該第三金屬線路之全部上表面上。 159·如申請專利範圍第158項所述之線路元件結構，其 中，該帛三聚合物層包括厚度介於2微米至1〇〇微米之 149 200816373 MiiUAUi)-015TWB 間的一聚醯亞胺化合物層。 160·如申睛專利範圍第158項所述之線路元件結構，其 中’該第二聚合物層包括厚度介於2微米至1〇〇微米之 間的一苯基環丁烯化合物層。 161·如申請專利範圍第158項所述之線路元件結構，其 中，該第三聚合物層包括厚度介於2微米至1〇〇微米之 間的一聚對二甲苯類高分子層。 162·如申請專利範圍第158項所述之線路元件結構，其 中，該第三聚合物層包括厚度介於2微米至100微米之 間的一環氧樹脂層。 163·如申請專利範圍第83項所述之線路元件，其中，該 變壓器之型式包括一降壓變壓器。 164·如申請專利範圍第83項所述之線路元件，其中，該 變壓器之型式包括一增壓變壓器。 165·如申請專利範圍第83項所述之線路元件，更包括一 含石夕的基底承載該變壓器。 166·如申請專利範圍第83項所述之線路元件，更包括一 含矽的基底承載該内部電路。 167· —種線路元件，包括·· 一記憶體單元； 第一内部電路（internal circuit); 一第一金屬線路，連搔該記憶體單元; 一第一金屬線路，連接該第一内部電路； 一保護層，位在該記憶體單元 ' 談第一内部電路、該 150 200816373 ivir,u/\ uo-015TWB 第一金屬線路及該第二金屬線路上；以及 一第三金屬線路，位在該保護層上，且連接該第一金 屬線路及該第二金屬線路。 168. 如申請專利範圍第167項所述之線路元件，其中， 該記憶體單元之型式包括一靜態隨機存取記憶體單元 (SRAM cell) 〇 169. 如申請專利範圍第167項所述之線路元件，其中， 該記憶體單元之型式包括一動態隨機存取記憶體 (DRAM)單元。 170. 如申請專利範圍第167項所述之線路元件，其中， 該記憶體單元之型式包括一可消除可程式唯讀記憶體 (EPROM)單元。 171. 如申請專利範圍第167項所述之線路元件，其中， 該記憶體單元之型式包括一電子可消除式唯讀記憶體 (EEPROM)單元。 172. 如申請專利範圍第167項所述之線路元件，其中， 該記憶體單元之型式包括一快閃記憶體（Flash)單元。 173. 如申請專利範圍第167項所述之線路元件，其中， 該記憶體單元之型式包括一唯讀記憶體（ROM)單元。 174. 如申請專利範圍第167項所述之線路元件，其中， 該記憶體單元之型式包括一磁性隨機存取記憶體 (magnetic RAM，MRAM)單元。 175. 如申請專利範圍第167項所述之線路元件，更包括 一感測放大器（sense amplifier)位在該記憶體單元與該 151 200816373 mi^ua UO-015TWB 第一金屬線路之間。 176. 如申請專利範圍第175項所述之線路元件，其中， 該感測放大器包括一差動放大器（differential amplifier) 〇 177. 如申請專利範圍第175項所述之線路元件，更包括 一第二内部電路位在該感測放大器與該第一金屬線路 之間。 178. 如申請專利範圍第177項所述之線路元件，其中， 該第二内部電路包括一反或閘（NOR gate)。 179. 如申請專利範圍第177項所述之線路元件，其中， 該第二内部電路包括一或閘（OR gate)。 180. 如申請專利範圍第177項所述之線路元件，其中， 該第二内部電路包括一且閘（AND gate)。 181. 如申請專利範圍第177項所述之線路元件，其中， 該第二内部電路包括一反及閘（NAND gate)。 182. 如申請專利範圍第177項所述之線路元件，其中， 該第二内部電路包括一加法器（adder)。 183. 如申請專利範圍第177項所述之線路元件，其中， 該第二内部電路包括一多工器（Multiplexer)。 184. 如申請專利範圍第177項所述之線路元件，其中， 該第二内部電路包括一雙工器（Diplexer)。 185. 如申請專利範圍第177項所述之線路元件，其中， 該第二内部電路包括一乘法器（Mu 1 tipi ier)。 186. 如申請專利範圍第177項所述之線路元件，其中， 152 200816373 ivjLcur/\ uo-015TWB 該第二内部電路包括一互補式金屬氧化半導體（CMOS)。 187. 如申請專利範圍第177項所述之線路元件，其中， 該第二内部電路包括一雙載子互補式金氧半導體 (BiCMOS)。 188. 如申請專利範圍第177項所述之線路元件，其中， 該第二内部電路包括一雙載子電路（bipolar circuit) 早兀。 189. 如申請專利範圍第177項所述之線路元件，其中， 該第二内部電路至少包括一 N型金氧半導體元件 (NM0S)，該N型金氧半導體元件之通道宽度（Channel width)/通道長度（Channel length)比值係介於0. 1至 5之間。 190. 如申請專利範圍第17 7項所述之線路元件，其中， 該第二内部電路至少包括一 N型金氧半導體元件 (NM0S)，該N型金氧半導體元件之通道寬度（Channel width)/通道長度（Channel length)比值係介於0.2至 2之間。 191. 如申請專利範圍第177項所述之線路元件，其中， 該第二内部電路至少包括一 P型金氧半導體元件 (PM0S)，該P型金氧半導體元件之通道宽度（Channel width)/通道長度（Channel length)比值係介於0.2至 10之間。 192. 如申請專利範圍第177項所述之線路元件，其中， 該第二内部電路至少包括一 P型金氧半導體元件 153 200816373 ivLiiUA uo-015TWB (PMOS)，該P型金氧半導體元件之通道寬度（Channel width)/通道長度（Channel length)比值係介於0. 4至4 之間。 193. 如申請專利範圍第177項所述之線路元件，其中， 流經該第三金屬線路之電流係介於50微安培至2毫安 培之間。 194. 如申請專利範圍第177項所述之線路元件，其中， 流經該第三金屬線路之電流係介於100微安培至1毫安 培之間。 195. 如申請專利範圍第175項所述之線路元件，更包括 一内部驅動器（internal driver)位在該感測放大器與 該第一金屬線路之間，該内部驅動器係至少由一金氧半 導體元件所構成。 196. 如申請專利範圍第195項所述之線路元件，其中， 該金氧半導體元件包括一 P型金氧半導體元件（PM0S)， 該P型金氧半導體元件之通道寬度（Channel width)/通 道長度（Channel length)比值係介於3至60之間。 197. 如申請專利範圍第195項所述之線路元件，其中， 該金氧半導體元件包括一 P型金氧半導體元件（PM0S)， 該P型金氧半導體元件之通道寬度（Channel width)/通 道長度（Channel length)比值係介於5至20之間。 198. 如申請專利範圍第195項所述之線路元件，其中， 該金氡半導體元件包括一 N型金氧半導體元件i^MOS)， 該N型金氧半導體元件之通道寬度（Channel width)/通 154 200816373 ivLbUA uo-015TWB 道長度（Channel length)比值係介於1 · 5至30之間。 199. 如申請專利範圍第195項所述之線路元件，其中， 該金氧半導體元件包括一 N型金氧半導體元件（NMOS)， 該N型金氧半導體元件之通道宽度（Channel width)/通 道長度（Channel length)比值係介於2. 5至10之間。 200. 如申請專利範圍第195項所述之線路元件，其中， 流經該第三金屬線路之電流係介於500微安培至10毫 安培之間。 201. 如申請專利範圍第195項所述之線路元件，其中， 流經該第三金屬線路之電流係介於700微安培至2毫安 培之間。 202. 如申請專利範圍第175項所述之線路元件，更包括 一内部緩衝器（internal buff er)位在該感測放大器與 該第一金屬線路之間。 203. 如申請專利範圍第175項所述之線路元件，更包括 一内部三態緩衝器（tri-states internal buffer)位在 該感測放大器與該第一金屬線路之間。 204. 如申請專利範圍第175項所述之線路元件，更包括 一通過電路（pass circuit)位在該感測放大器與該第一金 屬線路之間。 205. 如申請專利範圍第175項所述之線路元件，更包括 一閂鎖電路（latch circuit)位在該感測放大器與該第一金 屬線路之間。 206· 如申請專利範圍第167項所述之線路元件，其中， 155 200816373 Mi^uA υο-015TWB 該第一内部電路包括一反或閘（NOR gate)。 207. 如申請專利範圍第167項所述之線路元件，其中， 該第一内部電路包括一或閘（OR gate)。 208. 如申請專利範圍第167項所述之線路元件，其中， 該第一内部電路包括一且閘（AND gate)。 209. 如申請專利範圍第167項所述之線路元件，其中， 該第一内部電路包括一反及閘（NAND gate)。 210. 如申請專利範圍第167項所述之線路元件，其中， 該第一内部電路包括一感測放大器（sense amplifier)。 211. 如申請專利範圍第167項所述之線路元件，其中， 該第一内部電路包括一運算放大器（Operational Amplifier)。 212. 如申請專利範圍第167項所述之線路元件，其中， 該第一内部電路包括一加法器（adder)。 213. 如申請專利範圍第167項所述之線路元件，其中， 該第一内部電路包括一多工器（Multiplexer)。 214. 如申請專利範圍第167項所述之線路元件，其中， 該第一内部電路包括一雙工器（Dipl exer)。 215. 如申請專利範圍第167項所述之線路元件，其中， 該第一内部電路包括一乘法器（Multipl ier)。 216. 如申請專利範圍第167項所述之線路元件，其中， 該第一内部電路包括一數位/類比轉換器（D/A Converter) ° 217/ 如申請專利範圍第167項所述之線路元件，其中， 156 200816373 iviiiUA υο-015TWB 該第一内部電路包括一互補式金屬氧化半導體 (CMOS) 〇 218·如申請專利範圍第167項所述之線路元件，其中， 該第内部電路包括一光敏二極體（photo-sensitive diode) ° 219·如申請專利範圍第167項所述之線路元件，其中， 該策一内部電路包括一雙載子互補式金氧半導體 (BiCMOS) 〇 220·如申請專利範圍第167項所述之線路元件，其中， 該第一内部電路包括一雙載子電路（bip〇lar circuit) 早兀。 221·如申請專利範圍第ι67項所述之線路元件，其中， 該第一金屬線路包括厚度係介於〇·〇5微米至2微米之 間的一銘層。 222·如申請專利範圍第167項所述之線路元件，其中， 該第一金屬線路包括厚度係介於0.05微米至2微米之 間的~銅層。 223· 如申請專利範圍第167項所述之線路元件，其中， 該第二金屬線路包括厚度係介於0.05微米至2微米之 間的一銘層。 224·如申請專利範圍第167項所述之線路元件，其中， 該第二金屬線路包括厚度係介於〇·〇5微米至2微米之 間的一銅層。 225.如申請專利範圍第167項所述之線路元件，其中， 157 200816373 mi^ua υο-015TWB 該第三金屬線路之材質包括金。 226. 如申請專利範圍第167項所述之線路元件，其中， 該第三金屬線路之材質包括銅。 227/ 如申請專利範圍第167項所述之線路元件，其中， 該第三金屬線路之材質包括銀。 228. 如申請專利範圍第167項所述之線路元件，其中， 該第三金屬線路之材質包括鉑。 229. 如申請專利範圍第167項所述之線路元件，其中， 該第三金屬線路之材質包括鈀。 230. 如申請專利範圍第167項所述之線路元件，其中， 該第三金屬線路之材質包括鎳。 231. 如申請專利範圍第167項所述之線路元件結構，其 中，該第三金屬線路包括一第一金屬層及一第二金屬 層，該第二金屬層位在該第一金屬層上。 232. 如申請專利範圍第231項所述之線路元件結構，其 中，該第二金屬層包括厚度介於1.5微米至15微米之 一金層。 233. 如申請專利範圍第231項所述之線路元件結構，其 中，該第二金屬層包括厚度介於1.5微米至50微米之 一銅層。 234. 如申請專利範圍第231項所述之線路元件結構，其 中，該第二金屬層包括厚度介於1.5微米至15微米之 一銀層。 235. 如申請專利範圍第231項所述之線路元件結構，其 158 200816373 υυ-0ΐ5χ\^Β 中，該第二金屬層包括厚度介於1· 5微米至15微米之 一鈾層。 236.如申請專利範圍第231項所述之線路元件結構，其 中’該第二金屬層包括厚度介於15微米至15微米之 一把層。 237·如申請專利範圍第231項所述之線路元件結構，其 中，該第二金屬層包括厚度介於0.5微米至6微米 鎳層。 ’、一 38·如申請專利範圍第231項所述之線路元件結構，其 中，該第一金屬層包括厚度介於〇· 02微米至〇·8微米 之一鈦鎢合金層。 … 9·如申請專利範圍第231項所述之線路元件結構，其 中，該第一金屬層包括厚度介於〇· 02微米至〇·8微: 之一鈦金屬層。 O yl •如申請專利範圍第231項所述之線路元件結構，其 中，該第一金屬層包括厚度介於〇· 02微米至〇·8微^ 之一氮化鈦層。 〜 241·如申請專利範圍第231項所述之線路元件結構，其 中’該第一金屬層包括厚度介於〇·〇2微米至η “ υ·行微米 之一鈕金屬層。 242·如申請專利範圍第231項所述之線路元件結構，其 中，該第一金屬層包括厚度介於〇· 02微米至〇 二 — 8微米 一氮化組層。 24 q 如申請專利範圍第231項所述之線路元件結構，其 159 200816373 ivic人uo-015TWB 中，該第一金屬層包括厚度介於0.02微米至0.8微米 之一鉻金屬層。 244. 如申請專利範圍第231項所述之線路元件結構，其 中，該第一金屬層包括厚度介於0.02微米至0.8微米 之一鉻銅合金層。 245. 如申請專利範圍第167項所述之線路元件，其中， 該保護層之材質包括一氮矽化合物。 246. 如申請專利範圍第167項所述之線路元件，其中， 該保護層之材質包括一磷矽玻璃（PSG)。 247. 如申請專利範圍第167項所述之線路元件，其中， 該保護層之材質包括一氧石夕化合物。 248. 如申請專利範圍第167項所述之線路元件，其中， 該保護層之材質包括一氮氧石夕化合物。 249. 如申請專利範圍第167項所述之線路元件，其中， 該保護層之材質包括一硼磷矽玻璃（BPSG)。 250. 如申請專利範圍第167項所述之線路元件結構，更 包括厚度介於2微米至100微米之間的一第一聚合物層 位在該保護層與該第三金屬線路之間。 251. 如申請專利範圍第250項所述之線路元件結構，其 中，該第一聚合物層包括厚度介於2微米至100微米之 間的一聚醯亞胺化合物層。 252. 如申請專利範圍第250項所述之線路元件結構，其 中，該第一聚合物層包括厚度介於2微米至100微米之 間的一苯基環丁稀化合物層。 160 200816373 jvLbUA UO-015TWB 253. 如申請專利範圍第250項所述之線路元件結構，其 中，該第一聚合物層包括厚度介於2微米至100微米之 間的一聚對二曱苯類高分子層。 254. 如申請專利範圍第250項所述之線路元件結構，其 中，該第一聚合物層包括厚度介於2微米至100微米之 間的一環氧樹脂層。 255. 如申請專利範圍第167項所述之線路元件，其中， 該第一内部電路至少包括一 N型金氧半導體元件 (NMOS)，該N型金氧半導體元件之通道寬度（Channel width)/通道長度（Channel length)比值係介於0.1至 5之間。 256. 如申請專利範圍第167項所述之線路元件，其中， 該第一内部電路至少包括一 N型金氧半導體元件 (NMOS)，該N型金氧半導體元件之通道寬度（Channel width)/通道長度（Channel length)比值係介於0.2至 2之間。 257. 如申請專利範圍第167項所述之線路元件，其中， 該第一内部電路至少包括一 P型金氧半導體元件 (PMOS)，談P型金氧半導體元件之通道寬度（Channel width)/通道長度（Channel length)比值係介於0.2至 10之間。 258. 如申請專利範圍第167項所述之線路元件，其中， 該第一内部電路至少包括一 P型金氧半導體元件 (PMOS)，該P型金氧半導體元件之通道寬度（Channel 161 200816373 ivlc,o/\ uo-015TWB width)/通道長度（Channel length)比值係介於0. 4至4 之間。 259. 如申請專利範圍第167項所述之線路元件，其中， 流經該第三金屬線路之電流係介於50微安培至2毫安 培之間。 260. 如申請專利範圍第167項所述之線路元件，其中， 流經該第三金屬線路之電流係介於100微安培至1毫安 培之間。 261. 如申請專利範圍第167項所述之線路元件，其中， 該第二金屬線路連接至該第一内部電路之一輸出節點 (output node) 〇 262. 如申請專利範圍第167項所述之線路元件，其中， 該第二金屬線路連接至該第一内部電路之一輸入節點 (input node) ° 263. 如申請專利範圍第167項所述之線路元件，其中， 該第三金屬線路未與外界電連接。 264. 如申請專利範圍第167項所述之線路元件，更包括 一第二聚合物層位在該第三金屬線路上。 265. 如申請專利範圍第264項所述之線路元件結構，其 中，該第二聚合物層包括厚度介於2微米至100微米之 間的一聚醯亞胺化合物層。。 266. 如申請專利範圍第264項所述之線路元件結構，其 中，該第二聚合物層包括厚度介於2微米至100微米之 間的一苯基環丁烯化合物層。 162 200816373 MliUA U6-015TWB 267. 如申請專利範圍第264項所述之線路元件結構，其 中，該第二聚合物層包括厚度介於2微米至100微米之 間的一聚對二甲苯類高分子層。 268. 如申請專利範圍第264項所述之線路元件結構，其 中，該第二聚合物層包括厚度介於2微米至100微米之 間的一環氧樹脂層。 269. 如申請專利範圍第167項所述之線路元件，更包括 一第三聚合物層覆蓋在該第三金屬線路之全部上表面 上。 270. 如申請專利範圍第269項所述之線路元件結構，其 中，該第三聚合物層包括厚度介於2微米至100微米之 間的一聚醯亞胺化合物層。 271. 如申請專利範圍第269項所述之線路元件結構，其 中，該第三聚合物層包括厚度介於2微米至100微米之 間的一苯基環丁烯化合物層。 272. 如申請專利範圍第269項所述之線路元件結構，其 中，該第三聚合物層包括厚度介於2微米至100微米之 間的一聚對二甲苯類高分子層。 273. 如申請專利範圍第269項所述之線路元件結構，其 中，該第三聚合物層包括厚度介於2微米至100微米之 間的一環氧樹脂層。 274. 如申請專利範圍第167項所述之線路元件，更包括 <含矽的基底承載該記憶體單元:。 275. 如申請專利範圍第167項所述之線路元件，更包括 163 200816373 iviiiUA υο-015TWB 一含矽的基底承截該内部電路。 276. 如申請專利範圍第175項所述之線路元件，更包括 一内部接收器（internal receiver)位在該感測放大器與該 第一金屬線路之間，該内部接收器係至少由一金氧半導 體元件所構成。 277. 如申請專利範圍第276項所述之線路元件，其中該 金氧半導體元件包括一 P型金氧半導體元件（PM0S)，該 P型金氧半導體元件之通道宽度（Channel width)/通道 長度（Channel length)比值係介於3至60之間。 278. 如申請專利範圍第276項所述之線路元件，其中該 金氧半導體元件包括一 P型金氧半導體元件（PM0S)，該 P型金氧半導體元件之通道宽度（Channel width)/通道 長度（Channel length)比值係介於5至20之間。 279. 如申請專利範圍第276項所述之線路元件，其中該 金氧半導體元件包括一 N型金氧半導體元件（NMOS)，該 N型金氧半導體元件之通道寬度（Channel width)/通道 長度（Channel length)比值係介於1. 5至30之間。 280. 如申請專利範圍第276項所述之線路元件，其中該 金氧半導體元件包括一 N型金氧半導體元件（NMOS)，該 N型金氧半導體元件之通道寬度（Channel width)/通道 長度（Channel length)比值係介於2. 5至10之間。 281. 如申請專利範圍第276項所述之線路元件，其中流 經該第三金屬線路之電流係介於500微安培至10毫安 培之間。 164 200816373 iVLtiUA UD-015TWB 282/ 如申請專利範圍第276項所述之線路元件，其中流 經該第三金屬線路之電流係介於700微安培至2毫安培 之間。 283. 如申請專利範圍第175項所述之線路元件，更包括 一反相器（inverter)位在該感測放大器與該第一金屬線 路之間，該反相器係至少由一金氧半導體元件所構成。 284. 如申請專利範圍第167項所述之線路元件，其中該 第三金屬線路作為該記憶體單元之一資斜匯流排（data bus)，以傳輸資料訊號。 285. 如申請專利範圍第167項所述之線路元件，其中該 第三金屬線路作為該記憶體單元之一位址匯流排 (address bus)，以傳輸位址訊號。 286. 如申請專利範圍第167項所述之線路元件，其中該 第三金屬線路傳輸之訊號包括一時脈訊號。 287. 如申請專利範圍第167項所述之線路元件，其中該 第三金屬線路包括至少4條位元線，以傳輸訊號。 288. 如申請專利範圍第167項所述之線路元件，其中該 第三金屬線路包括至少8條位元線，以傳輸訊號。 289. 如申請專利範圍第167項所述之線路元件，其中該 第三金屬線路包括至少16條位元線，以傳輸訊號。 290. 如申請專利範圍第167項所述之線路元件，其中該 第三金屬線路包括至少32條位元線，以傳輸訊號。 291. 如申請專利範圍第167項所述之線路元件，其中該 第三金屬線路包括至少64條位元線，以傳輸訊號。 165 200816373 JVLCAjr八 uo-015TWB 292. 如申請專利範圍第167項所述之線路元件，其中該 第三金屬線路包括至少1024條位元線，以傳輸訊號。 293. —種線路元件，包括： 一内部電路（internal circuit); 一晶片接外電路（of f-chip circuit); 一第一金屬線路，連接該内部電路； 一第二金屬線路，連接該晶片接外電路； 一保護層，位在該内部電路、該晶片接外電路、該第 一金屬線路及該第二金屬線路上；以及 一第三金屬線路，位在該保護層上，且連接該第一金 屬線路及該第二金屬線路，且流經該第三金屬線路之電流 係介於50微安培至10毫安培。 294. 如申請專利範圍第293項所述之線路元件，其中， 該内部電路包括一反或閘（NOR gate)。 295. 如申請專利範圍第293項所述之線路元件，其中， 該内部電路包括一或閘（OR gate)。 、 296. 如申請專利範圍第293項所述之線路元件，其中， 該内部電路包括一且閘（AND gate)。 297. 如申請專利範圍第293項所述之線路元件，其中， 該内部電路包括一反及閘（NAND gate)。 298. 如申請專利範圍第293項所述之線路元件，其中， 談内部電路包括一靜態隨機存取記憶體單元（SRAM cell) ° 299. 如申請專利範圍第293項所述之線路元件，其中， 166 200816373 MliLrA υο-015TWB 該内部電路包括一動態隨機存取記憶體單元（DRAM cell) ° 300. 如申請專利範圍第293項所述之線路元件，其中， 該内部電路包括一非揮發性記憶體單元（non-vo 1 ati le memory cell)0 301. 如申請專利範圍第293項所述之線路元件，其中， 該内部電路包括一快閃記憶體單元（flash memory cell)。 302. 如申請專利範圍第293項所述之線路元件，其中， 該内部電路包括一可消除可程式唯讀記憶體單元 (EPROM cell) 〇 303. 如申請專利範圍第293項所述之線路元件，其中， 該内部電路包括一唯讀記憶體單元（ROM ce 11)。 304. 如申請專利範圍第293項所述之線路元件，其中， 該内部電路包括一磁性隨機存取記憶體（magnetic RAM，MRAM)單元。 305. 如申請專利範圍第293項所述之線路元件，其中， 該内部電路包括一感測放大器（sense amplifier)。 306. 如申請專利範圍第293項所述之線路元件，其中， 該内部電路包括一運算放大器（Operational Amplifier) ° 307. 如申請專利範圍第293項所述之線路元件，其中， 該内部電路包括一加法器（adder)。 308. 如申請專利範圍第293項所述之線路元件，其中， 167 200816373 lvrnuA UO-015TWB 該内部電路包括一多工器（Mul tiplexer)。 309. 如申請專利範圍第293項所述之線路元件，其中， 該内部電路包括一雙工器（Diplexer)。 310. 如申請專利範圍第293項所述之線路元件，其中， 該内部電路包括一乘法器（Mul tipi ier)。 311. 如申請專利範圍第293項所述之線路元件，其中， 該内部電路包括一類比/數位轉換器（A/D converter)。 312. 如申請專利範圍第293項所述之線路元件，其中， 該内部電路包括一數位/類比轉換器（D/A Converter) q 313. 如申請專利範圍第293項所述之線路元件，其中， 該内部電路包括一互補式金屬氧化半導體（CMOS)。 314. 如申請專利範圍第293項所述之線路元件，其中， 該内部電路包括一光敏二極體（photo-sensitive diode)。 315. 如申請專利範圍第293項所述之線路元件，其中， 該内部電路包括一雙載子互補式金氧半導體 (BiCMOS) 〇 316. 如申請專利範圍第293項所述之線路元件，其中， 該内部電路包括一雙載子電路（bipolar circuit)單元。 317. 如申請專利範圍第293項所述之線路元件，其中， 該内部電路至少包括一 N型金氧半導體元件（NM0S)，該 N型金氧半導體元件之通道寬度（Channel width)/通道 長度（Channel length)比值係介於0. 1至5之間。 318. 如申請專利範爵第293項所述之線路元件，其中， 該内部電路至少包括一 N型金氧半導體元件（NM0S)，該 168 200816373 jvmuA υο-015TWB N型金氧半導體元件之通道寬度（Channel width)/通道 長度（Channel length)比值係介於0. 2至2之間。 319. 如申請專利範圍第293項所述之線路元件，其中， 該内部電路至少包括一 P型金氧半導體元件（PM0S)，該 P型金氧半導體元件之通道寬度（Channel width)/通道 長度（Channel length)比值係介於0. 2至10之間。 320. 如申請專利範圍第293項所述之線路元件，其中， 該内部電路至少包括一 P型金氧半導體元件（PMOS)，該 P型金氧半導體元件之通道寬度（Channel width)/通道 長度（Channel length)比值係介於0. 4至4之間。 321. 如申請專利範圍第293項所述之線路元件，其中， 該晶片接外電路至少包括一晶片接外驅動器（of f-chip driver)，該晶片接外驅動器係至少由一金氧半導體元 件所構成。 322. 如申請專利範圍第321項所述之線路元件，其中， 該金氧半導體元件包括一 P型金氧半導體元件（PM0S)， 該P型金氧半導體元件之通道寬度（Channel width)/通 道長度（Channel length)比值係介於40至40, 000之間。 323. 如申請專利範圍第321項所述之線路元件，其中， 該金氧半導體元件包括一 P型金氧半導體元件（PM0S)， 該P型金氧半導體元件之通道寬度（Channel width)/通 道長度（Channel length)比值係介於60至600之間。 324. 如申請專利範圍第321項所述之線路元件，其中， 該金氧半導體元件包括一 N型金氧半導體元件（NM0S)， 169 200816373 ivlc,u/\ uo-015TWB 該N型金氧半導體元件之通道寬度（Channel width)/通 道長度（Channel length)比值係介於20至20, 000之間。 325. 如申請專利範圍第321項所述之線路元件，其中， 該金氧半導體元件包括一 N型金氧半導體元件（NMOS)， 該N型金氡半導體元件之通道寬度（Channel width)/通 道長度（Channel length)比值係介於30至300之間。 326. 如申請專利範圍第293項所述之線路元件，其中， 該晶片接外電路至少包括一晶片接外接收器（off-chip reciver) ° 327. 如申請專利範圍第293項所述之線路元件，其中， 該晶片接外電路至少包括一晶片接外三態緩衝器 (off-chip tri-states buffer) 〇 328. 如申請專利範圍第293項所述之線路元件，其中， 該晶片接外電路至少包括一靜電放電（ESD)防護電路。 329. 如申請專利範圍第328項所述之線路元件，其中， 該靜電放電防護電路包括一逆偏壓二極體 (reverse-biased diode) 〇 330. 如申請專利範圍第293項所述之線路元件，其中， 該第一金屬線路包括厚度係介於0. 05微米至2微米之 間的一铭層。 331. 如申請專利範圍第293項所述之線路元件，其中， 該第一金屬線路包括厚度係介於0. 05微米至2微米之 間的一銅層。 332. 如申請專利範圍第293項所述之線路元件，其中， 170 200816373 iviiiUA υο-015TWB 該第二金屬線路包括厚度係介於0. 05微米至2微米之 間的一鋁層。 333. 如申請專利範圍第293項所述之線路元件，其中， 該第二金屬線路包括厚度係介於0.05微米至2微米之 間的一銅層。 334. 如申請專利範圍第293項所述之線路元件，其中， 該第三金屬線路之材質包括金。 335. 如申請專利範圍第293項所述之線路元件，其中， 該第三金屬線路之材質包括銅。 336. 如申請專利範圍第293項所述之線路元件，其中， 該第三金屬線路之材質包括銀。 337. 如申請專利範圍第293項所述之線路元件，其中， 該第三金屬線路之材質包括鉑。 338. 如申請專利範圍第293項所述之線路元件，其中， 該第三金屬線路之材質包括鈀。 339. 如申請專利範圍第293項所述之線路元件，其中， 該第三金屬線路之材質包括鎳。 340. 如申請專利範圍第293項所述之線路元件結構，其 中，該第三金屬線路包括一第一金屬層及一第二金屬 層，該第二金屬層位在該第一金屬層上。 341. 如申請專利範圍第340項所述之線路元件給構，其 中，該第二金屬層包括厚度介於1.5微米至15微米之 一金層。 342. 如申請專利範圍第340項所述之線路元件結構，其 171 200816373 ινίϋΟΑ uo-015TWB 中，該第二金屬層包括厚度介於丨· 5微米至5〇微米之 一銅層。 343·如申請專利範圍第34〇項所述之線路元件結構，其 中’该第二金屬層包括厚度介於1.5微米至15微米之 一銀層。 344·如申請專利範圍第340項所述之線路元件結構，其 中，該第二金屬層包括厚度介於L 5微米至15微米二 一鉑層。 ” 345·如申請專利範圍第340項所述之線路元件結構，其 中，該第二金屬層包括厚度介於15微米至15微米之 一麵I層。 34 R 如申請專利範圍第340項所述之線路元件結構，其 中’該第二金屬層包括厚度介於〇·5微米至6微 ’、一 鎳層。 h、之一 347 微米 •如申請專利範圍第340項所述之線路元件結構，其 中’該第一金屬層包括厚度介於0.02微米至〇 ’、 之一鈦鎢合金層。 348·如申請專利範圍第340項所述之線路元件結構，其 中，該第一金屬層包括厚度介於〇·〇2微米$ n。 飞卞至0. 8微米 <一鈇金屬層。 中’該第一金屬層包括厚度介於〇·〇2微米至 349·如申請專利範圍第340項所述之線路元件結構，其 之一氮化鈦層 350. 如申請專利範圍第340項所述之線路元件纟士構其 172 200816373 mj^ua UO-015TWB 中，該第一金屬層包括厚度介於0.02微米至0.8微米 之一组金屬層。 351. 如申請專利範圍第340項所述之線路元件結構，其 中，該第一金屬層包括厚度介於0.02微米至0.8微米 之一氮化组層。 352. 如申請專利範圍第340項所述之線路元件結構，其 中，該第一金屬層包括厚度介於0. 02微米至0. 8微米 之一鉻金屬層。 353. 如申請專利範圍第340項所述之線路元件绪構，其 中，該第一金屬層包括厚度介於0.02微米至0.8微米 之一鉻銅合金層。 354. 如申請專利範圍第293項所述之線路元件，其中， 該保護層之材質包括一氮矽化合物。 355. 如申請專利範圍第293項所述之線路元件，其中， 該保護層之材質包括一構石夕玻璃（PSG )。 356. 如申請專利範圍第293項所述之線路元件，其中， 該保護層之材質包括一氧石夕化合物。 357. 如申請專利範圍第293項所述之線路元件，其中， 該保護層之材質包括一氮氧石夕化合物。 358. 如申請專利範圍第293項所述之線路元件，其中， 該保護層之材質包括一硼磷矽玻璃（BPSG)。 359. 如申請專利範圍第293項所述之線路元件結構，更 .包括厚度介於2微米至100微米之間的一第一聚合物層 位在該保護層與該第三金屬線路之間。 173 200816373 ivmu/\ uo-015TWB 360. 如申請專利範圍第359項所述之線路元件結構，其 中，該第一聚合物層包括厚度介於2微米至100微米之 間的一聚醯亞胺化合物層。 361. 如申請專利範圍第359項所述之線路元件結構，其 中，該第一聚合物層包括厚度介於2微米至100微米之 間的一苯基環丁烯化合物層。 362. 如申請專利範圍第359項所述之線路元件結構，其 中，該第一聚合物層包括厚度介於2微米至100微米之 間的一聚對二甲苯類高分子層。 363. 如申請專利範圍第359項所述之線路元件結構，其 中，該第一聚合物層包括厚度介於2微米至100微米之 間的一環氧樹脂層。 364. 如申請專利範圍第293項所述之線路元件，其中， 該第二金屬線路連接至該晶片接外電路之一輸出節點 (output node) 〇 365. 如申請專利範圍第293項所述之線路元件，其中， 該第二金屬線路連接至該晶片接外電路之一輸入節點 (input node) ° 366. 如申請專利範圍第293項所述之線路元件，其中， 更包括一導線形成在該第三金屬線路上，以電連接至一 外界電路。 367. 如申請專利範圍第293項所述之線路元件，更包括 一第二聚合物層位在該第三金屬線路上。 368. 如申請專利範圍第367項所述之線路元件結構，其 174 200816373 MJbUA UO-015TWB 中，該第二聚合物層包括厚度介於2微米至^ 〇〇微米之 間的一聚醢亞胺化合物層。 369·如申請專利範圍第367項所述之線路元件結構，其 中，该第二聚合物層包括厚度介於2微米至丨〇〇微米之 間的一苯基環丁浠化合物層。 370·如申請專利範圍第367項所述之線路元件結構，其 中，該第二聚合物層包括厚度介於2微米至1〇〇微米之 間的一聚對二甲苯類高分子層。 371·如申請專利範圍第367項所述之線路元件結構，其 中’該第二聚合物層包括厚度介於2微米至1〇〇微米之 間的一環氧樹脂層。 372·如申請專利範圍第293項所述之線路元件，更包括 一第三聚合物層覆蓋在該第三金屬線路之全部上表面 上。 373. 如申請專利範圍第372項所述之線路元件結構，其 中該第二聚合物層包括厚度介於2微米至1〇〇微米之 間的一聚醯亞胺化合物層。 374. 如申請專利範圍第372項所述之線路元件結構，其 中，該第三聚合物層包括厚度介於2微米至1〇〇微米之 間的一苯基環丁烯化合物層。 375. 如申請專利範圍第372項所述之線路元件結構，其 中’該第三聚合物層包括厚度介於2微米至 眺—聚對二甲苯類高分子層。:微未之 376. 如申請專利範圍第372項所述之線路元件結構，其 175 200816373 JVUbUA υο-015TWB 中，該第三聚合物層包括厚度介於2微米至100微米之 間的一環氧樹脂層。 377. 如申請專利範圍第293項所述之線路元件，更包括 一含矽的基底承載該内部電路。 378. 如申請專利範圍第293項所述之線路元件，更包括 一含矽的基底承載該晶片接外電路。 379. —種線路元件，包括： 一第一金氧半導體（M0S)元件，該第一金氧半導體元件 之通道寬度（Channel width)/通道長度（Channel length) 比值係介於0. 1至10之間； 一第二金氧半導體元件； 一第一金屬線路，連接該第一金氧半導體元件； 一第二金屬線路，連接該第二金氧半導體元件； 一保護層，位在該第一金氧半導體元件、該第二金氡 半導體元件、該第一金屬線路及該第二金屬線路上；以及 一第三金屬線路，位在該保護層上，且連接該第一金 屬線路及該第二金屬線路。 380. 如申請專利範圍第379項所述之線路元件，其中， 該第一金氧半導體元件之汲極連接至該第二金氧半導 體元件之閘極。 381. 如申請專利範圍第379項所述之線路元件，其中， 該第一金氧半導體元件之汲極連接至該第二金氧半導 體元件之汲極〇 382. 如申請專利範圍第379項所述之線路元件，其中， 176 200816373 MliUA UO-015TWB 該第一金氧半導體元件之汲極連接至該第二金氧半導 體元件之源極。 383. 如申請專利範圍第379項所述之線路元件，其中， 該第一金氧半導體元件之閘極連接至該第二金氧半導 體元件之閘極。 384. 如申請專利範圍第379項所述之線路元件，其中， 該第一金氧半導體元件之閘極連接至該第二金氧半導 體元件之汲極。 385. 如申請專利範圍第379項所述之線路元件，其中， 該第一金氧半導體元件之閘極連接至該第二金氧半導 體元件之源極。 386. 如申請專利範圍第379項所述之線路元件，其中， 該第一金氧半導體元件之源極連接至該第二金氧半導 體元件之閘極。 387. 如申請專利範圍第379項所述之線路元件，其中， 該第一金氧半導體元件之源極連接至該第二金氧半導 體元件之汲極。 388. 如申請專利範圍第379項所述之線路元件，其中， 該第一金氧半導體元件之源極連接至該第二金氧半導 體元件之源極。 389. 如申請專利範圍第379項所述之線路元件，更包括 一反或閘（NOR gate)，該反或閘係至少由該第一金氧半 導體元件所構成。 390. 如申請專利範圍第379項所述之線路元件，更包括 177 200816373 ΜϋυΑ U0-015TWB 一或閘（OR gate)，該或閘係至少由該第一金氧半導體 元件所構成。 391. 如申請專利範圍第379項所述之線路元件，更包括 一且閘（AND gate)，該且閘係至少由該第一金氧半導體 元件所構成。 392. 如申請專利範圍第379項所述之線路元件，更包括 一反及閘（NAND gate)，該反及閘係至少由該第一金氧 半導體元件所構成。 393. 如申請專利範圍第379項所述之線路元件，更包括 一反或閘（NOR gate)，該反或閘係至少由該第二金氧半 導體元件所構成。 394. 如申請專利範圍第379項所述之線路元件，更包括 一或閘（OR gate)，該或閘係至少由該第二金氧半導體 元件所構成。 395. 如申請專利範圍第379項所述之線路元件，更包括 一且閘（AND gate)，該且閘係至少由該第二金氧半導體 元件所構成。 396. 如申請專利範圍第379項所述之線路元件，更包括 一反及閘（NAND gate)，該反及閘係至少由該第二金氧 半導體元件所構成。 397. 如申請專利範圍第379項所述之線路元件，更包括 一内部驅動器（internal driver)，該内部驅動器係至 少由該第二金氧半導體元件所構成。 398. 如申請專利範圍第397項所述之線路元件，其中， 178 200816373 ΜϋυΑ UO-015TWB 該第二金氧半導體元件包括一 Ρ型金氧半導體元件 (PM0S)，該Ρ型金氧半導體元件之通道寬度（Channel width)/通道長度（Channel length)比值係介於3至60 之間。 399. 如申請專利範圍第397項所述之線路元件，其中， 該第二金氧半導體元件包括一 P型金氧半導體元件 (PM0S)，該P型金氧半導體元件之通道寬度（Channel width)/通道長度（Channel length)比值係介於5至20 之間。 400. 如申請專利範圍第397項所述之線路元件，其中， 該第二金氧半導體元件包括一 N型金氧半導體元件 (NMOS)，該N型金氧半導體元件之通道宽度(Channel width)/通道長度（Channel length)比值係介於1. 5至 30之間。 401. 如申請專利範圍第397項所述之線路元件，其中， 該第二金氧半導體元件包括一 N型金氧半導體元件 (NMOS)，該N型金氧半導體元件之通道宽度（Channel width)/通道長度（Channel length)比值係介於2. 5至 10之間。 402. 如申請專利範圍第397項所述之線路元件，其中， 流經該第三金屬線路之電流係介於500微安培至10毫 安培之間。 403. 如申請專利範圍第397項所述之線路元件，其中， 流經該第三金屬線路之電流係介於700微安培至2毫安 179 200816373 ivmu/\ υο-015TWB 培之間。 404·如申請專利範圍第379項所述之線路元件，更包括 一内部電路（internal circuit) ’該内部電路係至少由 該第二金氧半導體元件所構成。 405·如申請專利範圍第404項所述之線路元件’其中， 該第二金氧半導體元件包括一 N型金氧半導體元件 (NM0S)，該N型金氧半導體元件之通道寬度（Channel width)/通道長度（Channel lenSth)比值係介於0·1至 5之間。 406. 如申請專利範圍第404項所述之線路元件，其中， 該第二金氧半導體元件包括一 N型金氧半導體元件 (NMOS)，該N型金氧半導體元件之通道寛度（Channel width)/通道長度（Channel length)比值係介於〇· 2至2 之間。 407. 如申請專利範圍第404項所述之線路元件，其中， 該第二金氧半導體元件包括一 P型金氧半導體元件 (PMOS)，該P型金氧半導體元件之通道寬度（Channel width)/通道長度（Channel length)比值係介於0.2至 10之間。 408·如申請專利範圍第404項所述之線路元件，其中， 該第二金氧半導體元件包括一 P型金氧半導體元件 (PMOS)，該p型金氧半導體元件之通道寛度^以仙^ width)/通道長度（channel iength)比值係介於〇· 4至4 之間。 180 200816373 IVLtiUA uo-015TWB 409. 如申請專利範圍第404項所述之線路元件，其中， 流經該第三金屬線路之電流流通量係介於50微安培至2 毫安培之間。 410. 如申請專利範圍第404項所述之線路元件，其中， 流經該第三金屬線路之電流流通量係介於100微安培至 1毫安培之間。 411. 如申請專利範圍第379項所述之線路元件，更包括 一反或閘（NOR gate)，該反或閘係至少由該第二金氧半 導體元件所構成。 412. 如申請專利範圍第379項所述之線路元件，更包括 一或閘（OR gate)，該或閘係至少由該第二金氧半導體 元件所構成。 413. 如申請專利範圍第379項所述之線路元件，更包括 一且閘（AND gate)，該且閘係至少由該第二金氧半導體 元件所構成。 414. 如申請專利範圍第379項所述之線路元件，更包括 一反及閘（NAND gate)，該反及閘係至少由該第二金氧 半導體元件所構成。 415. 如申請專利範圍第379項所述之線路元件，更包括 一反相器（inverter)，該反相器係至少由該第二金氧半 導體元件所構成。 416. 如申請專利範圍第415項所述之線路元件，其中， 該第二金氧半導體元件包括一 P型金氧半導體元件 (PM0S)，該P型金氧半導體元件之通道寬度（Channel 181 200816373 ΜϋΟΑ υο-015TWB width)/通道長度（Channel length)比值係介於3至60 之間。 417. 如申請專利範圍第415項所述之線路元件，其中， 該第二金氧半導體元件包括一 P型金氧半導體元件 (PM0S)，該P型金氧半導體元件之通道寬度（Channel width)/通道長度（Channel length)比值係介於5至20 之間。 418. 如申請專利範圍第415項所述之線路元件，其中， 該第二金氧半導體元件包括一 N型金氧半導體元件 (NMOS)，該N型金氧半導體元件之通道寬度（Channel width)/通道長度（Channel length)比值係介於1.5至 30之間。 419. 如申請專利範圍第415項所述之線路元件，其中， 該第二金氧半導體元件包括一 N型金氧半導體元件 (NMOS)，該N型金氧半導體元件之通道寬度（Channel width)/通道長度（Channel length)比值係介於2.5至 10之間。 420. 如申請專利範圍第415項所述之線路元件，其中， 流經該第三金屬線路之電流係介於500微安培至10毫 安培之間。 421. 如申讀專利範圍第415項所述之線路元件，其中， 流經該第三金屬線路之電流係介於700微安培至2毫安 培之間。 422. 如申請專利範圍第379項所述之線路元件，更包括 182 200816373 MiiUA υο-015TWB 一内部電路（internal circuit)，該内部電路係至少由 該第二金氧半導體元件所構成。 423. 如申請專利範圍第422項所述之線路元件，其中， 該第二金氧半導體元件包括一 N型金氧半導體元件 (NM0S)，該N型金氧半導體元件之通道寬度（Channel width)/通道長度（Channel length)比值係介於0.1至 5之間。 424. 如申請專利範圍第422項所述之線路元件，其中， 該第二金氧半導體元件包括一 N型金氧半導體元件 (NMOS)，該N型金氧半導體元件之通道寬度（Channel width)/通道長度（Channel length)比值係介於0.2至 2之間。 425. 如申請專利範圍第422項所述之線路元件，其中， 該第二金氧半導體元件包括一 P型金氧半導體元件 (PMOS)，該N型金氧半導體元件之通道寬度（Channel width)/通道長度（Channel length)比值係介於0.2至 10之間。 426. 如申請專利範圍第422項所述之線路元件，其中， 該第二金氧半導體元件包括一 P型金氧半導體元件 (PMOS)，該N型金氧半導體元件之通道寛度（Channel width)/通道長度（Channel length)比值係介於0. 4至4 之間。 427. 如申請專利範圍第422項所述之線路元件，其中， 流經該第三金屬線路之電流流通量係介於50微安培至2 183 200816373 mi^ua UO-015TAVB 毫安培之間。 428. 如申請專利範圍第422項所述之線路元件，其中， 流經該第三金屬線路之電流流通量係介於100微安培至 1毫安培之間。 429. 如申請專利範圍第379項所述之線路元件，更包括 一電源管理晶片（power management chip)，談電源管 理晶片係至少由該第二金氧半導體元件所構成。 430. 如申請專利範圍第429項所述之線路元件，其中， 該第二金氧半導體元件包括一 P型金氧半導體元件 (PM0S)，該P型金氧半導體元件通道（Channel)之寬度/ 長度之比值係介於4000至400000之間。 431. 如申請專利範圍第429項所述之線路元件，其中， 該第二金氧半導體元件包括一 P型金氧半導體元件 (PM0S)，該P型金氧半導體元件通道（Channel)之寛度/ 長度之比值係介於4000至40000之間。 432. 如申請專利範圍第429項所述之線路元件，其中， 該第二金氧半導體元件包括一 N型金氧半導體元件 (NM0S)，該N型金氧半導體元件通道（Channel)之寬度/ 長度之比值係介於2000至200000之間。 433. 如申請專利範圍第429項所述之線路元件，其中， 該第二金氧半導體元件包括一 N型金氧半導體元件 (NM0S)，該N型金氧半導體元件通道（Channel)之寬度/ 長度之比值係介於2000至20000之間。 434. 如申請專利範圍第429項所述之線路元件，其中， 200816373 iviiiu/\ uo-015TWB 流經該第三金屬線路之電流係介於500毫安培至50安 培之間。 435. 如申請專利範圍第429項所述之線路元件，其中， 流經該第三金屬線路之電流係介於500毫安培至5安培 之間。 436. 如申請專利範圍第379項所述之線路元件，更包括 一電源供應晶片（power supply chip)，該電源供應晶 片係至少由該第二金氧半導體元件所構成。 437. 如申請專利範圍第436項所述之線路元件，其中， 該第二金氧半導體元件包括一 P型金氧半導體元件 (PM0S)，該P型金氧半導體元件通道（Channel)之寬度/ 長度之比值係介於4000至400000之間。 438. 如申請專利範圍第436項所述之線路元件，其中， 該第二金氧半導體元件包括一 P型金氧半導體元件 (PM0S)，該P型金氧半導體元件通道（Channel)之宽度/ 長度之比值係介於4000至40000之間。 439. 如申請專利範圍第436項所述之線路元件，其中， 該第二金氧半導體元件包括一 N型金氧半導體元件 (NM0S)，該N型金氧半導體元件通道（Channel)之寬度/ 長度之比值係介於2000至200000之間。 440. 如申請專利範圍第436項所述之線路元件，其中， 該第二金氧半導體元件包括一 N型金氧半導體元件 (丽0S)，該N型金氧半導體元件通道（Channel·)之寬度/ 長度之比值係介於2000至20000之間。 185 200816373 MliUA UO-015TWB 441. 如申請專利範圍第436項所述之線路元件，其中， 該第三金屬線路之電流流通量係介於500毫安培至50 安培之間。 442. 如申請專利範圍第436項所述之線路元件，其中， 該第三金屬線路之電流流通量係介於500毫安培至5安 培之間。 443. 如申請專利範圍第379項所述之線路元件，更包括 一内部接收器（internal reciver)，該内部接收器係至 少由該第二金氧半導體元件所構成。 444. 如申請專利範圍第443項所述之線路元件，其中， 該第二金氧半導體元件包括一 P型金氧半導體元件 (PMOS)，該P型金氧半導體元件之通道寬度（Channel width)/通道長度（Channel length)比值係介於3至60 之間。 445. 如申請專利範圍第443項所述之線路元件，其中， 該第二金氧半導體元件包括一 P型金氧半導體元件 (PMOS)，該P型金氧半筹體元件之通道寬度（Channel width)/通道長度（Channel length)比值係介於5至20 之間。 446. 如申請專利範圍第443項所述之線路元件，其中， 該第二金氧半導體元件包括一 N型金氧半導體元件 0MOS)，該N型金氧半導體元件之通道寬度（Channel width)/通道長度（Channel length)比值係介於1.5至 30之間。 186 200816373 mi^ua υο-015TWB 447. 如申請專利範圍第443項所述之線路元件，其中， 該第二金氧半導體元件包括一 Ν型金氧半筹體元件 (丽0S)，該Ν型金氧半導體元件之通道宽度（Channel width)/通道長度（Channel length)比值係介於2. 5至 10之間。 448. 如申請專利範圍第443項所述之線路元件，其中， 流經該第三金屬線路之電流係介於500微安培至10毫 安培之間。 449. 如申請專利範圍第443項所述之線路元件，其中， 流經該第三金屬線路之電流係介於700微安培至2毫安 培之間。 450. 如申請專利範圍第379項所述之線路元件，更包括 一内部驅動器（internal driver)，該内部驅動器係至 少由該第二金氧半導體元件所構成。 451. 如申請專利範圍第450項所述之線路元件，其中， 談第二金氧半導體元件包括一 P型金氧半導體元件 (PMOS)，該P型金氧半導體元件之通道宽度（Channel width)/通道長度（Channel length)比值係介於3至60 之間。 452. 如申請專利範圍第450項所述之線路元件，其中， 該第二金氧半導體元件包括一 P型金氧半導體元件 (PMQS)，該P型金氧半導體元件之通道寬度（Channel width)/通道長度（Channel length)比值係介於5至20 之間。 187 200816373 MliUA U5-015TWB 453. 如申請專利範圍第450項所述之線路元件，其中， 該第二金氧半導體元件包括一 N型金氧半導體元件 (NM0S) ’該N型金氧半導體元件之通道宽度(Channel width)/通道長度（Channel length)比值係介於1.5至 30之間。 454· 如申請專利範圍第450項所述之線路元件，其中，_ 該第二金氧半導體元件包老一 N型金氧半導體元件 (NMOS)，該N型金氧半導體元件之通道寬度（Channel width)/通道長度（Channel length)比值係介於2. 5至 10之間。 455. 如申請專利範圍第450項所述之線路元件，其中， 流經該第三金屬線路之電流係介於500微安培至1〇毫 安培之間。 456. 如申請專利範圍第450.項所述之線路元件，其中， 流經該第三金屬線路之電流係介於700微安培至2毫安 培之間。 ‘ 457·如申請專利範圍第379項所述之線路元件，更包括 一内部緩衝器（internal buffer)，該内部緩衝器係至 少由該第二金氧半導體元件所構成。 458·如申請專利範圍第457項所述之線路元件，其中， 該第二金氧半導體元件包括一 P型金氧半導體元件 (PMOS)，該P型金氧半導體元件之通道寬度(channel width)/通道長度（Channel length)比值係介於3至6〇 之間。 188 200816373 ivii^UA UO-015TWB 459. 如申請專利範圍第457項所述之線路元件，其中， 該第二金氧半導體元件包括一 P型金氧半導體元件 (PM0S)，該P型金氧半導體元件之通道寬度（Channel width)/通道長度（Channel length)比值係介於5至20 之間。 460. 如申請專利範圍第457項所述之線路元件，其中， 該第二金氧半導體元件包括一 N型金氧半導體元件 (NM0S)，該N型金氧半導體元件之通道寬度（Channel width)/通道長度（Channel length)比值係介於1.5至 30之間。 461. 如申請專利範圍第457項所述之線路元件，其中， 該第二金氧半導體元件包括一 N型金氧半導體元件 (NM0S)，該N型金氧半導體元件之通道寬度（Channel width)/通道長度（Channel length)比值係介於2.5至 10之間。 462. 如申請專利範圍第457項所述之線路元件，其中， 流經該第三金屬線路之電流係介於500微安培至10毫 安培之間。 463. 如申請專利範圍第457項所述之線路元件，其中， 流經該第三金屬線路之電流係介於700微安培至2毫安 培之間。 464. 如申請專利範圍第379項所述之線路元件，更包括 一内部三態緩衝器（tri-states internal buffer)，該 内部三態緩衝器係至少由該第二金氧半導體元件所構 189 200816373 jvLbUA υο-015TWB 成。 465. 如申請專利範圍第379項所述之線路元件，其中， 該第一金屬線路包括厚度係介於0.05微米至2微米之 間的一鋁層。 466/ 如申請專利範圍第379項所述之線路元件，其中， 該第一金屬線路包括厚度係介於0.05微米至2微米之 間的一銅層。 467. 如申請專利範圍第379項所述之線路元件，其中， 該第二金屬線路包括厚度係介於0.05微米至2微米之 間的一铭層。 468. 如申請專利範圍第379項所述之線路元件，其中， 該第二金屬線路包括厚度係介於0. 05微米至2微米之 間的一銅層。 469. 如申請專利範圍第379項所述之線路元件，其中， 該第三金屬線路之材質包括金。 470. 如申請專利範圍第379項所述之線路元件，其中， 該第三金屬線路之材質包括銅。 471. 如申請專利範圍第379項所述之線路元件，其中， 該第三金屬線路之材質包括銀。 472. 如申請專利範圍第379項所述之線路元件，其中， 該第三金屬線路之材質包括鉑。 473. 如申請專利範圍第379項所述之線路元件，其中， 該第三金屬線路之材質包括鈀。 474. 如申請專利範圍第379項所述之線路元件，其中， 190 200816373 JVUSUA Ub-015X^3 該第三金屬線路之材質包括鎳。 475. 如申請專利範圍第379項所述之線路元件結構，其 中，該第三金屬線路包括一第—金屬層及—第二金屬 層’該第二金屬層位在該第一金屬層上。 476. 如巾請專利範圍第475項所述之線路元件結構，其 中，該第二金屬層包括厚度介於1.5微米至15微米之 —金層。 477·，如巾請專利範圍第475項所述之線路元件結構，其 中，該第二金屬層包括厚度介於h 5微米至5〇微 一鋼層。 478·如申請專利範圍第475項所述之線路元件結構，其 中，該第二金屬層包括厚度介於15微米至Η —銀層。 p不 479中，如中請專利範圍第475項所述之線路元件結構，其 ，該第二金屬層包括厚度介於丨· 5微米至15微 一鉑層。 η 480中如申請專利範圍帛475項所述之線路元件結構，其 ，該第二金屬層包括厚度介於1.5微米至15微米2 一鈀層。 481 中如申請專利範圍第475項所述之線路元件結構，其 ，該第二金屬層包括厚度介於0·5微米至6微米之一 錄層。 482 払由士士 中如申知專利範圍第475項所述之線路.元件結構，其 ’該第一金屬層包括厚度介於0.02微米至〇. 8微米 191 200816373 MliUA UO-015TWB 之一欽鶴合金層。 483. 如申請專利範圍第475項所述之線路元件結構，其 中，該第一金屬層包括厚度介於0.02微米至0.8微米 之一欽金屬層。 484. 如申請專利範圍第475項所述之線路元件結構，其 中，該第一金屬層包括厚度介於0.02微米至0.8微米 之一氮化鈦層。 485. 如申請專利範圍第475項所述之線路元件結構，其 中，該第一金屬層包括厚度介於0.02微米至0.8微米 之一组金屬層。 486. 如申請專利範圍第475項所述之線路元件結構，其 中，該第一金屬層包括厚度介於0.02微米至0.8微米 之一氮化钽層。 487. 如申請專利範圍第475項所述之線路元件結構，其 中，該第一金屬層包括厚度介於0.02微米至0.8微米 之一鉻金屬層。 488. 如申請專利範圍第475項所述之線路元件結構，其 中，該第一金屬層包括厚度介於0. 02微米至0.8微米 之一鉻銅合金層。 489， 如申請專利範圍第379項所述之線路元件，其中， 該保護層之材質包括一氮矽化合物。 490. 如申請專利範圍第379項所述之線路元件，其中， 該保護層之材質包括一磷矽破璃（PSG)。 491. 如申請專利範圍第379項所述之線路元件，其中， 192 200816373 MliUA uo-015TWB 該保護層之材質包括一氧矽化合物。 492. 如申請專科範圍第379項所述之線路元件，其中， 談保護層之材質包括一氮氧矽化合物。 493. 如申請專利範圍第379項所述之線路元件，其中， 該保護層之材質包括一硼磷矽玻璃（BPSG)。 494. 如申請專利範圍第379項所述之線路元件結構，更 包括厚度介於2微米至100微米之間的一第一聚合物層 位在該保護層與該第三金屬線路之間。 495. 如申請專利範圍第379項所述之線路元件結構，更 包括厚度介於2微米至100微米之間的一聚醯亞胺化合 物層位在該保護層與該第三金屬線路之間。 496. 如申請專利範圍第495項所述之線路元件結構，其 中，該第一聚合物層包括厚度介於2微米至100微米之 間的一苯基環丁烯化合物層。 497. 如申請專利範圍第495項所述之線路元件結構，其 中，該第一聚合物層包括厚度介於2微米至100微米之 間的一聚對二曱苯類高分子層。 498. 如申請專利範圍第495項所述之線路元件結構，其 中，該第一聚合物層包括厚度介於2微米至100微米之 間的一環氧樹脂層。 499. 如申請專利範圍第379項所述之線路元件，其中， 該第三金屬線路未向上與外界電連接。 500. 如申請專利範圍第379項所述之線路元件，更包栝 一第二聚合物層位在讓第三金屬線路上。 193 200816373 ivlc,u/\ uo-015TWB 501. 如申請專利範圍第500項所述之線路元件結構，其 中，該第二聚合物層包括厚度介於2微米至100微米之 間的一聚酸亞胺化合物層。 502. 如申請專利範圍第500項所述之線路元件結構，其 中，該第二聚合物層包括厚度介於2微米至100微米之 間的一苯基環丁烯化合物層。 503. 如申請專利範圍第500項所述之線路元件結構，其 中，該第二聚合物層包括厚度介於2微米至100微米之 間的一聚對二曱苯類高分子層。 504. 如申請專利範圍第500項所述之線路元件結構，其 中，該第二聚合物層包括厚度介於2微米至100微米之 間的一環氧樹脂層。 505. 如申請專利範圍第379項所述之線路元件，更包括 一第三聚合物層覆蓋在該第三金屬線路之全部上表面 上。 506. 如申請專利範圍第505項所述之線路元件結構，其 中，該第三聚合物層包括厚度介於2微米至100微米之 間的一聚醯亞胺化合物層。 507. 如申請專利範圍第505項所述之線路元件結構，其 中，該第三聚合物層包括厚度介於2微米至100微米之 間的一苯基環丁稀化合物層。 508. 如申請專利範圍第505項所述之線路元件結構，其 中，該第三聚合物層包括厚度介於2微米至100微米之 間的一聚對二甲苯類高分子層。 194 200816373 uo-015TWB 509. 如申請專利範圍第505項所述之線路元件結構，其 中，該第三聚合物層包括厚度介於2微米至100微米之 間的一環氧樹脂層。 510. 如申請專利範圍第379項所述之線路元件，更包括 一含矽之基底承載該第一金氧半導體元件。 511. 如申請專利範圍第379項所述之線路元件，更包括 一含矽之基底承載該第二金氧半導體元件。 512. 一種線路元件，包括： 一第一靜電放電（ESD)防護電路，包括一電源節點及 一接地節點及一訊號接點； 一内部電路（internal circuit); 一晶片接外電路，包括一第一訊號接點及一第二訊號 接點； 一第一金屬線路，連接該第一靜電放電防護電路之該 電源節點； 一第二金屬線路，連接該第一靜電放電防護電路之該 接地節點； 一第三金屬線路，連接該第一靜電放電防護電路之該 訊號接點及該晶片接外電路之該第一訊號接點； 一第四金屬線路，連接該内部電路； 一保護層，位在該第一靜電放電防護電路、該第一金 屬線路、該第二金屬線路、該第三金屬線路及該第四金屬 線路上；以及 一第五金屬線路，位在該保護層上，該晶片接外電路 195 200816373 丄vii^^jr八 υό-〇 15TWB 透過該第五金屬線路連接至該第四金屬線路。 513·如申請專利範圍第512項所述之線路元件，其中， 該第一金屬線路包括厚度係介於〇· 05微米至2微米之 間的一銘層。 514·如申請專利範圍第512項所述之線路元件，其中， 該苐一金屬線路包括厚度係介於〇· 微米至2微米之 間的一鋼層。 515·如申請專利範圍第512項所述之線路元件，其中， 該第二金屬線路包括厚度係介於〇 〇5微米至2微米之 間的一銘層。 516. 如申請專利範圍第512項所述之線路元件，其中， 該第二金屬線路包括厚度係介於〇 〇5微米至2微米之 間的一銅層。 517. 如申請專利範圍第512項所述之線路元件，其中， 該第三金屬線路包括厚度係介㈣.〇5微米至2微米之 間的一鋁層。 518·如申請專利範圍第512項所述之線路元件，其中， 該第三金屬線路包括厚度係介於Q Q5微米至2微米之 間的一銅層。 51^如中請專利範圍第512項所述之線路元件，其中， 〜第四金屬線路包括厚度係介於q微米至 間的一鋁層。 驾四金屬㈣包括厚度係介於U5微綠2微米之 196 200816373 ivu^vj^ υυ-015TWB 間的一銅層。 521·如申請專利範圍第512項所述之線路元件，其中， 該第五金屬線路之材質包括金。 522·如申請專利範圍第512項所述之線路元件，其中， 該第五金屬線路之材質包括銅。 523·如申請專利範圍第512項所述之線路元件，其中， 該第五金屬線路之材質包括銀。 524·如申請專利範圍第512項所述之線路元件，其中.， 該第五金屬線路之材質包括鉑。 525·如申請專利範圍第512項所述之線路元件，其中， 該第五金屬線路之材質包括鈀。 526·如申請專利範圍第512項所述之線路元件，其中， 該第五金屬線路之材質包括鎳。 527·如申請專利範圍第512項所述之線路元件結構，其 中該第五金屬線路包括一第一金屬層及一第二金屬 〜 層，該第二金屬層位在該第一金屬層上。 528·如申請專利範圍第527項所述之線路元件結構，其 中該第一金屬層包括厚度介於ι·5微米至15微米之 一金層。 529·如申請專利範圍第527項所述之線路元件結構，其 中該第一金屬層包括厚度介於1· 5微米至50微米之 一銅層。 如申明專利範圍第527項所述之線路元件結構，其 中，該第二金屬層包括厚度介於】.5微米至15微米之 197 200816373 Ivmvj^w-〇i5TWB 一銀層。 531中’如申，專利範圍第527項所述之線路元件結構，其 ’該第二金屬層包括厚度介於15微米至15 一鉬層。 、 532. 如申請專利範圍帛527項所述之線路元件結構，其 中’該第二金屬層包括厚度介於15微米至丨 一鈀層。 533. 如申請專利範圍第527項所述之線路元件結構，其 中，該第二金屬層包括厚度介於〇 5微米至6 鎳層。 中 之 535· 中 之 536. 中 之 34'如申請專利範圍第527項所述之線路元件結構，其 該第一金屬層包括厚度介於〇_〇2微米至〇 8微米 —鈦鎢合金層。 如申請專利範圍第527項所述之線路元件結構，其 該第一金屬層包括厚度介於〇 〇2微米至〇·8微米 -鈇金屬層。 如申請專利範圍第527項所述之線路元件結構，其 該第一金屬層包括厚度介於〇· 02微米至〇·8微米 '氮化鈦層。 537 •如申請專利範圍第527項所述之線路元件結構，其 中’該第一金屬層包括厚度介於〇· 〇2微米至〇 8微米 之一起金屬層。， 八 538 •如申請專利範圍第527項所述之線路元件結構，其 中，該第一金屬層包括厚度介於,〇 〇2微米至〇 8微米 198 200816373 ivuj/vj.rt. υυ-015TWB 之一氮化组層。 539. 如申請專利範圍第527項所述之線路元件結構，其 中，該第一金屬層包括厚度介於0. 02微米至0. 8微米 之一鉻金屬層。 540. 如申請專利範圍第527項所述之線路元件結構，其 中，該第一金屬層包括厚度介於0. 02微米至0. 8微米 之一鉻銅合金層。 541. 如申請專利範圍第512項所述之線路元件，其中， 該保護層之材質包括一氮矽化合物。 542. 如申請專利範圍第512項所述之線路元件，其中， 該保護層之材質包括一磷矽玻璃（PSG)。 543. 如申請專利範圍第512項所述之線路元件，其中， 該保護層之材質包括一氧矽化合物。 544. 如申請專利範圍第512項所述之線路元件，其中， 該保護層之材質包括一氮氧矽化合物。 545. 如申請專利範圍第512項所述之線路元件，其中， 該保護層之材質包括一硼磷矽玻璃（BPSG)。 546. 如申請專利範圍第512項所述之線路元件結構，更 包括厚度介於2微米至100微米之間的一第一聚合物層 位在該保護層與該第五金屬線路之間。 547. 如申請專利範圍第546項所述之線路元件結構，其 中，該第一聚合物層包括厚度介於2微米至100微米之 間的一聚醯亞胺化合物層。 548· 如申請專利範圍第546項所述之線路元件結構，其 199 200816373 υυ-015TWB 中，該第一聚合物層包括厚度介於2微米至1〇〇微米之 間的一苯基環丁烯化合物層。 549·如申請專利範圍第546項所述之線路元件結構，其 中’該第-聚合物層包括厚度介於2微米至刚微米之 間的一聚對二甲苯類高分子層。 550.如申請專利範圍第546項所述之線路元件結構，其 中，該第一聚合物層包括厚度介於2微米至1〇〇微米之 間的一環氧樹脂層。 551·如申請專利範圍第512項所述之線路元件，更包括 一第二聚合物層位在該第五金屬線路上。 552·如申明專利範圍第551項所述之線路元件結構，其 中，該第二聚合物層包括厚度介於2微米至1〇〇微米之 間的一聚醯亞胺化合物層。 553. 如申請專利範圍第551項所述之線路元件結構，其 巾》亥第一聚合物層包括厚度介於2微米至剛微米之 間的一苯基環丁烯化合物層。 554. 如申請專利範圍第551項所述之線路元件結構，其 中，該第二聚合物層包括厚度介於2微米至1〇〇微米之 間的一聚對二甲苯類高分子層。 555. 如申請專利範圍第551項所述之線路元件結構，其 中1^第一聚合物層包括厚度介於2微米至1〇〇微米之 間的一環氧樹脂層。 556. 如申請專利範圍第512項所述之線路元件，更包括 3矽的基底承載該第一靜電放電防護電路、該内部電 200 200816373 ivuj/vjin. uu-015TWB 路及該晶片接外電路。 557. 一種線路元件，包括： 一内部電路（internal circuit); 一晶片接外電路（off-chip circuit)，包含一輸入節 點，連接至一外界電路； 一第一金屬線路，連接該内部電路之一輸入節點； 一第二金屬線路，連接該晶片接外電路之一輸出節點； 一保護層，位在該内部電路、該晶片接外電路、該第 一金屬線路及該第二金屬線路上；以及 一第三金屬線路，位在該保護層上，且連接該第一金 屬線路及該第二金屬線路。 558. 如申請專利範圍第557項所述之線路元件，其中， 該内部電路包括一反或閘（NOR gate)。 559. 如申請專利範圍第557項所述之線路元件，其中， 該内部電路包括一或閘（OR gate)。 560. 如申請專利範圍第557項所述之線路元件，其中， 該内部電路包括一且閘（AND gate)。 561. 如申請專利範圍第557項所述之線路元件，其中， 該内部電路包括一反及閘（NAND gate)。 562. 如申請專利範圍第557項所述之線路元件，其中， 該内部電路包括一靜態隨機存取記憶體單元（SRAM cell) ° 563. 如申請專利範圍第557項所述之線路元件，其中， 該内部電路包括一動態隨機存取記憶體單元（DRAM 201 200816373 MECiA06-015TWB cell) 〇 564. 如申請專利範圍第557項所述之線路元件，其中， 該内部電路包括一非揮發性記憶體單元（non-volati le memory cel 1) ° 565. 如申請專利範圍第557項所述之線路元件，其中， 該内部電路包括一快閃記憶體單元（flash memory cell)。 566. 如申請專利範圍第557項所述之線路元件，其中， 該内部電路包括一可消除可程式唯讀記憶體單元 (EPROM cell)。 567. 如申請專利範圍第557項所述之娘路元件，其中， 該内部電路包括一唯讀記憶體單元（ROM ce 11)。 568. 如申請專利範圍第557項所述之線路元件，其中， 該内部電路包括一磁性随機存取記憶體（magnetic RAM，MRAM)單元。 569. 如申請專利範圍第557項所述之線路元件，其中， 該内部電路包括一感測放大器（sense amplifier)。 570. 如申請專利範圍第557項所述之線路元件，其中， 該内部電路包括一運算放大器（Operational Amplifier) ° 571. 如申請專利範圍第557項所述之線路元件，其中， 該内部電路包括一加法器（adder)。 572. 如申請專利範圍第557項所述之線路元件，其中， 該内部電路包括一多工器（Multiplexer)。 202 200816373 ivmo/i υο-015TWB 573. 如申請專利範圍第557項所述之線路元件，其中， 該内部電路包括一雙工器（Dipl exer)。 574. 如申請專利範圍第557項所述之線路元件，其中， 該内部電路包括一乘法器（Mul tipi ier)。 575. 如申請專利範圍第557項所述之線路元件，其中， 該内部電路包括一類比/數位轉換器（A/D converter)。 576. 如申請專利範圍第557項所述之線路元件，其中， 該内部電路包括一數位/類比轉換器（D/A Converter)。 577/ 如申請專利範圍第557項所述之線路元件，其中， 該内部電路包括一互補式金屬氧化半導體（CMOS)。 578. 如申請專利範圍第557項所述之線路元件，其中， 該内部電路包括一光敏二極體（photo-sensitive diode)。 579. 如申請專利範圍第557項所述之線路元件，其中， 該内部電路包括一雙載子互補式金氧半導體 (BiCMOS)。 580. 如申請專利範圍第557項所述之線路元件，其中， 該内部電路包括一雙載子電路（bipolar circuit)單元。 581. 如申請專利範圍第557項所述之線路元件，其中， 該内部電路至少包括一 N型金氧半導體元件（NM0S)，該 N型金氧半導體元件之通道寬度（Channel width)/通道 長度（Channel length)比值係介於0.1至5之間。 582. 如申請專利範圍第557項所述之線路元件，其中， 該内部電路至少包括一 N型金氧半導體元件（NM0S)，該 N型金氧半導體元件之通道寬度（Channel width)/通道 203 200816373 uu~015XAVB 長度（Channel length)比值係介於0· 2至2之間。 583. 如申請專利範圍第557項所述之線路元件，其中’ 該内部電路至少包括一 P型金氧半導體元件（PM0S)，該 P型金氧半導體元件之通道寬度（Channel width)/通道 長度（Channel length)比值係介於0· 2至10之間。 584. 如申請專利範圍第557項所述之線路元件，其中’ 該内部電路至少包括一 P型金氧半導體元件（PM0S)，該 P型金氧半導體元件之通道寬度（Channel width)/通道 長度（Channel length)比值係介於0· 4至4之間9 585. 如申請專利範圍第557項所述之線路元件，其中， 該晶片接外電路至少包括一晶片接外接收器（off-chiP reciver)，該晶片接外接收器係至少由一金氧半導體元 件所構成。 586. 如申請專利範圍第585項所述之線路元件，其中， 該金氧半導體元件包括一 P型金氧半導體元件（PM0S)， 該P型金氧半導體元件之通道寬度（Channel width)/通 道長度（Channel length)比值係介於40至40, 000之間。 587. 如申請專利範圍第585項所述之線路元件，其中， 該金氧半導體元件包括一 P型金氧半導體元件（PM0S)， 該P型金氧半導體元件之通道寬度（Channel width)/通 道長度（Channel length)比值係介於60至600之間。 588•如申請專科範圍第585項所述之線路元件，其中， 該金氧半導體元件包括一 N型金氧半導體元件（NM0S)， 該N型金氧半導體元件之通道寬度（Channel width)/通 204 200816373 iviiiu/\ υο-015TWB 道長度（Channel length)比值係介於20至20, 000之間。 589. 如申請專利範圍第585項所述之線路元件，其中， 該金氧半導體元件包括一 N型金氧半導體元件(NMOS)， 該N型金氧半導體元件之通道寬度（Channel width)/通 道長度（Channel length)比值係介於30至300之間。 590. 如申請專利範圍第557項所述之線路元件，其中， 該晶片接外電路至少包括一晶片接外驅動器（off-chip driver) ° 591. 如申請專利範圍第5 5 7項所述之線路元件，其中， 該晶片接外電路至少包括一晶片接外三態緩衝器 (off-chip tri-states buffer) 〇 592. 如申請專利範圍第557項所述之線路元件，其中， 該晶片接外電路至少包括一靜電放電（ESD)防護電路。 593. 如申請專利範圍第592項所述之線路元件，其中， 該靜電放電防護電路包括一逆偏壓二極體 (reverse-biased diode) 〇 594. 如申請專利範圍第557項所述之線路元件，其中， 該第一金屬線路包括厚度係介於0. 05微米至2微米之 間的一紹層。 595. 如申請專利範圍第557項所述之線路元件，其中， 該第一金屬線路包括厚度係介於0.05微米至2微米之 間的一銅層。 596. 如申請專利範圍第557項所述之線路元件，其中， 該第二金屬線路包括厚度係介於0.05微米至2微米之 205 200816373 ivjju,vj^uu-015TWB 間的一姜呂層。 597. 如申請專利範圍第557項所述之線路元件，其中， 該第二金屬線路包括厚度係介於0. 05微米至2微米之 間的一銅層。 598. 如申請專利範圍第557項所述之線路元件，其中， 該第三金屬線路之材質包括金。 599. 如申請專利範圍第557項所述之線路元件，其中， 該第三金屬線路之材質包括銅。 600. 如申請專利範圍第557項所述之線路元件，其中， 該第三金屬線路之材質包括銀。 601. 如申請專利範圍第557項所述之線路元件，其中， 該第三金屬線路之材質包括鉑。 602. 如申請專利範圍第557項所述之線路元件，其中， 該第三金屬線路之材質包括鈀。 603. 如申請專利範圍第557項所述之線路元件，其中， 該第三金屬線路之材質包括鎳。 " 604. 如申請專利範圍第557項所述之線路元件結構，其 中，該第三金屬線路包括一第一金屬層及一第二金屬 層，該第二金屬層位在該第一金屬層上。 605. 如申請專利範圍第604項所述之線路元件結構，其 中，該第二金屬層包括厚度介於1.5微米至15微米之 一金層。 606. 如申請專利範圍第604項所述之線路元件结構，其 中，該第二金屬層包括厚度介於1.5微米至50微米之 206 200816373 uu-〇15TWB 一銅層。 607·如申請專利範圍第604項所述之線路元件結構，其 中’該第二金屬層包括厚度介於1·5微米至15微米之 一銀層。 608·如申請專利範圍第6〇4項所述之線路元件結構，其 中，該第二金屬層包括厚度介於15微米至15微米之 一銘層。 609·如申請專利範圍第6〇4項所述之線路元件結構，其 中，該第二金屬層包括厚度介於i· 5微米至15微米之 一 I巴層。 610·如申請專利範圍第604項所述之線路元件結構，其 中，該第二金屬層包括厚度介於〇· 5微米至6微米之一 611. 中 之 612· 中 之 613. 中 之 614· 中 如申請專利範圍第6〇4項所述之線路元件結構，其 該第一金屬層包括厚度介於〇 〇2微米至 -鈦鎢合金層。 微水 如申請相範目第_項所述之料^ 該筮 am 干、、、。構，其 :屬:屬層包括厚™2微米至一 如申請專利範®第6〇4項所述之線路 該第一金屬層包括厚度介於〇.〇2微 Y ，八 -氮化鈦層。 域U微米 申印專利範圍第604項所述之線路元 緣结人 丁、、、口構，豆 Μ弟一金屬層包括厚度介於〇 〇2 7、 下主0· 8微米 207 200816373 ινΐϋ^τ/\ υυ-015TWB 之一鈕金屬層。 615. 如申請專利範圍第604項所述之線路元件結構，其 中，該第一金屬層包括厚度介於0.02微米至0.8微米 之一氮化鈕層。 616. 如申請專利範圍第604項所述之線路元件結構，其 中，該第一金屬層包括厚度介於0.02微米至0.8微米 之一鉻金屬層。 617. 如申請專利範圍第604項所述之線路元件結構，其 中，該第一金屬層包括厚度介於0.02微米至0.8微米 之一鉻銅合金層。 618. 如申請專利範圍第557項所述之線路元件，其中， 該保護層之材質包括一氮矽化合物。 619. 如申請專利範圍第557項所述之線路元件，其中， 該保護層之材質包括一磷矽玻璃（PSG)。 620. 如申請專利範圍第557項所述之線路元件，其中， 該保護層之材質包括一氧矽化合物。 621. 如申請專利範圍第557項所述之線路元件，其中， 該保護層之材質包括一氮氧矽化合物。 622. 如申請專利範圍第557項所述之線路元件，其中， 該保護層之材質包括一硼磷矽玻璃（BPSG)。 623. 如申請專利範圍第557項所述之線路元件結構，更 包括厚度介於2微米至100微米之間的一第一聚合物層 位在該保護層與該第三金屬線路之間。 624. 如申請專利範圍第623項所述之線路元件結構，其 208 200816373 ΜϋϋΑ U6-015TWB 中，該第一聚合物層包括厚度介於2微米至100微米之 間的一聚醢亞胺化合物層。 625. 如申請專利範圍第623項所述之線路元件結構，其 中，該第一聚合物層包括厚度介於2微米至100微米之 間的一苯基環丁烯化合物層。 626. 如申請專利範圍第623項所述之線路元件結構，其 中，該第一聚合物層包括厚度介於2微米至100微米之 間的一聚對二曱苯類高分子層。 627. 如申請專利範圍第623項所述之線路元件結構，其 中，該第一聚合物層包括厚度介於2微米至100微米之 間的一環氧樹脂層。 628. 如申請專利範圍第557項所述之線路元件，其中， 流經該第三金屬線路之電流係介於50微安培至10毫安 培之間。 629. 如申請專利範圍第557項所述之線路元件，更包括 一第二聚合物層位在該第三金屬線路上。 630. 如申請專利範圍第629項所述之線路元件結構，其 中，該第二聚合物層包括厚度介於2微米至100微米之 間的一聚醯亞胺化合物層。 631. 如申請專利範圍第629項所述之線路元件結構，其 中，該第二聚合物層包括厚度介於2微米至100微米之 間的一苯基環丁烯化合物層。 632. 如申請專利範圍第629項所述之線路元件結構，其 中，該第二聚合物層包括厚度介於2微米至100微米之 209 200816373 ivjj_yvjn. νυ-015TWB 間的一聚對二甲苯類高分子層。 633. 如申請專利範圍第629項所述之線路元件結構，其 中，該第二聚合物層包括厚度介於2微米至100微米之 間的一環氧樹脂層。 634. 如申請專利範圍第557項所述之線路元件，更包括 一第三聚合物層覆蓋在該第三金屬線路之全部上表面 上。 635. 如申請專利範圍第634項所述之線路元件結構，其 中，該第三聚合物層包括厚度介於2微米至100微米之 間的一聚醯亞胺化合物層。 636. 如申請專利範圍第634項所述之線路元件結構，其 中，該第三聚合物層包括厚度介於2微米至100微米之 間的一苯基環丁烯化合物層。 637. 如申請專利範圍第634項所述之線路元件結構，其 中，該第三聚合物層包括厚度介於2微米至100微米之 間的一聚對二甲苯類高分子層。 " 638. 如申請專利範圍第634項所述之線路元件結構，其 中，該第三聚合物層包括厚度介於2微米至100微米之 間的一環氧樹脂層。 639. 如申請專利範圍第557項所述之線路元件，更包括 一含矽的基底承載該内部電路。 640. 如申請專利範圍第557項所述之線路元件，更包括 一含矽的基底承載該晶片接外電路。 一種線路元件，包括： 210 641. 200816373 ΜΕϋΑ 06-015TWB 一類比電路（analog circuit)，其係包括至少一輸入節 點； 一數位/類比轉換器(D/A Converter)，其係包括至少一 輸出節點； 一第一金屬線路，連接該類比電路之該輸入節點； 一第二金屬線路，連接該數位/類比轉換器之該輸出節 點； 一保護層，位在該類比電路、該數位/類比轉換器、該 第一金屬線路及該第二金屬線路上；以及 一第三金屬線路，位在該保護層上，且連接該第一金 屬線路及該第二金屬線路。 642. 如申請專利範圍第641項所述之線路元件，其中， 該類比電路輸入之訊號包括一數位模擬類比訊號。 643. 如申請專利範圍第641項所述之線路元件，其中， 該類比電路包括一反或閘（NOR gate)。 644. 如申請專利範圍第641項所述之線路元件，其中， 該類比電路包括一或閘（OR gate)。 645. 如申請專利範圍第641項所述之線路元件，其中， 該類比電路包括一且閘（AND gate)。 646. 如申請專利範圍第641項所述之線路元件，其中， 該類比電路包括一反及閘（NAND gate)。 647. 如申請專利範圍第641項所述之線路元件，其中， 該類比電路包括一感測放大器（sense amplifier)。 648. 如申請專利範圍第641項所述之線路元件，其中， 211 200816373 ivjj_/vj^v v/u-015TWB 該類比電路包括一運算放大器（Operational Amplifier) ° 649. 如申請專利範圍第641項所述之線路元件，其中， 該類比電路包括一脈波再成形電路（pulse reshaping circuit) ° 650. 如申請專利範圍第641項所述之線路元件，其中， 該類比電路包括一切換式電容濾波器 (Switched-capacitor filter) ° 651. 如申請專利範圍第641項所述之線路元件，其中， 該類比電路包括一電阻電容濾波器（RC filter)。 652. 如申請專利範圍第641項所述之線路元件，其中， 該類比電路包括一 P型金氧半電晶體（PMOS)。 653. 如申請專利範圍第6 41項所述之線路元件，其中， 該類比電路包括一 N型金氧半電晶體（NMOS)。 654. 如申請專利範圍第641項所述之線路元件，其中， 該第一金屬線路包括厚度係介於0. 05微米至2微米之 間的一铭層。 655. 如申請專利範圍第641項所述之線路元件，其中， 該第一金屬線路包括厚度係介於0.05微米至2微米之 間的一銅層。 656. 如申請專利範圍第641項所述之線路元件，其中， 該第二金屬線路包括厚度係介於0. 05微米至2微米之 間的一鋁層。 657. 如申請專利範圍第641項所述之線路元件，其中， 212 200816373 MEUA U5-015TWB 該第二金屬線路包括厚度係介於0. 05微米至2微米之 間的一銅層。 658. 如申請專利範圍第641項所述之線路元件，其中， 該第三金屬線路之材質包括金。 659. 如申請專利範圍第641項所述之線路元件，其中， 該第三金屬線路之材質包括銅。 660. 如申請專利範圍第641項所述之線路元件，其中， 該第三金屬線路之材質包括銀。 661. 如申請專利範圍第641項所述之線路元件，其中， 該第三金屬線路之材質包括鉑。 662. 如申請專利範圍第641項所述之線路元件，其中， 該第三金屬線路之材質包括鈀。 663. 如申請專利範圍第641項所述之線路元件，其中， 該第三金屬線路之材質包括鎳。 664. 如申請專利範圍第641項所述之線路元件結構，其 中，該第三金屬線路包括一第一金屬層及一第二金屬 層，該第二金屬層位在該第一金屬層上。 665. 如申請專利範圍第664項所述之線路元件結構，其 中，該第二金屬層包括厚度介於1.5微米至15微米之 一金層。 666. 如申請專利範圍第664項所述之線路元件結構，其 中，該第二金屬層包括厚度介於1. 5微米至50微米之 一銅層。 667. 如申請專利範圍第664項所述之線路元件結構，其 213 200816373 也 vanvvi-ObTWB 中，該第二金屬層包括厚度介於1_5微米至is微米之 一銀層。 68.如申請專利範圍第664項所述之線路元件結構，其 中該第二金屬層包括厚度介於1.5微米至15微米之 麵層。 R β π •如申請專利範圍第664項所述之線路元件結構，其 中，該第二金屬層包括厚度介於15微米至15微米之 —把層。 P ry λ •如申請專利範圍第664項所述之線路元件結構，其 該第二金屬層包括厚度介於0.5微米至6微米之一 鎳層。 671 •如申請專利範圍第664項所述之線路元件結構，其 中’該第一金屬層包括厚度介於0· 02微米至〇· 8微米 之一鈦鎢合金層。 672 •如申請專利範圍第664項所述之線路元件結構，其 … 中’該第一金屬層包括厚度介於0· 02微米至0.8微米 之一鈦金屬層。 673 •如申請專利範圍第664項所述之線路元件結構，其 中’該第一金屬層包括厚度介於〇· 02微米至〇.8微米 之~氮化鈦層。 67 4 . •如申請專利範圍第664項所述之線路元件結構，其 中’該第一金屬層包括厚度介於0. 02微米至0. 8微米 之一鈕金屬層。 675. - 申睛專利範圍第664項所述之線路元件結構，其 214 015TWB 200816373 中，該第一金屬層包括厚度介於0. 02微米至0. 8微米 之一氮化钽層。 676. 如申請專利範圍第664項所述之線路元件結構，其 中，該第一金屬層包括厚度介於0.02微米至0.8微米 之一鉻金屬層。 677. 如申請專利範圍第664項所述之線路元件結構，其 中，該第一金屬層包括厚度介於0.02微米至0.8微米 之一絡銅合金層。 678. 如申請專利範圍第641項所述之線路元件，其中， 該保護層之材質包括一氮石夕化合物。 679. 如申請專利範圍第641項所述之線路元件，其中， 該保護層之材質包括一磷矽玻璃（PSG)。 680. 如申請專利範圍第641項所述之線路元件，其中， 該保護層之材質包括一氧矽化合物。 681. 如申請專利範圍第641項所述之線路元件，其中， 該保護層之材質包括一氮氧矽化合物。 682. 如申請專利範圍第641項所述之線路元件，其中， 該保護層之材質包括一硼磷矽玻璃（BPSG)。 683. 如申請專利範圍第641項所述之線路元件結構，更 包括厚度介於2微米至100微米之間的一第一聚合物層 位在該保護層與該第三金屬線路之間。 684. 如申請專利範圍第683項所述之線路元件結構，其 中，該第一聚合物層包括厚度介於2微米至100微米之 間的一聚醯亞胺化合物層。 215 200816373 υο-015TWB 685. 如申請專利範圍第683項所述之線路元件結構，其 中，該第一聚合物層包括厚度介於2微米至100微米之 間的一苯基環丁烯化合物層。 686. 如申請專利範圍第683項所述之線路元件結構，其 中，該第一聚合物層包括厚度介於2微米至100微米之 間的一聚對二甲苯類高分子層。 687. 如申請專利範圍第683項所述之線路元件結構，其 中，該第一聚合物層包括厚度介於2微米至100微米之 間的一環氧樹脂層。 688. 如申請專利範圍第641項所述之線路元件，其中， 該第三金屬線路未與外界電連接。 689. 如申請專利範圍第641項所述之線路元件，其中， 該第三金屬線路傳輸之訊號包括一數位模擬類比訊號。 690. 如申請專利範圍第641項所述之線路元件，更包括 一第二聚合物層位在該第三金屬線路上。 691. 如申請專利範圍第690項所述之線路元件結構，其 中，該第二聚合物層包括厚度介於2微米至100微米之 間的一聚醯亞胺化合物層。 692. 如申請專利範圍第690項所述之線路元件結構，其 中，該第二聚合物層包括厚度介於2徵米至100微米之 間的一苯基環丁烯化合物層。 693. 如申請專利範圍第690項所述之線路元件結構，其 中，該第二聚合物層包括厚度介於2微米至100微米之 間的一聚對二曱苯類高分子層。 216 200816373 ινυ^^τ/\ υο-015TWB 694. 如申請專利範圍第690項所述之線路元件結構，其 中，該第二聚合物層包括厚度介於2微米至100微米之 間的一環氧樹脂層。 695. 如申請專利範圍第641項所述之線路元件，更包括 一第三聚合物層覆蓋在該第三金屬線路之全部上表面 上。 696. 如申請專利範圍第695項所述之線路元件結構，其 中，該第三聚合物層包括厚度介於2微米至100微米之 間的一聚醯亞胺化合物層。 697. 如申請專利範圍第695項所述之線路元件結構，其 中，該第三聚合物層包括厚度介於2微米至100微米之 間的一苯基環丁稀化合物層。 698. 如申請專利範圍第695項所述之線路元件結構，其 中，該第三聚合物層包括厚度介於2微米至100微米之 間的一聚對二甲苯類高分子層。 699. 如申請專利範圍第695項所述之線路元件結構，其 ^ 中，該第三聚合物層包括厚度介於2微米至100微米之 間的一環氧樹脂層。 700. 如申請專利範圍第641項所述之線路元件，更包括 一含矽的基底承載該類比電路。 701. 如申請專利範圍第641項所述之線路元件，更包括 一含矽的基底承載該數位/類比轉換器。 7 0 2. —種線路元件，包括·· 一靜電放電（ESD)防護電路，包括一電源節點（power 217 200816373 ivjlc/Vj/\ υυ-015TWB node)及一接地節點（ground node); 一内部電路，包括一電源節點（power node)及一接地 節點（ground node); 一第一金屬線路，連接該内部電路之電源節點； 一第二金屬線路，連接該内部電路之接地節點； 一第三金屬線路，連接該靜電放電防護電路之電源節 點； 一第四金屬線路，連接該靜電放電防護電路之接地節 點； 保護層’位在該靜電放電防護電路、該内部電路、 該第一金屬線路、該第二金屬線路、該第三金屬線路及該 第四金屬線路上； 一第五金屬線路，位在該保護層上，且連接該第一金 屬線路及該第三金屬線路；以及 一第六金屬線路，位在該保護層上，且連接該第二金 屬線路及該第四金屬線路。 703. 如申請專利範圍第702項所述之線路元件，其中， 該第一金屬線路包括厚度係介於0. 05微米至2微米之 間的一銘層。 704. 如申請專利範圍第702項所述之線路元件，其中， 該第一金屬線路包括厚度係介於0.05微米至2微米之 間的一銅層。 705. 如申請專利範圍第702項所述之線路元件，其中， 該第二金屬線路包括厚度係介於0.05微米至2微米之 218 200816373 ινΐϋ〇/\ uo-015TWB 間的一銘層。 706·如申請專利範圍第702項所述之線路元件，其中， 該第二金屬線路包括厚度係介於〇.〇5微米至2微米之 間的一銅層。 707·如申請專利範圍第7〇2項所述之線路元件，其中， 該第三金屬線路包括厚度係介於〇· 05微米至2微米之 間的一銘層。 708·如申請專利範圍第702項所述之線路元件，其中， 該第三金屬線路包括厚度係介於〇·〇5微米至2微米之 間的一銅層。 709·如申請專利範圍第702項所述之線路元件，其中，. 該第四金屬線路包括厚度係介於〇·〇5微米至2微米之 間的一銘層。 710·如申請專利範圍第702項所述之線路元件，其中， 該第四金屬線路包括厚度係介於〇·〇1微米至1微米之 間的一銅層。 711·如申請專利範圍第702項所述之線路元件，其中， 該第五金屬線路之材質包括金。 712·如申請專利範圍第702項所述之線路元件，其中， 該第五金屬線路之材質包括銅。 713·如申請專利範圍第702項所述之線路元件，其中， 該第五金屬線路之材質包括銀。 714·如申請專利範圍第702項所述之線路元件，其中， 該第五金屬線路之材質包括鉑。 219 200816373 υυ-015TWB 715. 如申請專利範圍第702項所述之線路元件，其中， 該第五金屬線路之材質包括鈀。 716. 如申請專利範圍第702項所述之線路元件，其中， 該第五金屬線路之材質包括鎳。 717. 如申請專利範圍第702項所述之線路元件，其中， 該第六金屬線路之材質包括金。 718. 如申請專利範圍第702項所述之線路元件，其中， 該第六金屬線路之材質包括銅。 719. 如申請專利範圍第702項所述之線路元件，其中， 該第六金屬線路之材質包括銀。 720. 如申請專利範圍第702項所述之線路元件，其中， 該第六金屬線路之材質包括鉑。 721. 如申請專利範圍第702項所述之線路元件，其中， 該第六金屬線路之材質包括鈀。 722. 如申請專利範圍第702項所述之線路元件，其中， 該第六金屬線路之材質包括鎳。 723. 如申請專利範圍第702項所述之線路元件結構，其 中，該第五金屬線路包括一第一金屬層及一第二金屬 層，該第二金屬層位在該第一金屬層上。 724. 如申請專利範圍第723項所述之線路元件結構，其 中，該第二金屬層包括厚度介於1.5微米至15微米之 一金層。 725. 如申請專利範圍第723項所述之線路元件結構，其 中，該第二金屬層包括厚度介於1.5微米至50微米之 220 200816373 MbUA uo-015TWB 一銅層。 72β·如申請專利範圍第723項所述之線路元件結構，其 中’該第二金屬層包括厚度介於丨.5微米至 ’、 -銀層。 微米之 727·如申請專利範圍第723項所述之線路元件結構，其 中’該第二金屬層包括厚度介於h5微米至15微 一鉑層。 ’、 . . 72» •如申請專利範圍第723項所述之線路元件結構，其 中，該第二金屬層包括厚度介於1· 5微米至15微米之 —鈀層。 ’、 729 , •如申請專利範圍第723項所述之線路元件結構，其 中’該第二金屬層包括厚度介於0· 5微米至6微米之一 鎳層。 730 κ ^ 申請專利範圍第723項所述之線路元件結構，其 中’該第一金屬層包括厚度介於〇· 〇2微米至〇·8微米 之欽嫣合金層。 731 •如申請專利範圍第723項所述之線路元件結構，其 中’該第一金屬層包括厚度介於〇· 〇2微米至〇· 8微米 之一鈦金屬層。 732 •如申請專利範圍第723項所述之線路元件結構，其 中’該第一金屬層包括厚度介於〇· 〇2微米至q. 8微米 之—氮化鈦層。 733 •如申請專利範圍第723項所述之線路元件結構，其 中 ，JOu ’該第一金屬層包括厚度介於〇· 〇2微米至〇· 8微米 221 200816373 MJbUA UO-015TWB 之一组金屬層。 734. 如申請專利範圍第723項所述之線路元件結構，其 中，該第一金屬層包括厚度介於0.02徵米至0.8微米 之一氮化钽層。 735. 如申請專利範圍第723項所述之線路元件結構，其 中，該第一金屬層包括厚度介於0.02微米至0.8微米 之一絡金屬層。 736. 如申請專利範圍第723項所述之線路元件結構，其 中，該第一金屬層包括厚度介於0.02微米至0.8微米 之一絡銅合金層。 737. 如申請專利範圍第702項所述之線路元件結構，其 中，該第六金屬線路包括一第三金屬層及一第四金屬 層，該第四金屬層位在該第三金屬層上。 738. 如申請專利範圍第737項所述之線路元件結構，其 中，該第四金屬層包括厚度介於1.5微米至15微米之 一金層。 % 739. 如申請專利範圍第737項所述之線路元件結構，其 中，該第四金屬層包括厚度介於1.5微米至50微米之 一銅層。 740. 如申請專利範圍第737項所述之線路元件結構，其 中，該第四金屬層包括厚度介於1.5微米至15微米之 一銀層。 .741. 如申請專利範圍第737項所述之線路元件結構，·其 中，該第四金屬層包括厚度介於1.5微米至15微米之 222 200816373 υυ-〇15Χ\^β 一銘層。 742β如申請專利範圍第737項所述之線路元件結構，其 中’該第四金屬層包括厚度介於1.5微米至15微米之 一把層。 743·如申請專利範圍第737項所述之線路元件結構，其 中’該第四金屬層包括厚度介於〇·5微米至6微米之一 鎳層。 744·如申請專利範圍第737項所述之線路元件結構，其 中’該第三金屬層包括厚度介於〇. 〇2微米至〇8微米 之欽嫣合金層。 5·如申請專利範圍第737項所述之線路元件結構，其 中該第二金屬層包括厚度介於〇·〇2微米至〇.8微米 之一鈦金屬層。 746 •如申請專利範圍第737項所述之線路元件結構，其 中該第二金屬層包括厚度介於〇· 〇2微米至〇· 8微米 之—氮化鈦層。 747 •如申請專利範圍第737項所述之線路元件結構，其 中該第二金屬層包括厚度介於〇· 02微米至〇· 8微米 之一鈕金屬層。 7 4 8 κ 如申凊專利範圍第737項所述之線路元件結構，其 ，該第三金屬層包括厚度介於0 02微米至〇.8微米 之氮化鈕層。 749 申明專利範圍第737項所述之線路元件結構，其 該第二金屬層包括厚度介於〇 〇2微米至〇 8微米 223 200816373 MbUA U0-015TWB 之一鉻金屬層。 750. 如申請專利範圍第737項所述之線路元件結構，其 中，該第三金屬層包括厚度介於0.02微米至0.8微米 之一鉻銅合金層。 751. 如申請專利範圍第702項所述之線路元件，其中， 該保護層之材質包括一氮石夕化合物。 752. 如申請專利範圍第702項所述之線路元件，其中， 該保護層之材質包括一磷矽玻璃（PSG)。 753. 如申請專利範圍第702項所述之線路元件，其中， 該保護層之材質包括一氧石夕化合物。 754. 如申請專利範圍第702項所述之線路元件，其中， 該保護層之材質包括一氮氧矽化合物。 755. 如申請專利範圍第702項所述之線路元件，其中， 該保護層之材質包括一硼磷砍玻璃（BPSG)。 756. 如申請專利範圍第702項所述之線路元件結構，更 包括厚度介於2微米至100微米之間的一第一聚合物層 位在該保護層與該第五金屬線路之間。 757. 如申請專利範圍第756項所述之線路元件結構，其 中，該第一聚合物層包括厚度介於2微米至100微米之 間的一聚醯亞胺化合物層。 758. 如申請專利範圍第756項所述之線路元件結構，其 中，該第一聚合物層包括厚度介於2微米至100微米之 間的一苯基環丁烯化合物層。 759. 如申請專利範圍第756項所述之線路元件結構，其 224 200816373 υυ-015TWB 中，該第一聚合物層包括厚度介於2微米至100微米之 間的一聚對二甲苯類高分子層。 760. 如申請專利範圍第756項所述之線路元件結構，其 中，該第一聚合物層包括厚度介於2微米至100微米之 間的一環氧樹脂層。 761. 如申請專利範圍第702項所述之線路元件結構，更 包括厚度介於2微米至100微米之間的一第一聚合物層 位在該保護層與該第六金屬線路之間。 762. 如申請專利範圍第761項所述之線路元件結構，其 中，該第一聚合物層包括厚度介於2微米至100微米之 間的一聚醯亞胺化合物層。 763. 如申請專利範圍第761項所述之線路元件結構，其 中，該第一聚合物層包括厚度介於2微米至100微米之 間的一苯基環丁烯化合物層。 764. 如申請專利範圍第761項所述之線路元件結構，其 中，該第一聚合物層包括厚度介於2微米至100微米之 間的一聚對二甲苯類高分子層。 765. 如申請專利範圍第761項所述之線路元件結構，其 中，該第一聚合物層包括厚度介於2微米至100微米之 間的一環氧樹脂層。 766. 如申請專利範圍第702項所述之線路元件，其中， 該内部電路包括一反或閘（NOR gate)。 767. 如申請專利範圍第702項所述之線路元件，其中， 該内部電路包括一或閘（OR gate)。 225 200816373 Ml^UA UO-015TWB 768. 如申請專利範圍第702項所述之線路元件，其中， 該内部電路包括一且閘（AND gate)。 769. 如申請專利範圍第702項所述之線路元件，其中， 該内部電路包括一反及閘（NAND gate)。 770. 如申請專利範圍第702項所述之線路元件，其中， 該内部電路包括一靜態隨機存取記憶體單元（SRAM cell) ° 771. 如申請專利範圍第702項所述之線路元件，其中， 該内部電路包括一動態隨機存取記憶體單元（DRAM cell) ° 772. 如申請專利範圍第702項所述之線路元件，其中， 該内部電路包括一非揮發性記憶體單元（non-volati le memory cel 1) ° 773. 如申請專利範圍第702項所述之線路元件，其中， 該内部電路包括一快閃記憶體單元（flash memory cel 1) ° 774. 如申請專利範圍第702項所述之線路元件，其中， 該内部電路包括一可消除可程式唯讀記憶體單元 (EPROM cell) 〇 775. 如申請專利範圍第702項所述之線路元件，其中， 該内部電路包括一唯讀記憶體單元（ROM cell)。 776. 如申請專利範圍第702項所述之線路元件，其中， 該内部電路包括一磁性随機存取記憶體（magnetic RAM，MRAM)單元。 226 200816373 ινιιιο/\ υο-015TWB 777. 如申請專利範圍第702項所述之線路元件，其中， 該内部電路包括一感測放大器（sense amplifier)。 778. 如申請專利範圍第702項所述之線路元件，其中， 該内部電路包括一運算放大器（Operational Amplifier) ° 779. 如申請專利範圍第702項所述之線路元件，其中， 該内部電路包括一加法器（adder>。 780. 如申請專利範圍第702項所述之線路元件，其中， 該内部電路包括一多工器（Multiplexer)。 781. 如申請專利範圍第702項所述之線路元件，其中， 該内部電路包括一雙工器（Diplexer)。 782. 如申請專利範圍第702項所述之線路元件，其中， 該内部電路包括一乘法器（Multipi ier)。 783. 如申請專利範圍第702項所述之線路元件，其中， 該内部電路包括一類比/數位轉換器（A/D converter)。 784. 如申請專利範圍第702項所述之線路元件，其中， 該内部電路包括一數位/類比轉換器（D/A Converter)。 785. 如申請專利範圍第702項所述之線路元件，其中， 該内部電路包括一互補式金屬氧化半導體（CMOS)。 786. 如申請專利範圍第702項所述之線路元件，其中， 該内部電路包括一光敏二極體（photo_sensitive diode)。 787. 如申請專利範圍策702項所述之線路元件，其中， 該内部電路包括一雙载子互補式金氧半導體 (BiCMOS) 〇 227 200816373 ivlco/\ uo-015TWB 788. 如申請專利範圍第702項所述之線路元件，其中， 該内部電路包括一雙載子電路（bipolar circuit)單元。 789. 如申請專利範圍第702項所述之線路元件，其中， 該内部電路至少包括一 N型金氧半導體元件（NM0S)，該 N型金氧半導體元件之通道寬度（Channel width)/通道 長度（Channel length)比值係介於0. 1至5之間。 790. 如申請專利範圍第702項所述之線路元件，其中， 該内部電路至少包括一 N型金氧半導體元件（NM0S)，該 N型金氧半導體元件之通道寛度（Channel width)/通道 長度（Channel length)比值係介於0. 2至2之間。 791. 如申請專利範圍第702項所述之線路元件，其中， 該内部電路至少包括一 P型金氧半導體元件（PM0S)，該 P型金氧半導體元件之通道寛度（Channel width)/通道 長度（Channel length)比值係介於0. 2至10之間。 792. 如申請專利範圍第702項所述之線路元件，其中， 該内部電路至少包括一 P型金氧半導體元件（PM0S)，該 P型金氧半導體元件之通道宽度（Channel width)/通道 長度（Channel length)比值係介於0. 4至4之間。 793. 如申請專利範圍第702項所述之線路元件，其中， 流經該第五金屬線路之電流係介於50微安培至2毫安 培之間。 794. 如申請專利範圍第702項所述之線路元件，其中， 流經該第五金屬線路之電流係介於100微安培至1毫安 培之間。 228 200816373 L\LCjKJi\ uo-015TWB 795. 如申請專利範圍第702項所述之線路元件，其中， 流經該第六金屬線路之電流係介於50微安培至2毫安 培之間。 796. 如申請專利範圍第702項所述之線路元件，其中， 流經該第六金屬線路之電流係介於100微安培至1毫安 培之間。 797. 如申請專利範圍第702項所述之線路元件，更包括 一第二聚合物層位在該第五金屬線路及該第六金屬線 路上。 798. 如申請專利範圍第797項所述之線路元件結構，其 中，該第二聚合物層包括厚度介於2微米至100微米之 間的一聚醯亞胺化合物層。 799. 如申請專利範圍第797項所述之線路元件結構，其 中，該第二聚合物層包括厚度介於2微米至100微米之 間的一苯基環丁稀化合物層。 800. 如申請專利範圍第797項所述之線路元件結構，其 中，該第二聚合物層包括厚度介於2微米至100微米之 間的一聚對二甲苯類高分子層。 801. 如申請專利範圍第797項所述之線路元件結構，其 中，該第二聚合物層包括厚度介於2微米至100微米之 間的一環氧樹脂層。 802β 如申請專利範圍第702項所述之線路元件，更包括 一第三聚合物層覆蓋在該第五金屬線路及該第六金屬 線路之全部上表面上。 229 200816373 iviiZ/VJ^L υυ-015TWB 803. 如申請專利範圍第802項所述之線路元件結樣，其 中，該第三聚合物層包括厚度介於2微米至100微米之 間的一聚醯亞胺化合物層。 804. 如申請專利範圍第802項所述之線路元件結構，其 中，該第三聚合物層包括厚度介於2微米至100微米之 間的一苯基環丁烯化合物層。 805. 如申請專利範圍第802項所述之線路元件結構，其 中，該第三聚合物層包括厚度介於2微米至100微米之 間的一聚對二甲苯類高分子層。 806. 如申請專利範圍第802項所述之線路元件結構，其 中，該第三聚合物層包括厚度介於2微米至100微米之 間的一環氧樹脂層。 807. 如申請專利範圍第702項所述之線路元件，其中， 該靜電放電防護電路包括一逆偏壓二極體 (reverse-biased diode) 〇 808. 如申請專利範圍第702項所述之線路元件，更包括 一含矽的基底承載該靜電放電防護電路。 809. 如申請專利範圍第702項所述之線路元件，更包括 一含矽的基底承載該内部電路。 810. —種線路元件，包括： 一晶片接外接收器（off-chip reciver)，包括一輸入節 點及一輸出節點； 一記憶體單元（memory cell); 一第一金屬線路，連接該晶片接外接收器之該輸出節 230 200816373 lYxx^vjjn. W-015TWB 點； 一第二金屬線路，連接該記憶體單元； 一保護層，位在該晶片接外接收器、該記憶體單元、 該第一金屬線路及該第二金屬線路上； 一第三金屬線路，連接該第一金屬線路及該第二金屬 線路； 一第四金屬線路，位在該保護層下且連接該晶片接外 接收器之該輸入節點，且該第四金屬線路包括至少一第一 金屬接墊暴露在該保護層之一開口内； 一第五金屬線路，位在該保護層上方且該第五金屬線 路包括一第二金屬接墊，該第二金屬接墊電連接該第一金 屬接墊，由俯視透視圖觀之該第二金屬接墊位置不同於該 第一金屬接墊位置，該第二金屬接墊包括厚度大於1.5微 米之一第一金屬層；以及 一導線，位在該第二金屬接墊上。 811. 如申請專利範圍第810項所述之線路元件，其中， 該晶片接外接收器係至少由一金氧半導體元件所構成。 812. 如申請專利範圍第811項所述之線路元件，其中， 該金氧半導體元件包括一 P型金氧半導體元件（PM0S)， 該P型金氧半導體元件之通道宽度（Channel width)/通 道長度(Channel length)比值係介於40至40, 000之間。 813. 如申請專利範圍第811項所述之線路元件，其中， 該金氧半導體元件包括一 P型金氡半導體元件（PMOS)， 該P型金氧半導體元件之通道寬度（Channel width)/通 231 200816373 iviiiUA υο-015TWB 道長度（Channel length)比值係介於60至600之間。 814. 如申請專利範圍第811項所述之線路元件，其中， 該金氧半導體元件包括一 N型金氧半導體元件（NMOS)， 該N型金氧半導體元件之通道宽度（Channel width)/通 道長度（Channel length)比值係介於20至20, 000之間。 815. 如申請專利範圍第811項所述之線路元件，其中， 該金氧半導體元件包括一 N型金氧半導體元件（NMOS)， 該N型金氧半導體元件之通道寬度（Channel width)/通 道長度（Channel length)比值係介於30至300之間。 816. 如申請專利範圍第810項所述之線路元件，更包括 一靜電放電（ESD)防護電路連接該第一金屬線路。 817. 如申請專利範圍第7項所述之線路元件，其中，該 靜電放電防護電路包括一逆偏壓二極體 (reverse-biased diode) 〇 818. 如申請專利範圍第810項所述之線路元件，其中， 談記憶體單元之型式包括一靜態隨機存取記憶體單元 (SRAM cell) 〇 819. 如申請專利範圍第810項所述之線路元件，其中， 該記憶體單元之型式包括一動態隨機存取記憶體 (DRAM)單元。 820. 如申請專利範圍第810項所述之線路元件，其中， 該記憶體單元之型式包括一可消除可程式唯讀記憶體 (EPROM)單元。 821. 如申讀專利範圍第810項所述之線路元件，其中， 232 200816373 ivuiu/\ uo-015TWB 該記憶體單元之型式包括一電子可消除式唯讀記憶體 (EEPROM)單元。 822. 如申請專利範圍第810項所述之線路元件，其中， 該記憶體單元之型式包括一快閃記憶體（Flash)單元。 823. 如申請專利範圍第810項所述之線路元件，其中， 該記憶體單元之型式包括一唯讀記憶體（ROM)單元。 824. 如申請專利範圍第810項所述之線路元件，其中， 該記憶體單元之型式包括一磁性隨機存取記憶體 (magnetic RAM，MRAM)單元0 825. 如申請專利範圍第810項所述之線路元件，其中， 該第一金屬線路包括厚度係介於0.05微米至2微米之 間的一鋁層。 826. 如申請專利範圍第810項所述之線路元件，其中， 該第一金屬線路包括厚度係介於0. 05微米至2微米之 間的一銅層。 827. 如申請專利範圍第810項所述之線路元件，其中， 該第二金屬線路包括厚度係介於0. 05微米至2微米之 間的一紹層。 828. 如申請專利範圍第810項所述之線路元件，其中， 該第二金屬線路包括厚度係介於0. 05微米至2微米之 間的一銅層。 829. 如申請專利範圍第810項所述之線路元件，其中， 該第四金屬線路包括厚度係介於0. 05微米至2微米之 間的一铭層。 233 200816373 υυ-015TWB 830. 如申請專利範圍第810項所述之線路元件，其中， 該第四金屬線路包括厚度係介於0. 05微米至2微米之 間的一銅層。 831. 如申請專利範圍第810項所述之線路元件，其中， 該第三金屬線路之材質包括金。 832. 如申請專利範圍第810項所述之線路元件，其中， 該第三金屬線路之材質包括銅。 833. 如申請專利範圍第810項所述之線路元件，其中， 該第三金屬線路之材質包括銀。 834. 如申請專利範圍第810項所述之線路元件，其中， 該第三金屬線路之材質包括鉑。 835. 如申請專利範圍第810項所述之線路元件，其中， 該第三金屬線路之材質包括鈀。 836. 如申請專利範圍第810項所述之線路元件，其中， 該第三金屬線路之材質包括鎳。 837. 如申請專利範圍第810項所述之線路元件結構，其 中，該第三金屬線路包括一第二金屬層及一第三金屬 層，該第三金屬層位在該第二金屬層上。 838. 如申請專利範圍第837項所述之線路元件結構，其 中，該第三金屬層包括厚度介於1. 5微米至15微米之 一金層。 839. 如申請專利範圍第837項所述之線路元件結構，其 中，該第三金屬層包括厚度介於1. 5微米至50微米之 一銅層。 234 200816373 ινιτΛΐ 八 uo-015TWB 840. 如申請專利範圍第837項所述之線路元件結構，其 中，該第三金屬層包括厚度介於1.5微求至15微米之 一銀層。 841. 如申請專利範圍第837項所述之線路元件結構，其 中，該第三金屬層包括厚度介於1. 5微米至15微米之 一顧層。 842. 如申請專利範圍第837項所述之線路元件結構，其 中，該第三金屬層包括厚度介於1. 5微米至15微米之 一 I巴層。 843. 如申請專利範圍第837項所述之線路元件結構，其 中，該第三金屬層包括厚度介於0. 5微米至6微米之一 鎳層。 844. 如申請專利範圍第837項所述之線路元件結構，其 中，該第二金屬層包括厚度介於0.02微米至0.8微米 之一欽鐫合金層。 845. 如申請專利範圍第837項所述之線路元件結構，其 中，該第二金屬層包括厚度介於0.02微米至0.8微米 之一欽金屬層。 846. 如申請專利範圍第837項所述之線路元件結構，其 中，該第二金屬層包括厚度介於0.02微米至0.8微米 之一氮化鈦層。 847. 如申請專利範圍第837項所述之線路元伴結構，其 中，該第二金屬層包括厚度介於0. 02微米至0. 8微米 之一鈕金屬層。 235 200816373 ινυζ/^Λ υυ-015TWB 848. 如申請專利範圍第837項所述之線路元件結構，其 中，該第二金屬層包括厚度介於0.02微米至0.8微米 之一氮化钽層。 849. 如申請專利範爵第837項所述之線路元件結構，其 中，該第二金屬層包括厚度介於0.02微米至0. 8微米 之一絡金屬層。 850. 如申請專利範圍第837項所述之線路元件結構，其 中，該第二金屬層包括厚度介於0. 02微米至0. 8微米 之一鉻銅合金層。 851. 如申請專利範圍第810項所述之線路元件，其中， 該第五金屬線路之材質包括金。 852. 如申請專利範圍第810項所述之線路元件，其中， 該第五金屬線路之材質包括銅。 853. 如申請專利範圍第810項所述之線路元件，其中， 該第五金屬線路之材質包括銀。 854. 如申請專利範圍第810項所述之線路元件，其中， " 該第五金屬線路之材質包括鉑。 855. 如申請專利範圍第810項所述之線路元件，其中， 該第五金屬線路之材質包括鈀。 856. 如申請專利範圍第810項所述之線路元件，其中， 該第五金屬線路之材質包括鎳。 857. 如申請專利範圍第810項所述之線路元件結構，其 中，該第一金屬層包括厚度介於IV5微來至1:5微米之 一金層。 236 200816373 MEGA06-015TWB 858·如申請專利範圍第81〇項所述之線路元件結構，其 中，該第一金屬層包括厚度介於1.5微米至5〇微米之 一銅層。 、 859.如申請專利範圍第810項所述之線路元件結構，其 中’該第一金屬層包括厚度介於1· 5微米至κ 1 3微米之 一銀層。 860·如申請專利範圍第810項所述之線路元件結構，其 中，該第一金屬層包括厚度介於1·5微米至15微米之 麵層。 861·如申請專利範圍第810項所述之線路元件結構，其 中，該第一金屬層包括厚度介於1·5微米至15微米之 一纪層。 862·如申請專利範圍第810項所述之線路元件結構，其 中’該第一金屬層包括厚度介於〇· 5微米至6微米 一 鎳層。 〜一 863·如申請專利範圍第810項所述之線路元件結構，其 該苐五金屬線路包括一第四金屬層位在該第一金屬 層下。 864 j., •如申請專利範圍第863項所述之線路元件結構，其 中，該第四金屬層包括厚度介於0·02微米至〇 8微米 之鍊鶴合金層。 O D η .如申請專利範圍第863項所述之線路元件結構，其 中，該第四金屬層包括厚度介於〇· 02微米至〇 8徵米 之一鈦金屬層。 ’、 237 200816373 υο-〇 15TWB 866·如申请專利範圍第863項所述之線路元件結構，其 中’該第四金屬層包括厚度介於0.02微米至〇·8微米 之一氮化鈦層。 八 867·如申請專利範圍第863項所述之線路元件結構，其 中’該第四金屬層包括厚度介於〇·〇2微米至〇·8微米 之一—金屬層。 868·如申請專利範圍第863項所述之線路元件結構，其 中’該第四金屬層包括厚度介於0.02微米至〇·8微米 之一氮化鈕層。 869·如申請專利範圍第863項所述之線路元件結構，其 中’該第四金屬層包括厚度介於0· 02微米至〇·8微米 之一路金屬層。 870·如申請專利範圍第863項所述之線路元件結構，其 中’該第四金屬層包括厚度介於0·02微米至〇·8微米 之一鉻銅合金層。 % 87L如申請專利範圍第810項所述之線路元件，其中， 該保護層之材質包括一氮矽化合物。 872·如申請專利範圍第810項所述之線路元件，其中， 該保護層之材質包括一磷矽玻璃（PSG)。 873·如申請專利範圍第810項所述之線路元件，其中， 該保護層之材質包括一氧矽化合物。 874·如申請專利範圍第81〇項所述之線路元件，其中， 該保護層之材質包括一氮氧矽化合物。 875·如申請專利範圍第810項所述之線路元件，其中， 238 200816373 ivlc^j/v uo-015TWB 該保護層之材質包括一硼磷矽玻璃（BPSG)。 876· 如申請專利範圍第810項所述之線路元件結構，更 包括厚度介於2微米至100微米之間的一第一聚合物層 位在該保護層與該第三金屬線路之間。 877· 如申請專利範圍第876項所述之線路元件結構，其 中，該第一聚合物層包括厚度介於2微米至1〇〇微米之 間的一聚醯亞胺化合物層。 878·如申請專利範圍第876項所述之線路元件結構，其 中’該第一聚合物層包括厚度介於2微米至1〇〇微米之 間的一苯基環丁烯化合物層。 879·如申請專利範圍第876項所述之線路元件結構，其 中’該第一聚合物層包括厚度介於2微米至1〇〇微米之 間的一聚對二曱苯類高分子層。 880·如申請專利範圍第876項所述之線路元件結構，其 中’該第一聚合物層包括厚度介於2微米至1〇〇微米之 間的一環氧樹脂層。 881·如申請專利範圍第810項所述之線路元件結構，更 包括厚度介於2微米至100微米之間的一第二聚合物層 位在該保護層與該第五金屬線路之間。 882·如申請專利範圍第881項所述之線路元件結構，其 中，該第二聚合物層包括厚度介於2微米至1〇〇微米之 間的一聚醯亞胺化合物層。 883·如申請專利範圍第881項所述之線路元件結構，其 中，該第二聚合物層包括厚度介於2微米至1〇〇微米之 239 200816373 MECiA O6-015TWB 間的一苯基環丁烯化合物層。 884. 如申請專利範圍第881項所述之線路元件結構，其 中，.該第二聚合物層包括厚度介於2微米至100微米之 間的一聚對二甲苯類高分子層。 885. 如申請專利範圍第881項所述之線路元件結構，其 中，該第二聚合物層包括厚度介於2微米至100微米之 間的一環氧樹脂層。 886. 如申請專利範圍第810項所述之線路元件，其中， 流經該第三金屬線路之電流係介於50微安培至2毫安 培之間。 887. 如申請專利範圍第810項所述之線路元件，其中， 流經該第三金屬線路之電流係介於100微安培至1毫安 培之間。 888. 如申請專利範圍第810項所述之線路元件，更包括 一第三聚合物層位在該第三金屬線路及該第四金屬線 路上，該第三聚合物層包括至少一開口暴露出該第一金 屬接墊。 889. 如申請專利範圍第888項所述之線路元件結構，其 中，該第三聚合物層包括厚度介於2微米至100微米之 74的一聚醯亞胺化合物層。 890. 如申請專利範圍第888項所述之線路元件結構，其 中，該第三聚合物層包括厚度介於2微米至100微米之 間的一笨基環丁烯化合物層。 891. 如申請專利範圍第888項所述之線路元件結構，其 240 200816373 ΜϋυΑ UO-015TWB 中，該第三聚合物層包括厚度介於2徵米至100微米之 間的一聚對二甲苯類高分子層。 892. 如申請專利範圍第888項所述之線路元件結構，其 中，該第三聚合物層包括厚度介於2微米至100微米之 間的一環氧樹脂層。 893. 如申請專利範圍第888項所述之線路元件結構，其 中，該第五金屬線路位在該第三聚合物層上。 894. 如申請專利範圍第810項所述之線路元件，更包括 一第四聚合物層位在該第五金屬線路及該第三金屬線 路上，該第四聚合物層包括至少一開口暴露出該第二金 屬接墊。 895. 如申請專利範圍第894項所述之線路元件結構，其 中，該第四聚合物層包括厚度介於2微米至100微米之 間的一聚醯亞胺化合物層。 896. 如申請專利範圍第894項所述之線路元件結構，其 中，該第四聚合物層包括厚度介於2微米至100微米之 間的一苯基環丁稀化合物層。 897， 如申請專利範圍第894項所述之線路元件結構，其 中，該第四聚合物層包括厚度介於2微米至100微米之 間的一聚對二甲苯類高分子層。 898. 如申請專利範圍第894項所述之線路元件結構，其 中，該第四聚合物層包括厚度介於2微米至100微米之 間的一環氧樹脂層。 899. 如申請專利範圍第810項所述之線路元件，更包括 241 200816373 ivudvj/\ υο-015TWB 一含矽的基底承載該晶片接外接收器。 900. 如申請專利範圍第810項所述之線路元件，更包括 一含矽的基底承載該記憶體單元。 901. 如申請專利範圍第810項所述之線路元件，更包括 一感測放大器（sense amplifier)位在該記憶體單元與該 第二金屬線路之間。 902. 如申請專利範圍第901項所述之線路元件，其中， 該感測放大器包括一差動放大器（differential amplifier) ° 903. 如申請專利範圍第901項所述之線路元件，更包括 一内部電路位在該感測放大器與該第一金屬線路之間。 904. 如申請專利範圍第903項所述之線路元件，其中， 該内部電路包括一反或閘（NOR gate)。 905. 如申請專利範圍第903項所述之線路元件，其中， 該内部電路包括一或閘（OR gate)。 906. 如申請專利範圍第903項所述之線路元件，其中， 該内部電路包括一且閘（AND gate)。 907. 如申請專利範圍第903項所述之線路元件，其中， 該内部電路包括一反及閘（NAND gate)。 908. 如申請專利範圍第903項所述之線路元件，其中， 該内部電路包括一加法器（adder )。 909. 如申請專利範圍第903項所述之線路元件，其中， 該内部電路包括一多工器(Multiplexer)。 910. 如申請專利範圍第903項所述之線路元件，其中， 242 200816373 ivLtiUA υο-015TWB 該内部電路包括一雙工器（Diplexer)。 911. 如申請專利範圍第903項所述之線路元件，其中， 該内部電路包括一乘法器（Multipi ier)。 912. 如申請專利範圍第903項所述之線路元件，其中， 該内部電路包括一互補式金屬氧化半導體（CMOS)。 913. 如申請專利範圍第903項所述之線路元件，其中， 該内部電路包括一雙載子互補式金氧半導體 (BiCMOS)。 914. 如申請專利範圍第903項所述之線路元件，其中， 該内部電路包括一雙載子電路（bipolar circuit)單元。 915. 如申請專利範圍第903項所述之線路元件，其中， 該内部電路至少包括一 N型金氧半導體元件（NM0S)，該 N型金氧半導體元件之通道寬度（Channel width)/通道 長度（Channel length)比值係介於0· 1至5之間。 916. 如申請專利範圍第903項所述之線路元件，其中， 該内部電路至少包括一 N型金氧半導體元件（NM0S)，該 N型金氧半導體元件之通道寬度（Channel width)/通道 長度（Channel length)比值係介於0· 2至2之間。 917. 如申請專利範圍第903項所述之線路元件，其中， 該内部電路至少包括一 P型金氧半導體元件(PM0S)，該 P型金氧半導體元件之通道寬度（Channel width)/通道 長度（Channel length)比值係介於0· 2至10之間。 918. 如申請專利範圍第903項所述之線路元件，其中， 該内部電路至少包括一 P型金氧半導體元件（PM0S)，該 243 200816373 ivjlc/VJ/\ υυ-015TWB P型金氧半導體元件之通道宽度（Channel width)/通道 長度（Channel length)比值係介於0· 4至4之間。 919. 如申請專利範圍第901項所述之線路元件，更包括 一内部驅動器（internal driver)位在該感測放大器與 該第二金屬線路之間，該内部驅動器係至少由一金氧半 導體元件所構成。 920. 如申請專利範圍第919項所述之線路元件，其中， 談金氧半導體元件包括一 P型金氧半導體元件（PM0S)， 該P型金氧半導體元件之通道寬度（Channel width)/通 道長度（Channel length)比值係介於3至60之間。 921· 如申請專利範圍第919項所述之線路元件，其中， 該金氧半導體元件包括一 P型金氧半導體元件（PMOS)， 該P_型金氧半導體元件之通道寬度（Channel width)/通 道長度（Channel length)比值係介於5至20之間。 922. 如申請專利範圍第919項所述之線路元件，其中， 該金氧半導體元件包括一 N型金氧半導體元件（NMOS)， 該N型金氧半導體元件之通道寬度（Channel width)/通 道長度（Channel length)比值係介於1. 5至30之間。 923. 如申請專利範圍第919項所述之線路元件，其中， 該金氧半導體元件包括一 N型金氧半導體元件（NMOS)， 該N型金氧半導體元件之通道寬度（Channel width)/通 道長度（Channel length)比值係介於2. 5至10之間。 924. 如申請專利範圍第901項所述之線路元件，更包括 一内部缓衝器（internal buffer)位在該感測放大器與 244 200816373 MliUA 06-015TWB 該第二金屬線路之間。 925. 如申請專利範圍第901項所述之線路元件，更包括 一内部三態缓衝器（tri-states internal buffer)位在 該感測放大器與該第二金屬線路之間。 926. 如申請專利範圍第901項所述之線路元件，更包括 一通過電路（pass circuit)位在該感測放大器與該第二金 屬線路之間。 927. 如申請專利範圍第901項所述之線路元件，更包括 一閂鎖電路(latch circuit)位在該感測放大器與該第二金 屬線路之間。 928. —種線路元件，包括： 一變壓器，包括一輸入節點及一輸出節點； 一内部電路（internal circuit); 一第一金屬線路，連接該變壓器之該輸出節點； 一第二金屬線路，連接該内部電路； 一保護層，位在該變壓器、該内部電路、該第一金屬 線路及該第二金屬線路上； 一第三金屬線路，連接該第一金屬線路及該第二金屬 線路； 一第四金屬線路，位在該保護層下且連接該變壓器之 該輸入節點，且該第四金屬線路包括至少一第一金屬接墊 暴露在該保護層之一開口内； 一第五金屬線路，位在該保護層上方且該第五金屬線 路包括一第二金屬接墊，該第二金屬接墊電連接該第一金 245 200816373 ivlc^j/\ υο-015TWB 屬接墊，由俯視透視圖觀之該第二金屬接墊位置不同於該 第一金屬接墊位置，該第二金屬接墊包括厚度大於1.5微 米之一第一金屬層；以及 一導線，位在該第二金屬接墊上。 929. 如申請專利範圍第928項所述之線路元件，其中， 該變壓器將一輸入電壓轉換成一輸出電壓，該輸出電壓 與該輸入電壓值不同。 930. 如申請專利範圍第929項所述之線路元件，其中， 該變壓器之該輸入電壓與該輸出電壓之差值除以該輸 出電壓之百分比大於10%。 931. 如申請專利範圍第929項所述之線路元件，其中， 該變壓器之該輸出電壓係介於1伏特至10伏特之間。 932. 如申請專利範圍第928項所述之線路元件，其中， 該内部電路包括一反或閘（NOR gate)，該反咸閘係至少 由一金氧半導體元件所構成。 933. 如申請專利範圍第928項所述之線路元件，其中， 該内部電路包括一或閘（OR gate)，該或閘係至少由一 金氧半導體元件所構成。 934. 如申請專利範圍第928項所述之線路元件，其中， 該内部電路包括一且閘（AND gate)，該且閘係至少由一 金氧丰導體元件所構成。 935. 如申請專利範圍第928項所述之線路元件，其中， 該内部電路包括一反及閘（NAND gate)，該反及閘係至 少由一金氧半導體元件所構成。 246 200816373 JviiiUA UO-015TWB 936. 如申請專利範圍第928項所述之線路元件，其中， 該内部電路包括一靜態隨機存取記憶體單元（SRAM cell) ° 937. 如申請專利範圍第928項所述之線路元件，其中， 該内部電路包括一動態隨機存取記憶體單元（DRAM cell) 〇 938. 如申請專利範圍第928項所述之線路元件，其中， 該内部電路包括一非揮發性記憶體單元（non-volati le memory cel 1) ° 939. 如申請專利範圍第928項所述之線路元件，其中， 該内部電路包括一快閃記憶體單元（flash memory cell)。 940. 如申請專利範圍第928項所述之線路元件，其中， 該内部電路包括一可消除可程式唯讀記憶體單元 (EPROM cell)。 941. 如申請專利範圍第928項所述之線路元件，其中， 該内部電路包括一唯讀記憶體單元（ROM cell)。 942. 如申請專利範圍第928項所述之線路元件，其中， 該内部電路包括一磁性隨機存取記憶體（magnetic RAM，MRAM)單元。 943. 如申請專利範圍第928項所述之線路元件，其中， 該内部電路包括一感測放大器（sense amplifier)。 944. 如申請專利範圍第928項所述之線路元件，其中， 該内部電路包括一運算放大器（Operational 247 200816373 ivldu/\ uo-015TWB Amplifier) ° 945. 如申請專利範圍第928項所述之線路元件，其中， 該内部電路包括一加法器（adder)。 946. 如申請專利範圍第928項所述之線路元件，其中， 該内部電路包括一多工器（Multiplexer)。 947. 如申請專利範圍第928項所述之線路元件，其中， 該内部電路包括一雙工器（Diplexer)。 948. 如申請專利範圍第928項所述之線路元件，其中， 該内部電路包括一乘法器（Multipi ier)。 949. 如申請專利範圍第928項所述之線路元件，其中， 該内部電路包括一類比/數位轉換器（A/D converter)。 950. 如申請專利範圍第928項所述之線路元件，其中， 該内部電路包括一數位/類比轉換器（D/A Converter)。 951. 如申請專利範圍第928項所述之線路元件，其中， 該内部電路包括一互補式金屬氧化半導體感測元件單 元（CMOS sensor cell) 〇 952. 如申請專利範圍第928項所述之線路元件，其中， 該内部電路包括一光敏二極體（photo-sensitive diode)。 953. 如申請專利範圍第928項所述之線路元件.，其中， 該内部電路包括一雙載子互補式金氧半導體 (BiCMOS) 〇 954. 如申請專利範圍第928項所述之線路元件，其中， 該内部電路包括一雙載子電路（bipalSr Circuit)單元。 955. 如申請專利範圍第928項所述之線路元件，其中， 248 200816373 ivmur/v υο-015TWB 該内部電路至少包括一 N型金氧半導體元件（NMOS)，該 N型金氧半導體元件之通道宽度（Channel width)/通道 長度（Channel length)比值係介於〇. 1至5之間。 956.如申請專利範圍第928項所述之線路元件，其中， 該内部電路至少包括一 N型金氧半導體元件（NM0S)，該 N型金氧半導體元件之通道寬度（Channel width)/通道 長度（Channel length)比值係介於〇. 2至2之間。 957·如申請專利範圍第928項所述之線路元件，其中， 該内部電路至少包括一 P型金氧半導體元件（PM0S)，該 P型金氧半導體元件之通道寬度（Channel width)/通道 長度（Channel length)比值係介於〇. 2至10之間。 958·如申請專利範圍第928項所述之線路元件，其中， 該内部電路至少包括一 P型金氧半導體元件（PM0S)，該 P型金氧半導體元件之通道寬度（Channel width)/通道 長度（Channel length)比值係介於〇. 4至4之間。 959. 如申請專利範圍第928項所述之線路元件，該内部 % 電路包括一電源管理晶片（power management chip)， 該電源管理晶片係至少由一金氧半導體元件所構成。 960. 如申請專利範圍第959項所述之線路元件，其中， 該金氧半導體元件包括一 P型金氧半導體元件(PM0S)， 該P型金氧半導體元件通道（Channel)之寬度/長度之比 值係介於4000至400, 000之間。 961. 如申請專利範圍第959項所述之線路元件，其中’ 該金氧半導體元件包括一 P型金氡半導體元件（PM0S)， 249 200816373 jVLbUA υο-015TWB 該P型金氧半導體元件通道（Channel)之寬度/長度之比 值係介於4000至40, 000之間。 962. 如申請專利範圍第959項所述之線路元件，其中， 該金氧半導體元件包括一 N型金氧半導體元件（NMOS)， 該N型金氧半導體元件通道（Channel)之宽度/長度之比 值係介於2000至200, 000之間。 963. 如申請專利範圍第959項所述之線路元件，其中， 該金氧半導體元件包括一 N型金氧半導體元件（NMOS)， 該N型金氧半導體元件通道（Channel)之寛度/長度之比 值係介於2000至20, 000之間。 964. 如申請專利範圍第959項所述之線路元件，其中， 流經該第三金屬線路之電流係介於500毫安培至50安 培之間。 965. 如申請專利範圍第959項所述之線路元件，其中， 流經該第三金屬線路之電流係介於500毫安培至5安培 之間。 966. 如申請專利範圍第928項所述之線路元件，該内部 電路包括一電源供應晶片（power supply chip)，該電 源供應晶片係至少由一金氧半導體元件所構成。 967. 如申請專利範圍第966項所述之線路元件，其中， 該金氧半導體元件包括一 P型金氧半導體元件（PM0S)， 該P型金氧半導體元件通道（Channel)之宽度/長度之比 值係介於4000至400, 000之間。 968. 如申請專利範圍第966項所述之線路元件，其中， 250 200816373 ivi^vj^uu-015TWB 該金氧半導體元件包括一 P型金氧半導體元件（PMOS)， 該P型金氧半導體元件通道(Channe 1)之寬度/長度之比 值係介於4000至40, 000之間。 969. 如申請專利範圍第966項所述之線路元件，其中， 該金氧半導體元件包括一 N型金氧半導體元件（NM0S)， 該N型金氧半導體元件通道（Channel)之寬度/長度之比 值係介於2000至200, 000之間。 970. 如申請專利範圍第966項所述之線路元件，其中， 該金氧半導體元件包括一 N型金氧半導體元件（NM0S)， 該N型金氧半導體元件通道（Channel)之寬度/長度之比 值係介於2000至20, 000之間。 971. 如申請專利範圍第966項所述之線路元件，其中， 該第三金屬線路之電流流通量係介於500毫安培至50 安培之間。 972. 如申請專利範圍第966項所述之線路元件，其中， 該第三金屬線路之電流流通量係介於500毫安培至5安 培之間。 973. 如申請專利範圍第928項所述之線路元件，其中， 流經該第三金屬線路之電流係介於50微安培至2毫安 培之間。 974. 如申請專利範圍第928項所述之線路元件，其中， 流經該第三金屬線路之電流係介於100微安培至1毫安 培之間。 975. 如申請專利範圍第928項所述之線路元件，其中， 251 200816373 ινΐϋ〇/\ υο-015TWB 该第二金屬線路連接至該内部電路之一電 (power node) ° 976. +如申請專利範圍第928項所述之線路元件 該第-金屬線路包括厚度係介於GG5微米至2 間的一銘層。 977·如申請專利範圍第928項所述之線路元件， 該第一金屬線路包括厚度係介於〇 〇5微米至2 間的一^銅層。 978·如申請專利範圍第928項所述之線路元件， 該第二金屬線路包括厚度係介於〇 〇5微米至2 間的一銘層。 979·如申研專利範圍第928項所述之線路元件， 該第二金屬線路包括厚度係介於〇 〇5微米至、 間的一銅層。 980·如申請專利範圍第928項所述之線路元件： I 該第四金屬線路包括厚度係介於〇· 〇5微米至」 間的一 I呂層。 981·如申請專利範圍第928項所述之線路元件 該第四金屬線路包括厚度係介於〇 〇5微米至^ 間的一銅層。 982·如申請專利範圍第928項所述之線路元件 該第三金屬線路之材質包括金。 983·如申請專利範圍第928項所述之線路元件 該第三金屬線路之材質包括銅。 源節點 其中， 微米之 其中， 微米之 其中， 微米之 其中， 微米之 其中， 微米之 ’其中， 微米之 其中， 其中， 252 200816373 JvubUA UD-015TWB 984. 如申請專利範圍第928項所述之線路元件，其中， 該第三金屬線路之材質包括銀。 985. 如申請專利範圍第928項所述之線路元件，其中， 該第三金屬線路之材質包括鉑。 986. 如申請專利範園第928項所述之線路元件，其中， 該第三金屬線路之材質包括鈀。 987. 如申請專利範圍第928項所述之線路元件，其中， 該第三金屬線路之材質包括鎳。 988. 如申請專利範圍第928項所述之線路元件結構，其 中，該第三金屬線路包括一第二金屬層及一第三金屬 層，該第三金屬層位在該第二金屬層上。 989. 如申請專利範圍第988項所述之線路元件結構，其 中，該第三金屬層包括厚度介於1.5微米至15微米之 一金層。 990. 如申請專利範圍第988項所述之線路元件結構，其 中，該第三金屬層包括厚度介於1.5微米至50微米之 一銅層。 991. 如申請專利範圍第988項所述之線路元件結構，其 中，該第三金屬層包括厚度介於1.5微米至15微米之 一銀層。 992. 如申請專利範圍第988項所述之線路元件结構，其 中，該第三金屬層包括厚度介於L 5徽米至15微米之 一鈷層。 993. 如申請專利範圍第988項所述之線路元件結構，其 253 200816373 υυ-015TWB 中’該第二金屬層包括厚度介於1· 5微米至15微米之 一把層。 994. 如申請專利範圍第988項所述之線路元件結構，其 中該第二金羼層包括厚度介於〇·5微米至6微米之一 錄層。 995. 如申請專利範圍第988項所述之線路元件結構，其 中，該第二金屬層包括厚度介於0.02微米至〇.8微米 之一鈦鎢合金層。 "6·如申請專利範圍第988項所述之線路元件結構，其 中’該第二金屬層包括厚度介於0·02微米至〇.8微米 之一鈦金屬層。 "7·如申請專利範圍第988項所述之線路元件結構，其 中，該第二金屬層包括厚度介於0.02微米至〇· 8微米 之一氮化鈦層。 998·如申請專利範圍第988項所述之線路元件結構，其 ( 中，該第二金屬層包括厚度介於0·02微米至〇·8微米 之一鈕金屬層。 999·如申請專利範圍第9狀項所述之線路元件結構，其 中，該第二金屬層包括厚度介於0.02微米至〇 8微米 之一氮化鈕層。 1000·如申請專利範圍第988項所述之線路元件結構，其 中，該第二金屬層包括厚度介於0.02微米至〇.8微米 之一鉻金屬層。 八 1001·如申請專利範圍第988項所述之線路元件結構，其 254 200816373 ivLtiUA uo-015TWB 中，該第二金屬層包括厚度介於0.02微米至0.8微米 之一絡銅合金層。 1002. 如申請專利範圍第928項所述之線路元件，其中， 該第五金屬線路之材質包括金。 1003. 如申請專利範圍第928項所述之線路元件，其中， 該第五金屬線路之材質包括銅。 1004. 如申請專利範圍第928項所述之線路元件，其中， 該第五金屬線路之材質包括銀。 1005. 如申請專利範圍第928項所述之線路元件，其中， 該第五金屬線路之材質包括鉑。 1006. 如申請專利範圍第928項所述之線路元件，其中， 該第五金屬線路之材質包括鈀。 1007. 如申請專利範圍第928項所述之線路元件，其中， 該第五金屬線路之材質包括鎳。 1008. 如申請專利範圍第928項所述之線路元件結構，其 中，該第一金屬層包括厚度介於1.5微米至15微米之 一金層。 1009. 如申請專利範圍第928項所述之線路元件結構，其 中，該第一金屬層包括厚度介於1.5微米至50微米之 一銅層。 1010. 如申請專利範圍第928項所述之線路元件結構，其 中，該第一金屬層包括厚度介於1.5微米至15微米之 一銀層。 1011. 如申請專利範圍第928項所述之線路元件結構，其 255 200816373 ivii2u/\ uo-015TWB 中，該第一金屬層包括厚度介於1.5微米至15微米之 一顧層。 1012. 如申請專利範圍第928項所述之線路元件結構，其 中，該第一金屬層包括厚度介於1.5微米至15微米之 一 I巴層。 1013. 如申請專利範圍第928項所述之線路元件結構，其 中，該第一金屬層包括厚度介於0. 5微米至6微米之一 鎳層。 1014. 如申請專利範圍第928項所述之線路元件結構，其 中，該第五金屬線路包括一第四金屬層位在該第一金屬 層下。 1015. 如申請專利範圍第1014項所述之線路元件結構，其 中，該第四金屬層包括厚度介於0.02微米至0.8微米 之一欽鶴合金層。 1016. 如申請專利範圍第1014項所述之線路元件結構，其 中，該第四金屬層包括厚度介於0.02微米至0.8微米 之一鈦金屬層。 1017. 如申請專利範圍第1014項所述之線路元件結構，其 中，該第四金屬層包括厚度介於0.02微米至0.8微米 之一氮化鈦層。 1018. 如申請專利範圍第1014項所述之線路元件結構，其 中，該第四金屬層包括厚度介於0.02微米至0.8微米 之一钽金屬層。 1019. 如申請專利範圍第1014項所述之線路元件結構，其 256 200816373 ivlc,o/\ υο-015TWB 中，該第四金屬層包括厚度介於0.02微米至0.8微米 之一氮化钽層。 1020. 如申請專利範圍第1014項所述之線路元件結構，其 中，該第四金屬層包括厚度介於0.02微米至0.8微米 之一鉻金屬層。 1021. 如申請專利範圍第1014項所述之線路元件結構，其 中，該第四金屬層包括厚度介於0.02微米至0. 8微米 之一鉻銅合金層。 1022. 如申請專利範圍第928項所述之線路元件，其中， 該保護層之材質包括一氮矽化合物。 1023. 如申請專利範圍第928項所述之線路元件，其中， 該保護層之材質包括一磷矽玻璃（PSG)。 1024. 如申請專利範圍第928項所述之線路元件，其中， 該保護層之材質包括一氧石夕化合物。 1025. 如申請專利範圍第928項所述之線路元件，其中， 該保護層之材質包括一氮氧石夕化合物。 % 1026.如申請專利範圍第928項所述之線路元件，其中， 該保護層之材質包括一硼磷矽玻璃（BPSG)。 1027. 如申請專利範圍第928項所述之線路元件結構，更 包括厚度介於2微米至100微米之間的一第一聚合物層 位在該保護層與該第三金屬線路之間。 1028. 如申請專利範圍第1027項所述之線路元件結構，其 中，該第一聚合物層包括厚度介於2微米至100微米之 間的一聚醯亞胺化合物層。 257 200816373π --------015TWB 1029·如申請專利範圍第1027項所述之線路元件結構，其 中’該第一聚合物層包括厚度介於2微米至1〇〇微米之 間的一苯基環丁烯化合物層。 1030·如申請專利範圍第1〇27項所述之線路元件結構，其 中’該第一聚合物層包括厚度介於2微米至1〇〇微米之 間的一聚對二甲苯類高分子層。 1031·如申請專利範圍第1〇27項所述之線路元件結構，其 中’該第一聚合物層包括厚度介於2微米至1〇〇微来之 間的一環氧樹脂層。 1032·如申請專利範圍第928項所述之線路元件結構，更 包括尽度介於2微米至1 〇 〇微米之間的一第二聚合物層 位在該保護層與該第五金屬線路之間。 1033·如申請專利範圍第1032項所述之線路元件結構，其 中該弟一聚合物層包括厚度介於2微米至1 〇 〇微米之 間的一聚醯亞胺化合物層。 1034·如申請專利範圍第1〇32項所述之線路元件結構，其 中’該第二聚合物層包括厚度介於2微米至1QQ微米之 間的一苯基環丁烯化合物層。 1035·如申請專利範圍第丨〇32項所述之線路元件結構，其 中，該第二聚合物層包括厚度介於2微米至1〇〇微米之 間的一聚對二曱苯類高分子層。 1036·如申請專利範圍第1〇32項所述之線路元件結構，其 中’該第二聚合物層包括厚度介於2微米至丄顧微米之 間的一環氧樹脂層。 258 2008163 73015TWb 1037·如申請專利範圍第928項所述之線路元件，更包括 一第三聚合物層位在該第三金屬線路及該第四金屬線 路上，該第三聚合物層包括至少一開口暴露出該第一金 屬接塾。 1038·如申請專利範圍第1〇37項所述之線路元件結構，其 中’該第三聚合物層包括厚度介於2微米至1〇〇微米之 間的一聚醯亞胺化合物層。 1039·如申請專利範圍第1037項所述之線路元件結構，其 中’該第三聚合物層包括厚度介於2微米至1〇〇微米之 間的一苯基環丁烯化合物層。 1040·如申請專利範圍第1〇37項所述之線路元件結構，其 中’該第三聚合物層包括厚度介於2微米至1〇〇微米之 間的一聚對二甲苯類高分子層。 1041·如申請專利範圍第1〇37項所述之線路元件結構，其 中’該第三聚合物層包括厚度介於2微米至1〇〇微米之 間的—環氧樹脂層。 1042·如申凊專利範圍第1〇37項所述之線路元件結構，其 中’該第五金屬線路位在該第三聚合物層上。 1043·如申請專利範圍第928項所述之線路元件，更包括 一第四聚合物層位在該第五金脣線路及該第三金屬線 路上，該第四聚合物層包括至少一開口暴露出該第二金 屬接塾。 1〇44·如申睛專利範圍第1043項所述之線路元件結構，其 中’該第四聚合物層包括厚度介於2微米至100微米之 259 015TWB 200816373 ATJLJUWJX A. V/V/ 間的一聚醯亞胺化合物層。 1045. 如申請專利範圍第1043項所述之線路元件結構，其 中，該第四聚合物層包括厚度介於2微米至100微米之 間的一苯基環丁烯化合物層。 1046. 如申請專利範圍第1043項所述之線路元件結構，其 中，該第四聚合物層包括厚度介於2微米至100微米之 間的一聚對二曱苯類高分子層。 1047. 如申請專利範圍第1043項所述之線路元件結構，其 中，該第四聚合物層包括厚度介於2微米至100微米之 間的一環氧樹脂層。 1048. 如申請專利範圍第928項所述之線路元件，更包括 一含矽的基底承載該變壓器。 1049. 如申請專利範圍第928項所述之線路元件，更包括 一含矽的基底承載該内部電路。 1050. 如申請專利範圍第928項所述之線路元件，其中， 該變壓器之型式包括一降壓變壓器。 1051. 如申請專利範圍第928項所述之線路元件，其中， 該變壓器之型式包括一增壓變壓器。 1052. 如申請專利範圍第928項所述之線路元件，其中， 該内部電路包括一互補式金屬氧化半導體（CMOS)。 1053. —種線路元件，包括： 一靜電放電（ESD)元件，，包括一電源節點(power node) 及一接地節點（ground node); 一内部電路（internal circuit)，包括一電源節點（power 260 2008163 73015TWB node)及一接地節點（ground node); .一第一金屬線路，連接該内部電路之電源節點； 一第一金屬線路’連接該内部電路之接地節點； 一保遵層’位在該靜電放電元件、該内部電路、該第 一金屬線路及該第二金屬線路上； 一苐二金屬線路’位在該保護層下連接該靜電放電元 件之電源節點，且該第三金屬線路包括至少一第一金屬接 墊暴露在該保護層之一第一開口内； 一弟四金屬線路’位在該保護層下連接該靜電放電元 件之接地節點，且該第四金屬線路包括至少一第二金屬接 墊暴露在該保護層之一第二開口内； 一第五金屬線路，位在該保護層上方，且該第五金屬 線路包括一第三金屬接墊，該第三金屬接墊電連揍該第一 金屬接墊，由俯視透視圖觀之該第三金屬接墊位置不同於 該苐一金屬接塾位置，該第三全孱接塾包括厚度大於1 . 5 微米之一第一金屬層； …一第六金屬線路，位在該保護層上方，且該第六金屬 線路包括一第四金屬接墊，該第四金屬接墊電連接該第一 金屬接墊，由俯視透視圖觀之該第四金屬接墊位置不同於 該苐一金屬接塾位置’該第四金屬接塾包括厚度大於1.5 微米之一第二金屬層； 一第一導線，位在該第三金屬接墊上」以及 一第二導線，位在讓第四金屬接塾上。 1054·如申請專利範圍第1〇53項所述之線路元件，其中， 261 200816373 1，315TWB 該第一金屬線路包括厚度係介於0· 05微米至2微米之 間的一銘層。 1055·如申請專利範圍第ι〇53項所述之線路元件，其中， 該第一金屬線路包括厚度係介於〇· 05微米至2微米之 間的一銅層。 1056·如申請專利範圍第1〇53項所述之線路元件，其中， 該第二金羼線路包括厚度係介於0.05微米至2微米之 間的一銘層。 1057·如申請專利範圍第1〇53項所述之線路元件，其中， 該第二金屬線路包括厚度係介於〇.〇5微米至2微米之 間的~銅層。 1058·如申請專利範圍第1〇53項所述之線路元件，其中， 該第三金屬線路包括厚度係介於〇.〇5微米至2微米之 間的一鋁層。 1059·如申請專利範圍第1〇53項所述之線路元件，其中， 該第三金屬線路包括厚度係介於〇·〇5微米至2微米之 間的一鋼層。 1060·如申請專利範圍第1〇53項所述之線路元件，其中， 該第四金屬線路包括厚度係介於〇· 〇5微米至2微米之 間的一銘層。 1061·如申請專利範圍第1〇53項所述之線路元件，其中， 該第四金屬線路包括厚度係介於〇. 〇5微米至2微米之 間的一銅層。 1062·如申請專利範圍第1〇53項所述之線路元件，其中， 262 015TWB 200816373 該第五金屬線路之材質包括金。 1063. 如申請專利範圍第1053項所述之線路元件，其中， 該第五金屬線路之材質包括銅。 1064. 如申請專利範圍第1053項所述之線路元件，其中， 該第五金屬線路之材質包括銀。 1065. 如申請專利範圍第1053項所述之線路元件，其中， 該第五金屬線路之材質包括鉑。 1066. 如申請專利範圍第1053項所述之線路元件，其中， 該第五金屬線路之材質包括鈀。 1067. 如申請專利範圍第1053項所述之線路元件，其中， 該第五金屬線路之材質包括鎳。 1068. 如申請專利範圍第1053項所述之線路元件，其中， 該第六金屬線路之材質包括金。 1069. 如申請專利範圍第1053項所述之線路元件，其中， 該第六金屬線路之材質包括銅。 1070. 如申請專利範圍第1053項所述之線路元件，其中， 該第六金屬線路之材質包括銀。 1071. 如申請專利範圍第1053項所述之線路元件，其中， 該第六金屬線路之材質包括鉑。 1072. 如申請專利範圍第1053項所述之線路元件，其中， 該第六金屬線路之材質包括鈀。 1073. 如申請專利範圍第1053項所述之線路元件，其中， 該第六金屬線路之材質包括鎳。 1074. 如申請專利範圍第1053項所述之線路元件結構，其 263 015TWB 200816373 中，該第一金屬層包括厚度介於1·5微米至15微米之 一金層。 1075·如申請專利範圍第1〇53項所述之線路元件結構，其 中’該第一金屬層包括厚度介於1.5微米至5〇微米之 一銅層。 1076·如申請專利範圍第ι〇53項所述之線路元件結構，其 中，該第一金屬層包括厚度介於1· 5微米至15微米之 一銀層。 1077·如申請專利範圍第1〇53項所述之線路元件結構，其 中’該第一金屬層包括厚度介於1· 5微米至15微米之 一鈾層。 1078·如申請專利範圍第1〇53項所述之線路元件結構，其 中’該第一金屬層包括厚度介於1· 5微米至15微米之 一把層。 1〇79·如申請專利範圍第1053項所述之線路元件結構，其 中’該第一金屬層包括厚度介於0.5微米至6微米 錄層。 1080•如申請專利範圍第1053項所述之線路元件結構，其 中該第二金屬層包括厚度介於1.5微米至微米之 一金層。 ,、 1〇81·如申請專利範圍第1053項所述之線路元件結構，其 中’該第二金屬層包括厚度介於1.5微米至5〇微米之 一鋼層。 〆、 10 8 2 ·如由士主* ^ γ 甲明辱利乾圍第1〇53項所述之線路元件結構，其 264 200816373 丄VfV/ 015TWB 中，該第二金屬層包括厚度介於1·5微米至i5微米之 一銀層。 1083·如申請專利範圍第1〇53項所述之線路元件結構，其 中，該第二金屬層包括厚度介於1·5微米至is微米之 一銘層。 1084·如申請專利範圍第1〇53項所述之線路元件結構，其 中’該第二金屬層包括厚度介於1.5微米至15微米之 一飽層。 1085·如申請專利範圍第1〇53項所述之線路元件結構，其 中’該第二金屬層包括厚度介於〇·5微米至6微米之一 鎳層。 1086·如申請專利範圍第1〇53項所述之線路元件，其中， 該第五金屬線路包括厚度介於0·02微米至〇.8微米之 一鈦鎢合金層位在該第一金屬層下。 1087·如申請專利範圍第ι〇53項所述之線路元件，其中， 該第五金屬線路包括厚度介於〇· 〇2微米至〇· 8微米之 一鈦金屬層位在該第一金屬層下。 1088·如申請專利範圍第1〇53項所述之線路元件，其中， 該第五金屬線路包括厚度介於〇· 〇2微米至〇· 8微米之 一氮化鈦層位在該第一金屬層下。 1089·如申請專利範圍第1〇53項所述之線路元件，其中， 該第五金屬線路包括厚度介於〇· 02微米至〇·8微米之 一组金屬層位在該第一金屬層下。 1090·如申請專利範圍第1〇53項所述之線路元件，其中， 265 200816373· ________015TWB 該第五金屬線路包括厚度介於〇· 02微米至0· 8微米之 一氮化鈕層位在該第一金屬層下。 1091·如申請專利範圍第1〇53項所述之線路元件，其中， 該第五金屬線路包括厚度介於〇·〇2微米至0. 8微米之 一絡金屬層位在該第一金屬層下。 1092·如申請專利範圍第1〇53項所述之線路元件，其中， 該第五金屬線路包括厚度介於〇· 02微米至0.8微米之 一鉻銅合金層位在該第一金屬層下。 1093·如申請專利範圍第1053項所述之線路元件，其中， 該第六金屬線路包括厚度介於〇·〇2微米至0· 8微米之 一鈦鎢合金層位在該第一金屬層下。 1094·如申請專利範圍第1053項所述之線路元件，其中， 該第六金屬線路包括厚度介於0.02微米至0.8微米之 一鈦金屬層位在該第一金屬層下。 1095·如申請專利範圍第1053項所述之線路元件，其中， 該第六金屬線路包括厚度介於〇·〇2微米至0· 8微米之 一氮化鈦層位在該第一金屬層下。 1096·如申請專利範圍第1053項所述之線路元件，其中， 該第六金屬線路包括厚度介於〇· 02微米至0· 8微米之 一纽金屬層位在該第一金屬層下。 1097·如申請專利範圍第1053項所述之線路元件，其中， 該第六金屬線路包括厚度介於0.02微米至0· 8微米之 一氮化鈕層位在該第一金屬層下。 1098·如申請專利範圍第1053項所述之線路元钟，其中， 266 015TWB 200816373 Α.Ύ JLA-J i \y vy 該第六金屬線路包括厚度介於0.02微米至0.8微米之 一鉻金屬層位在該第一金屬層下。 1099. 如申請專利範圍第1053項所述之線路元件，其中， 該第六金屬線路包括厚度介於0. 02微米至0.8微米之 一鉻銅合金層位在該第一金屬層下。 1100. 如申請專利範圍第1053項所述之線路元件，其中， 該保護層之材質包括一氮矽化合物。 1101. 如申請專利範圍第1053項所述之線路元件，其中， 該保護層之材質包括一磷矽波璃（PSG)。 1102. 如申請專利範圍第1053項所述之線路元件，其中， 該保護層之材質包括一氧石夕化合物。 1103. 如申請專利範圍第1053項所述之線路元件，其中， 該保護層之材質包括一氮氧矽化合物。 1104. 如申請專利範圍第1053項所述之線路元件，其中， 該保護層之材質包括一硼鱗矽玻璃（BPSG)。 1105. 如申請專利範圍第1053項所述之線路元件結構，更 包括厚度介於2微米至100微米之間的一第一聚合物層 位在該保護層與該第五金屬線路之間。 1106. 如申請專利範圍第1105項所述之線路元件結構，其 中，該第一聚合物層包括厚度介於2微米至100微米之 間的一聚醯亞胺化合物層。 1107. 如申請專利範圍第1105項所述之線路元件結構，其 中，該第一聚合物層包括厚度介於2微米至100微米之 間的一苯基環丁烯化合物層。 267 315TWB 200816373 1108·如申請專利範圍第11〇5項所述之線路元件結構，其 中，該第一聚合物層包括厚度介於2微米至【〇〇微米2 間的一聚對二甲苯類高分子層9 1109·如申請專利範圍第11〇5項所述之線路元件結構，其 中，該第一聚合物層包括厚度介於2微米至1〇〇微米之 間的一環氧樹脂層。 1110·如申請專利範圍第1〇53項所述之線路元件結構，更 包括厚度介於2微米至100微米之間的一第一聚合物層 位在該保護層與該第六金屬線路之間。 1ΐη·如申請專利範圍第1110項所述之線路元件結構，其 中’該弟一聚合物層包括厚度介於2微米至1〇〇微米之 間的一聚醯亞胺化合物層。 1112·如申請專利範圍第111〇項所述之線路元件結構，其 中’該第一聚合物層包括厚度介於2微米至1〇〇微米之 間的一苯基環丁烯化合物層。 1113·如申請專利範圍第111〇項所述之線路元件結構，其 中’該苐一聚合物層包括厚度介於2微米至1〇〇微米之 間的一聚對二曱苯類高分子層。 1114·如申請專利範圍第m〇項所述之線路元件結構，其 中，該第一聚合物層包括厚度介於2微米至1〇〇微米之 間的一環氧樹脂層。 1115·如申請專利範圍第1〇53項所述之線路元件，其中， 該内部電路包括一反或閘(NOR giate)( 1116·如申請專利範圍第1053項所述之線路元件，其中， 268 2〇〇816373015TWB 該内部電路包括一或閘（OR gate)。 1117. 如申請專利範圍第1053項所述之線路元件，其中， 該内部電路包括一且閘（AND gate)。 1118. 如申請專利範圍第1053項所述之線路元件，其中， 該内部電路包括一反及閘（NAND gate)。 1119. 如申請專利範圍第1053項所述之線路元件，其中， 該内部電路包括一靜態隨機存取記憶體單元（SRAM cell) ° 1120. 如申請專利範圍第1053項所述之線路元件，其中， 該内部電路包括一動態隨機存取記憶體單元(DRAM cell) ° 1121. 如申請專利範圍第1053項所述之線路元件，其中， 該内部電路包括一非揮發性記憶體單元（non-volati le memory cel 1) ° 1122. 如申請專利範圍第1053項所述之線路元件，其中， 該内部電路包括一快閃記憶體單元（flash memory cel 1) ° 1123. 如申請專利範圍第1053項所述之線路元件，其中， 該内部電路包括一可诮除可程式唯讀記憶體單元 (EPROM cell)。 1124. 如申請專利範圍第1053項所述之線路元件，其中， 該内部電路包括一唯讀記憶體單元（ROM cell)。 1125. 如申請專利範圍第1053項所述之線路元件，其中， 談内部電路包括一磁性隨機存取記憶體（itiagnetic 269 015TWB 200816373 丄i v/vy RAM，MRAM)單元。 1126. 如申請專利範圍第1053項所述之線路元件，其中， 該内部電路包括一感測放大器（sense amplifier)。 1127. 如申請專利範圍第1053項所述之線路元件，其中， 該内部電路包括一運算放大器（Operational Amplifier)。 1128. 如申請專利範圍第1053項所述之線路元件，其中， 該内部電路包括一加法器（adder)。 1129. 如申請專利範圍第1053項所述之線路元件，其中， 該内部電路包括一多工器（Multiplexer)。 1130. 如申請專利範圍第1053項所述之線路元件，其中， 該内部電路包括一雙工器（Dip lexer)。 1131. 如申請專利範圍第1053項所述之線路元件，其中， 該内部電路包括一乘法器（Multiplier)。 1132. 如申請專利範圍第1053項所述之線路元件，其中， 該内部電路包括一類比/數位轉換器（A/D converter)。 1133. 如申請專利範圍第1053項所述之線路元件，其中， 該内部電路包括一數位/類比轉換器（D/A Converter)。 1134. 如申請專利範圍第1053項所述之線路元件，其中， 該内部電路包括一互補式金屬氧化半導體（CMOS)。 1135. 如申請專利範圍第1053項所述之線路元件，其中， 該内部電路包括一光敏二極體（photo-sensitive diode)。 1136. 如申請專利範圍第1053項所述之線路元件，其中， 該内部電路包括一雙載子互補式金氧半導體 270 2008163 730l5TWB (BiCMOS)。 1137. 如申請專利範圍弟1053項所述之線路元件，其中， 該内部電路包括一雙載子電路（bipolar circuit)單元。 1138. 如申請專利範圍第1053項所述之線路元件，其中， 該内部電路至少包括一 N型金氧半導體元件（NM0S)，該 N型金氧半導體元件之通道寬度（Channel width)/通道 長度（Channel length)比值係介於0. 1至5之間。 1139. 如申請專利範圍第1053項所述之線路元件，其中， 該内部電路至少包括一 N型金氧半導體元件（NM0S)，該 N型金氧半導體元件之通道宽度（Channel width)/通道 長度（Channel length)比值係介於0· 2至2之間。 1140. 如申請專利範圍第1053項所述之線路元件，其中， 該内部電路至少包括一 P型金氧半導體元件（PM0S)，該 P型金氧半導體元件之通道宽度（Channel width)/通道 長度（Channel length)比值係介於0· 2至10之間。 1141. 如申請專利範圍第1053項所述之線路元件，其中， 該内部電路至少包括一 P型金氧半導體元件（PM0S)，該 P型金氧半導體元件之通道宽度（Channel width)/通道 長度（Channel length)比值係介於0· 4至4之間。 1142. 如申請專利範圍第1053項所述之線路元件，其中， 流經該第五金屬線路之電流係介於50微安培至2毫安 培之間。 1143. 如申請專利範圍第1053項所述之線路元件，其中， 流經該第五金屬線路之電流係介於100微安培至1毫安 271 015TWB 200816373 ▲ ▼-auwx-#x a. vf v 培之間。 1144·如申請專利範圍第1053項所述之線路元件，其中， 流經該第六金屬線路之電流係介於50微安培至2毫安 培之間。 1145·如申請專利範圍第1〇53項所述之線路元件，其中， 流經該第六金屬線路之電流係介於1〇〇微安培至1毫安 培之間。 1146·如申請專利範圍第ι〇53項所述之線路元件，更包括 一第二聚合物層位在該第五金屬線路及該第六金屬線 路上。 1147.如申請專利範圍第η"項所述之線路元件結構，其 中’該第二聚合物層包括厚度介於2微米至loo微米之 間的一聚醯亞胺化合物層。 1148·如申請專利範圍第1146項所述之線路元件結構，其 中’該第二聚合物層包括厚度介於2微米至1〇〇微米之 間的一苯基環丁烯化合物層。 1149·如申請專利範圍第1146項所述之線路元件結構，其 中’該第二聚合物層包括厚度介於2微米至1〇〇微米之 間的一聚對二甲苯類高分子層。 1150·如申請專利範圍第1146項所述之線路元件結構，其 中’該第二聚合物層包括厚度介於2微米至loo微米之 間的一環氧樹脂層。 1151·如申請專利範圍第1053項所述之線路元件，更包括 d三聚合物層覆蓋在該第玉金羼線路及談第六金屬 272 015TWB 200816373 線路之全部上表面上。 1152. 如申請專利範圍第1151項所述之線路元件結構，其 中，該第三聚合物層包括厚度介於2微米至100微米之 間的一聚醯亞胺化合物層。 1153. 如申請專利範圍第1151項所述之線路元件結構，其 中，該第三聚合物層包括厚度介於2微米至100微米之 間的一苯基環丁烯化合物層。 1154. 如申請專利範爵第1151項所述之線路元件結構，其 中，該第三聚合物層包括厚度介於2微米至100微米之 間的一聚對二甲苯類高分子層。 1155. 如申請專利範圍第1151項所述之線路元件結構，其 中，該第三聚合物層包括厚度介於2微米至100微米之 間的一環氧樹脂層。 1156. 如申請專利範圍第1053項所述之線路元件，其中， 該靜電放電元件包括一逆偏壓二極體（reverse-biased diode) ° 1157. 如申請專利範圍第1053項所述之線路元件，更包括 一含石夕的基底承載該靜電放電元件。 1158. 如申請專利範圍第1053項所述之線路元件，更包括 一含矽的基底承載該内部電路。 1159. —種線路元件，包括: 一顏比電路（analog circuit)，其係包括至少一輸出節 Μ ^ '： : ：· ： - ；：' i； VX ,；; ： ； 一顧比/數位轉換器(在/D C on verier )，其係包括至少一 273 015TWB 200816373 輸入節點及一輸出節點； 一第一金屬線路，連接該類比電路之談輸出節點； 一第二金屬線路，連接該類比/數位轉換器之該輸入節 點； 一保護層，位在該類比電路、該類比/數位轉換器、該 第一金屬線路及該第二金屬線路上； 一第三金屬線路，位在該保護層上，且連接該第一金 屬線路及該第二金屬線路； 一第四金屬線路，位在該保護層下且連接該類比/數位 轉換器之該輸出節點，且該第四金屬線路包括至少一第一 金屬接墊暴露在該保護層之一開口内； 一第五金屬線路，位在該保護層上方且該第五金屬線 路包括一第二金屬接墊，該第二金屬接墊電連接該第一金 屬接墊，由俯視透視圖觀之該第二金屬接塾位置不同於該 第一金屬接墊位置，該第二金羼接墊包括厚度大於1.5微 米之一第一金屬層；以及 一導線，位在該第二金屬接墊上。 1160. 如申請專利範圍第1159項所述之線路元件，其中， 該類比電路輸入之訊號包括一數位模擬類比訊號。 1161. 如申請專利範圍第1159項所述之線路元件，其中， 該類比電路包括一反或閘（NOR gate)。 1162/如申請專利範圍第1159項所述之線路元件，其中， 該類比電路包括一或閘（OR gate)。 1163.如申請專利範圍第1159項所述之線路元件，其中， 274 015TWB 200816373 該類比電路包括一且閘（AND gate)。 1164. 如申請專利範圍第1159項所述之線路元件，其中， 該類比電路包括一反及閘（NAND gate)。 1165. 如申請專利範圍第1159項所述之線路元件，其中， 談類比電路包括一感測放大器（sense amplifier)。 1166. 如申請專利範圍第1159項所述之線路元件，其中， 該類比電路包括一運算放大器（Operational Amplifier) 〇 1167. 如申請專利範圍第1159項所述之線路元件，其中， 該類比電路包括一加法器（adder)。 1168. 如申請專利範圍第1159項所述之線路元件，其中， 該類比電路包括一多工器（Multiplexer)。 1169. 如申請專利範圍第1159項所述之線路元件，其中， 該類比電路包括一雙工器（Diplexer)。 1170. 如申請專利範圍第1159項所述之線路元件，其中， 該類比電路包括一乘法器（Mu 11 i p 1 i er )。 1171. 如申請專利範圍第1159項所述之線路元件，其中， 該類比電路包括一互補式金屬氧化半導體（CMOS)。 1172. 如申請專利範圍第1159項所述之線路元件，其中， 該類比電路包括一光敏二極體（photo-sensitive diode)。 1173. 如申請專利範圍第1159項所述之線路元件，其中， 該類比電路包括一雙載子互補式金氧半導體 (BiCMOS) 〇 1174. 如申請專利範圍第1159項所述之線路元件，其中， 275 200816373 *. v/vr 015TWB 該類比電路包括一雙載子電路（bipolar circuit)單元。 1175·如申請專利範圍第1159項所述之線路元件，其中， 該類比電路包括一脈波再成形電路(pulse reshaping circuit) 〇 1176·如申請專利範圍第1159項所述之線路元件，其中， 該類比電路包括一切換式電容濾波器 (Switched-capacitor filter)。 1177·如申請專利範圍第1159項所述之線路元件，其中， 該類比電路包括一電阻電容濾波器（RC fiiter)。 1178·如申請專利範圍第1159項所述之線路元件，其中， 該類比電路包括一 P型金氧半電晶體（PM〇s)。 1179·如申請專利範圍第1159項所述之線路元件，其中， 該類比電路包括一 N型金氧半電晶體（NM0S)。 1180·如申請專利範圍第1159項所述之線路元件，其中， 該第一金屬線路包括厚度係介於〇.05微米至2微米之 間的一銘層。 1181·如申請專利範圍第1159項所述之線路元件，其中， 談第一金屬線路包括厚度係介於〇.05微米至2微米之 間的一銅層。 1182·如申請專利範圍第1159項所述之線路元件，其中， 該第二金屬線路包括厚度係介於〇· 〇5徵米至2微米之 間的一銘層。 1183·如申請專利範圍第1159項所述之線路元件，其中， 讓策二金屬線路包括厚度係介於〇· 〇5微米至2微米之 276 200816373015twb 間的一銅層。 1184·如申請專利範圍第U59項所述之線路元件，其中， 該第四金屬線路包括厚度係介於〇· 05微米至2微米之 間的^— |呂層。 1135•如申請專利範圍第1159項所述之線路元件，其中， 該第四金屬線路包括厚度係介於〇· 05微米至2微米之 間的一銅層。 1186·如申請專利範圍第1159項所述之線路元件，其中， 該第三金屬線路之材質包括金。 1187·如申請專利範圍第1159項所述之線路元件，其中， 該第三金屬線路之材質包括銅。 1188·如申請專利範圍第1159項所述之線路元件，其中， 該第三金屬線路之材質包括銀。 1189·如申請專利範圍第1159項所述之線路元件，其中， 該第三金屬線路之材質包括鉑。 1190·如申請專利範圍第1159項所述之線路元件，其中， 該第三金屬線路之材質包括鈀。 1191·如申請專利範圍第U59項所述之線路元件，其中， 該第三金屬線路之材質包括鎳。 1192·如申請專利範圍第1159項所述之線路元件結構，其 中該第二金屬線路包括一第二金屬層及一第三金屬 層’該第三金屬層位在該第二金屬層上。 1193.如申請專利範圍第打犯項所述之線路元件結構，其 中’該第三金屬層包栝厚度介於L 5微米至15微米之 277 200816373 "山〇i5TWB 一金層。 叫.如申請專利範圍第1192項所述之線路元件結構，其 中，該第三金屬層包括厚度介於1.5微米至5〇微之 一銅層。 "" 1195·如申請專利範圍第1192項所述之線路元件結構，其 中，該第三金屬層包括厚度介於L 5微米至15微米之 銀層。 U96·如申請專利範圍第1192項所述之線路元件結構，其 中該第二金屬層包括厚度介於1· 5微米至15微米之 一鈾層。 ’、 U97·如申請專利範圍第1192項所述之線路元件結構，其 中，該第三金屬層包括厚度介於1.5微米至15微米之 一銳層。 ’、 U98·如申請專利範圍第1192項所述之線路元件結構，其 中’該第三金屬層包括厚度介於〇· 5微米至6微米之一 鎳層。 9·如申請專利範圍第1192項所述之線路元件結構，其 ’該第二金屬層包括厚度介於〇·〇2微米至〇·8微米 之一鈦鎢合金層。 200·如申請專利範圍第1192項所述之線路元件結構，其 該第二金屬層包括厚度介於〇· 〇2微米至〇· 8微米 之—鈦金屬層。 丨·如申請專利範圍第Η92項所述之線路元件結構，其 該第二金屬層包括厚度介於〇· 02微米至0. 8微米 278 200816373msT 015TWB 之一氮化鈦層。 1202.如申請專利範圍第丨丨犯項所述之線路元件結構，其 中，該第二金屬層包括厚度介於〇·〇2微米至〇·8微米 之一钽金屬層。 1203·如申請專利範圍第丨丨犯項所述之線路元件結構，其 中，該第二金屬層包括厚度介於0.02微米至〇·8微米 之一氮化鈕層。 1204·如申請專利範圍第丨丨犯項所述之線路元件結構，其 中該第二金屬層包括厚度介於〇·〇2微米至〇 8微米 之一鉻金屬層。 1205·如申請專利範圍第丨丨”項所述之線路元件結構，其 中該第二金屬層包括厚度介於〇· 〇2微米至〇·8微米 之一路銅合金層。 1206·如申請專利範圍第丨丨別項所述之線路元件結構，其 中該第一金屬層包括厚度介於1.5微米至15微米之 一金層。 ^ 1207·如申請專利範圍第丨丨㈤項所述之線路元件結構，其 中’該第一金屬層包括厚度介於1.5微米至5〇微米之 一銅層。 ’、 1208·如申請專利範圍第丨丨㈤項所述之線路元件結構，其 中’該第一金屬層包括厚度介於1.5微米至π微米之 一銀層。 1209·如申請專利範圍第1159項所述之線路元件結構，其 中’該第一金屬層包括厚度介於丨· 5微米至15微米之 279 200816373olST --------015TWB 一鈾層。 1210·如申請專利範圍第1159項所述之線路元件結構，其 中，該第一金屬層包括厚度介於1.5微米至ι5微米之 一飽層。 1211·如申請專利範圍第1159項所述之線路元件結構，其 中’該第一金屬層包括厚度介於〇·5微米至6微米之一 錄層。 1212·如申請專利範圍第1159項所述之線路元件結構，其 中’該苐五金屬線路包括一第四金屬層位在該第一金屬 層下。 1213·如申請專利範圍第ι212項所述之線路元件結構，其 中’該第四金屬層包括厚度介於〇·〇2微米至〇· 8微米 之一鈦鎢合金層。 1214.如申請專利範圍第ι212項所述之線路元件結構，其 中’該第四金屬層包括厚度介於〇· 〇2微米至〇.8微米 之一鈇金屬層。 1215·如申請專利範圍第1212項所述之線路元件結構，其 中’該第四金屬層包括厚度介於〇. 〇2微米至〇. 8微米 之一氮化鈦層。 1216·如申請專利範圍第ι212項所述之線路元件結構，其 中’該第四金屬層包括厚度介於〇.〇2微米至〇· 8微米 之一鈕金屬層。 1217·如申請專利範圍第1212項所述之線路元件結構，其 中’該第四金屬層包括厚度介於〇.〇2微米至0.8微米 280 2008163 73015TWB 之一氮化钽層。 1218. 如申請專利範圍第1212項所述之線路元件結構，其 中，該第四金屬層包括厚度介於0. 02微米至0.8微米 之一絡金屬層。 1219. 如申請專利範圍第1212項所述之線路元件結構，其 中，該第四金屬層包括厚度介於0.02微米至0.8微米 之一鉻銅合金層。 1220. 如申請專利範圍第1159項所述之線路元件，其中， 該保護層之材質包括一氮矽化合物。 1221. 如申請專利範圍第1159項所述之線路元件，其中， 該保護層之材質包括一磷矽玻璃（PSG)。 1222. 如申請專利範圍第1159項所述之線路元件，其中， 該保護層之材質包括一氧石夕化合物。 1223. 如申請專利範圍第1159項所述之線路元件，其中， 該保護層之材質包括一氮氧矽化合物。 1224. 如申請專利範圍第1159項所述之線路元件，其中， 該保護層之材質包括一硼磷矽玻璃（BPSG)。 1225. 如申請專利範圍第1159項所述之線路元件結構，更 包括厚度介於2微米至100微米之間的一第一聚合物層 位在該保護層與該第三金屬線路之間。 1226. 如申請專利範圍第1225項所述之線路元件結構，其 中，該第一聚合物層包括厚度介於2微米至100微米之 間的一聚醯亞胺化合物層。 Γ227.如申請專利範圍第1225項所述之線路元件結構，其 281 200816373015TWB 中，該第一聚合物層包括厚度介於2微米至100微米之 間的一苯基環丁烯化合物層。 1228. 如申請專利範圍第1225項所述之線路元件結構，其 中，該第一聚合物層包括厚度介於2微米至100微米之 間的一聚對二甲苯類高分子層。 1229. 如申請專利範圍第1225項所述之線路元件結構，其 中，該第一聚合物層包括厚度介於2微米至100微米之 間的一環氧樹脂層。 1230. 如申請專利範圍第1159項所述之線路元件結構，更 包括厚度介於2微米至100微米之間的一第二聚合物層 位在該保護層與該第五金屬線路之間。 1231. 如申請專利範圍第1230項所述之線路元件結構，其 中，該第二聚合物層包括厚度介於2微米至100微米之 間的一聚醯亞胺化合物層。 1232. 如申請專利範圍第1230項所述之線路元件結構，其 中，該第二聚合物層包括厚度介於2微米至100微米之 間的一苯基環丁稀化合物層。 1233. 如申請專利範圍第1230項所述之線路元件結構，其 中，該第二聚合物層包括厚度介於2微米至100微米之 間的一聚對二甲苯類高分子層。 1234. 如申請專利範圍第1230項所述之線路元件結構，其 中，該第二聚合物層包括厚度介於2微米至100微米之 間的一環氧樹脂層。 1235. 如申請專利範圍第，1159項所述之線路元件:，更包括 282 200816373,15TWB 一含矽的基底承載該類比電路。 1236. 如申請專利範圍第1159項所述之線路元件，更包括 一含矽的基底承載該類比/數位轉換器。 1237. —種線路元件，包括： 一半導體基底； 一細線路結構’位在該半導體基底上， 一電子保險絲（electrical fuse)，位在該細線路結構 内，該電子保險絲包括一第一端點及一第二端點，且該電 子保險絲之該第一端點及該第二端點分別連接該細線路結 構之一第一接點及一第二接點； 一保護層，位在該細線路結構上；以及 至少一金屬線路層，位在該保護層上，該金孱線路層 電連接至該細線路結構。 1238. 如申請專利範圍第1237項所述之線路元件，更包括 一雷射保險絲（laser fuse)，該雷射保險絲包括一第一端 點及一第二端點，該雷射保險絲之該第一端點及該第二 端點分別連接該細線路結構之一第三接點及一第四接 點。 1239. 如申請專利範圍第1238項所述之線路元件，其中， 該保護層更包括一開口位在該雷射保險絲上。 1240. 如申請專利範圍第1239項所述之線路元件，其中， 更包括一氧化石夕層（silicon oxide layer)位在該雷射保險 緣上，且該氧化矽層係暴露在談保護層之該開口内。 1241. 如申請專利範圍第1238項所述之線路元件，其中， 283 200816373— 該雷射保險絲可由雷射燒斷，使該雷射保險絲之該第一 端點及該第二端點形成斷路。 1242. 如申請專利範圍第1238項所述之線路元件，其中， 該雷射保險絲包括鋁。 1243. 如申請專利範圍第1238項所述之線路元件，其中， 該雷射保險絲包括銅。 1244. 如申請專利範圍第1238項所述之線路元件，其中， 該雷射保險絲包括多晶矽層。 1245. 如申請專利範圍第1237項所述之線路元件，其中， 該電子保險絲包括一多晶石夕層及一金屬石夕化（silicide) 層，該金屬矽化層位在該多晶矽層上。 1246. 如申請專利範圍第1245項所述之線路元件，其中， 該電子保險絲可由電流燒斷，該電子保險絲燒斷時會形 成一缺口在該金屬矽化層，使該電子保險絲該第一端點 及該第二端點之間的電流係透過該多晶矽層傳遞，而該 金屬矽化層形成斷路。 1247. 如申請專利範圍第1245項所述之線路元件，其中， 該金屬矽化層之厚度係介於200至2, 000埃之間。 1248. 如申請專利範圍第1245項所述之線路元件，其中， 該多晶矽層之厚度係介於1000至3, 000埃之間。 1249. 如申請專利範圍第1245項所述之線路元件，其中， 該金屬矽化層包括鈦。 1250. 如申請專利範圍第1245項所述之線路元件，其中， 該金屬石夕化層包括始。 284 200816—373 015TWB 1251. 如申請專利範圍第1245項所述之線路元件，其中， 該金屬矽化層包括鎳。 1252. 如申請專利範圍第1245項所述之線路元件，其中， 該金屬秒化層包括鶴。 1253. 如申請專利範圍第1237項所述之線路元件，其中， 該電子保險絲在未燒斷時，該電子保險絲之片電阻 (sheet resistance)係介於1歐姆至15歐姆之間。 1254. 如申請專利範圍第1237項所述之線路元件，其中， 該電子保險絲在燒斷時，該電子保險絲之片電阻（sheet resistance)係介於100歐姆至10, 000歐姆之間。 1255. 如申請專利範圍第1237項所述之線路元件，其係為 一動態隨機存取記憶體（DRAM)晶片。 1256. 如申請專利範圍第1237項所述之線路元件，其係為 一快閃記憶體（Flash)晶片。 1257. 如申請專利範圍第1237項所述之線路元件，其係為 一邏輯（logic)晶片。 1258. 如申請專利範圍第1237項所述之線路元件，其係為 一記憶體晶片。 1259. 如申請專利範圍第1237項所述之線路元件，更包括 一絶緣層位在該電子保險絲上，該絶緣層之介電常數係 小於3 〇 1260. 如申請專利範圍第1237項所述之線路元件，更包括 一絶緣層位在該電子保險絲下，該絶緣層之介電常數係 小於3。 285 015TWB 200816373 1261. 如申請專利範圍第1260項所述之線路元件，其中， 該絶緣層包括氧化砍化合物。 1262. 如申請專利範圍第1237項所述之線路元件結構，其 中，該細線路結構係由厚度介於0.05微米至2微米的複 數細線路介電層、複數導電栓塞及複數細線路金屬層所 構成，該些細線路介電層係位於該半導體基底上，且該 些細線路金屬層係位於該些細線路介電層其中之一 上，該些薄膜線路層藉由該些導電栓塞彼此電性連接。 1263. 如申請專利範圍第1262項所述之線路元件結構，其 中，該些細線路介電層之介電常數值係介於1. 5至3. 5。 1264. 如申請專利範圍第1262項所述之線路元件，其中， 該細線路金屬層包括厚度係介於0. 05微米至2微米之 間的一 I呂層。 1265. 如申請專利範圍第1262項所述之線路元件，其中， 該細線路金屬層包括厚度係介於0. 05微米至2微米之 間的一銅層。 1266. 如申請專利範圍第1262項所述之線路元件結構，其 中，該細線路金屬層包括該第一接點及該第二接點，該 電子保險絲之該第一端點及該第二端點分別連接該第 一接點及該第二接點。 1267. 如申請專利範圍第1237項所述之線路元件結構，其 中，該金屬線路層包括厚度介於1 β 5微米至15微米之 :一金層 1268. 如申請專利範圍第1237項所述之線路元件結構，其 200816373— 015TWB 中，該金屬線路層包括厚度介於1. 5微米至50微米之 一銅層。 1269. 如申請專利範圍第1237項所述之線路元件結構，其 中，該金屬線路層包括厚度介於1. 5微米至15微米之 一銀層。 1270. 如申請專利範圍第1237項所述之線路元件結構，其 中，該金屬線路層包括厚度介於0. 5微米至6微米之一 鎳層。 1271. 如申請專利範圍第1237項所述之線路元件結構，其 中，該金屬線路層包括厚度介於1.5微米至15微米之 一 I巴層。 1272/如申請專利範圍第1237項所述之線路元件結構，其 中，該金屬線路層包括厚度介於1.5微米至15微米之 一鈾層。 1273. 如申請專利範圍第1237項所述之線路元件結構，其 中，更包括厚度介於0.02微米至0.8微米之一鈦層位 " 在該金屬線路層下。 1274. 如申請專利範圍第1237項所述之線路元件結構，其 中，更包括厚度介於0.02微米至0.8微米之一鈦鎢合 金層位在該金屬線路層下。 1275. 如申請專利範圍第1237項所述之漆路元件結構，其 中，更包括厚度介於0. 02微米至0. 8微米之一氮化鈦 層位在該金屬線路層下。 1276. 如申請專利範圍第1237項所述之線路元择結構，其 287 2008163 73.015TWB 中，更包括厚度介於0. 02微米至0. 8微米之一钽金屬 層位在該金屬線路層下。 1277. 如申請專利範圍第1237項所述之線路元件結構，其 中，更包括厚度介於0. 02微米至0. 8微米之一氮化钽 層位在該金屬線路層下。 1278. 如申請專利範圍第1237項所述之線路元件結構，其 中，更包括厚度介於0.02微米至0.8微米之一鉻金屬 層位在該金屬線路層下。 1279. 如申請專利範圍第1237項所述之線路元件結構，其 中，更包括厚度介於0.02微米至0.8微米之一鉻銅合 金層位在該金屬線路層下。 1280. 如申請專利範圍第1237項所述之線路元件結構，其 中，該保護層之材質包括一氮石夕化合物。 1281. 如申請專利範圍第1237項所述之線路元件結構，其 中，該保護層之材質包括一磷矽玻璃（PSG)。 1282. 如申請專利範圍第1237項所述之線路元件結構，其 中，該保護層之材質包括一氧石夕化合物。 1283. 如申請專利範圍第1237項所述之線路元件結構，其 中，該保護層之材質包括一氮氧石夕化合物。 1284. 如申請專利範圍第1237項所述之線路元件結構，其 中，該半導體基底上設有多數内部電路，該内部電路電 連接至該細線路結構。 1285. 如申請專利範圍第1284項所述之線路元件，其中， 該内部電路包括一反或閘（NOR gate)。 288 015TWB 200816373 丄1· V/V/ 1286. 如申請專利範圍第1284項所述之線路元件，其中， 該内部電路包括一或閘（OR gate)。 1287. 如申請專利範圍第1284項所述之線路元件，其中， 該内部電路包括一且閘（AND gate)。 1288. 如申請專利範圍第1284項所述之線路元件，其中， 該内部電路包括一反及閘（NAND gate)。 1289. 如申請專利範圍第1284項所述之線路元件，其中， 該内部電路包括一動態隨機存取記憶體單元（DRAM cell) 〇 1290. 如申請專利範圍第1284項所述之線路元件，其中， 該内部電路包括一快閃記憶體單元（flash memory cell)。 1291. 如申請專利範圍第1284項所述之線路元件，其中， 該内部電路包括一可消除可程式唯讀記憶體單元 (EPROM cell)。 1292. 如申請專利範圍第1284項所述之線路元件，其中， 該内部電路包括一唯讀記憶體單元（ROM ce 11)。 1293. 如申請專利範圍第1284項所述之線路元件，其中， 該内部電路包括一磁性隨機存取記憶體（magnetic RAM，MRAM)單元。 1294. 如申請專利範圍第1284項所述之線路元件，其中， 該内部電路包括一感測放大器（sense ampl if ier)。 1295. 如申請專利範圍第1284項所述之線路元件，其中， 該内部電路包括一運算放大器（Operational 2008163 73.015TWB Amplifier)。 1296. 如申請專利範圍第1284項所述之線路元件，其中， 該内部電路包括一加法器（adder)。 1297. 如申請專利範圍第1284項所述之線路元件，其中， 該内部電路包括一多工器（Multiplexer)。 1298. 如申請專利範圍第1284項所述之線路元件，其中， 該内部電路包括一雙工器（Diplexer)。 1299. 如申請專利範圍第1284項所述之線路元件，其中， 該内部電路包括一乘法器（Multiplier)。 1300. 如申請專利範圍第1284項所述之線路元件，其中， 該内部電路包括一類比/數位轉換器（A/D converter)。 1301. 如申請專利範圍第1284項所述之線路元件，其中， 該内部電路包括一數位/類比轉換器（D/A Converter)。 1302. 如申請專利範圍第1284項所述之線路元件，其中， 該内部電路包括一互補式金屬氧化半導體（CMOS)。 1303. 如申請專利範圍第1284項所述之線路元件，其中， 該内部電路包括一光敏二極體（photo-sensitive diode)。 1304. 如申請專利範圍第1284項所述之線路元件，其中， 該内部電路包括一雙載子互補式金氧半導體 (BiCMOS) 〇 1305. 如申請專利範圍第1284項所述之線路元件，其中， 該内部電路包括一雙載子電路（b i ρο 1 ar c i rcu i t)單元。 、 ^306.如申請專利範圍第1284項所述之線路元件，其中， 該内部電路至少包括一 N型金氧半導體元件（NM0S)，該 290 20 08 1 63 73015TWB N型金氧半導體元件之通道寬度（Channel width)/通道 長度（Channel length)比值係介於0· 1至5之fa]。 1307. 如申請專利範圍第1284項所述之線路元件，其中’ 該内部電路至少包括< N型金氧半導體元件（NM0S)，该 N型金氧半導體元件之通道寬度（Channel width)/通道 長度（Channel length)比值係介於〇_ 2至2之間。 1308. 如申請專利範圍第1284項所述之線路元件，其中’ 該内部電路至少包括一 P型金氧半導體元件（PM0S)，該 P型金氧半導體元件之通道宽度（Channel width)/通道 長度（Channel length)比值係介於0· 2至10之間。 1309. 如申請專利範圍第1284項所述之線路元件，其中’ 該内部電路至少包括一 P型金氧半導體元件（PMOS)，该 P型金氧半導體元件之通道寬度（Channel width)/通道 長度（Channel length)比值係介於0.4至4之間。 1310. 如申請專利範圍第1237項所述之線路元件，更包枋 一晶片接外電路（off-chip Circuit)，，該晶片接外電 路係至少由一金氧半導體元件所構成，且電連接至該細 線路結構。 1311·如申請專利範圍第1310項所述之線路元件，其中’ 該金氧半導體元件包括一 P型金氧半導體元件（PM0S)， 該P型金氧半導體元件之通道寬度（Channel width)/通 道長度（Channel length)比值係介於40至40、0〇0之間。 1312:如申請專利範圍第1310項所述之線路元，其中， 該金氧半導體元件包栝一 P型金氧半導體元件《PM0S)， 291 2008163 73.015TWB 該P型金氧半導體元件之通道宽度（Channel width)/通 道長度（Channel length)比值係介於60至600之間。 1313. 如申請專利範圍第1310項所述之線路元件，其中， 該金氧半導體元件包括一 N型金氧半導體元件（NMOS)， 該N型金氧半導體元件之通道寬度（Channel width)/通 道長度（Channel length)比值係介於20至20, 000之間。 1314. 如申請專利範圍第1310項所述之線路元件，其中， 該金氧半導體元件包括一 N型金氧半導體元件（NMOS)， 該N型金氧半導體元件之通道寬度（Channel width)/通 道長度（Channel length)比值係介於30至300之間。 1315. 如申請專利範圍第1310項所述之線路元件，其中， 該晶片接外電路係為一晶片接外驅動器（of f-chip driver) ° 1316. 如申請專利範圍第1310項所述之線路元件，其中， 該晶片接外電路係為一晶片接外接收器（of f-chip reciver) ° % 1317.如申請專利範圍第1310項所述之線路元件，其中， 該晶片接外電路係為一晶片接外緩衝器（of f-chip buffer) ° 1318. 如申請專利範圍第1310項所述之線路元件，其中， 該晶片接外電路係為一晶片接外三態緩衝器(of f-chip tri-states buffer)。 1319. 如申請專利範圍第1237項所述之線路元件，更包括 一靜電放電（ESD)防護電路，且該靜電放電防護電路電連 292 200816373„ 接至該細線路結構。 1320. 如申請專利範圍第1319項所述之線路元件，其中， 該靜電放電防護電路包括一逆偏壓二極體 (reverse-biased diode) 〇 1321. 如申請專利範圍第1237項所述之線路元件結構，更 包括厚度介於2微米至100微米之間的一第一聚合物層 位在該保護層與該金屬線路層之間。 1322. 如申請專利範圍第1321項所述之線路元件結構，其 中，該第一聚合物層包括厚度介於2微米至100微米之 間的一聚醯亞胺化合物層。 1323. 如申請專利範圍第1321項所述之線路元件結構，其 中，該第一聚合物層包括厚度介於2微米至100微米之 間的一苯基環丁浠化合物層。 1324. 如申請專利範圍第1321項所述之線路元件結構，其 中，該第一聚合物層包括厚度介於2微米至100微米之 間的一聚對二甲苯類高分子層。 1325. 如申請專利範圍第1321項所述之線路元件結構，其 中，該第一聚合物層包括厚度介於2微米至100微米之 間的一環氧樹脂層。 1326. 如申請專利範圍第1237項所述之線路元件，更包括 一第二聚合物層位在該金屬線路層上。 1327. 如申請專利範圍第1326項所述之線路元件結構，其 中，該第二聚合物層包括厚度介於2微米至100微米之 間的一聚醯亞胺化合物層。 293 2008163 73.015TWB 1328. 如申請專利範圍第1326項所述之線路元件結構，其 中，該第二聚合物層包括厚度介於2微米至100微米之 間的一苯基環丁烯化合物層。 1329. 如申請專利範圍第1326項所述之線路元件結構，其 中，該第二聚合物層包括厚度介於2微米至100微米之 間的一聚對二甲苯類高分子層。 1330. 如申請專利範圍第1326項所述之線路元件結構，其 中，該第二聚合物層包括厚度介於2微米至100微米之 間的一環氧樹脂層。 1331..如申請專利範圍第1237項所述之線路元件，更包括 一第三聚合物層覆蓋在該金屬線路層之全部上表面上。 1332. 如申請專利範圍第1331項所述之線路元件結構，其 中，該第三聚合物層包括厚度介於2微米至100微米之 間的一聚醯亞胺化合物層。 1333. 如申請專利範圍第1331項所述之線路元件結構，其 中，該第三聚合物層包括厚度介於2微米至100微米之 間的一苯基環丁烯化合物層。 1334. 如申請專利範圍第1331項所述之線路元件結構，其 中，該第三聚合物層包括厚度介於2微米至100微米之 間的一聚對二甲苯類高分子層。 1335. 如申請專利範圍第1331項所述之線路元件結構，其 中，該第三聚合物層包括厚度介於2微米至100微米之 間的一環氧樹脂層。 1336. —種線路元件之製程，其係包括： 294 2008163 73015TWB 提供一半導體基底、一細金屬（fine-line metal)結 構、一電子保險絲（electrical fuse)及一保護層，該細線路 結構位在該半導體基底上’該電子保險綠位在該細線路結 構内，該電子保險絲包括一第一端點及一第二端點，該電 子保險絲之該第一端點及該第二端點分別連接該細線路結 構之一第一接點及一第二接點，而該保護層位在該細線路 結構上； 形成一金屬線路層在該保護層上; 該金屬線路層形成後，施加一電流通過該電子保險 絲，使該電子保險絲燒斷。 1337. 如申請專利範圍第1336項所述線路元件之製程，該 提供該細線路結構步驟包括形成一雷射保險絲（laser fuse)在該細線路結構内，該雷射保險絲包括一第一端點 及一第二端點，該雷射保險絲之該第一端點及該第二端 點分別連接該細線路結構之一第三接點及一第四接點。 1338. 如申請專利範圍第1337項所述線路元件之製程，其 中，該提供該保護層步驟更包括形成一開口在該雷射保 險絲上。 1339. 如申請專利範圍第1337項所述線路元件之製程，更 包括一氧化石夕層（silicon oxide layer)位在該雷射保險絲 上，且該氧化矽層係暴露在該保護層之該開口内。 1340. 如申請專利範圍第1337項所述線路元件之製程，其 中，該提供該雷射保險絲之步驟包括提供一含銅之該雷 射保險絲。 295 200816373.015TWB 1341. 如申請專利範圍第1337項所述線路元件之製程，其 中，該提供該雷射保險絲之步驟包括提供一含銘之該雷 射保險絲。 1342. 如申請專利範圍第1337項所述線路元件之製程，其 中，該提供該雷射保險絲之步驟包括提供一含多晶矽之 該雷射保險絲。 1343. 如申請專利範圍第1336項所述線路元件之製程，其 中，該施加該電流之步驟包括施加介於0.05安培至2 安培之電流。 1344. 如申請專利範圍第1336項所述線路元件之製程，其 中，該施加該電流之步驟包括施加介於0. 1安培至1安 培之電流。 1345. 如申請專利範圍第1336項所述線路元件之製程，其 中，該施加該電流之步驟包括在50微秒至1800微秒時 間内施加電流。 1346. 如申請專利範圍第1336項所述線路元件之製程，其 中，該施加該電流之步驟包括在100微秒至900微秒時 間内施加電流。 1347. 如申請專利範圍第1336項所述線路元件之製程，其 中，該提供該電子保險絲之步驟包括形成一含多晶矽層 層及一金屬矽化（silicide)層之該電子保險絲，該金屬矽 化層位在該多晶矽層上。 1348. 如申請專利範圍第1347項所述線路元件之製程，其 中，該燒斷該電子保險絲之步驟包括形成一缺口在該金 296 200816373— ------015TWB 屬矽化層，使該電子保險絲該第一端點及該第二端點之 間的電流係透過該多晶矽層傳遞，而該金屬矽化層形成 斷路。 1349. 如申請專利範圍第1347項所述線路元件之製程，其 中，該形成該金屬矽化層之步驟包括形成厚度介於200 至2000埃之間的該金屬矽化層。 1350. 如申請專利範圍第1347項所述線路元件之製程，其 中，該形成該多晶矽層之步驟包括形成厚度介於1000 至3000埃之間的該多晶矽層。 1351. 如申請專利範圍第1347項所述線路元件之製程，其 中，該形成該金屬矽化層之步驟包括形成含鈦之該金屬 矽化層。 1352. 如申請專利範圍第1347項所述線路元件之製程，其 中，該形成該金屬矽化層之步驟包括形成含鈷之該金屬 石夕化層。 1353. 如申請專利範圍第1347項所述線路元件之製程，其 中，該形成該金屬矽化層之步驟包括形成含鎳之該金屬 石夕化層。 1354. 如申請專利範圍第1347項所述線路元件之製程，其 中，該形成該金屬矽化層之步驟包括形成含鎢之該金屬 石夕化層。 1355. 如申請專利範圍第1336項所述線路元件之製程，其 中，該電子保險絲在未燒斷時，該電子保險絲之片電阻 (sheet resistance)係介於1歐姆至15歐姆之間。 297 2008163 73 01麵 1356. 如申請專利範圍第1336項所述線路元件之製程，其 中，該電子保險絲在燒斷時，該電子保險絲之片電阻 (sheet resistance)係介於100歐姆至10000歐姆之間。 1357. 如申請專利範圍第1336項所述線路元件之製程，該 線路元件係為一動態隨機存取記憶體（DRAM)晶片。 1358. 如申請專利範圍第1336項所述線路元件之製程，該 線路元件係為一快閃記憶體（Flash)晶片。 1359. 如申請專利範圍第1336項所述線路元件之製程，該 線路元件係為一邏輯（logic)晶片。 1360. 如申請專利範圍第1336項所述線路元件之製程，該 線路元件係為一記憶體晶片。 1361. 如申請專利範圍第1336項所述線路元件之製程，其 中，該提供該細線路結構步驟包括： 形成複數厚度介於0. 05微米至2微米之細線路介電 層，位於該半導體基底上，且該些細線路介電層具有複數 通道孔； 形成複數導電栓塞在該些通道孔内；以及 形成複數厚度介於0. 05微米至2微米之細線路金屬 層，且該些細線路金屬層係位於該些細線路介電層其中之 一上，並藉由該些導電栓塞使該些細線路金屬層彼此電性 連接。 1362. 如申請專利範圍第1361項所述線路元件之製程，其 中，該形成該些細線路介電層之步驟包括形成介電常數 值介於1. 5至3. 5之該些細線路介電層。 298 200816373,15TWB 1363. 如申請專利範圍第1361項所述線路元件之製程，其 中，該細線路金屬層包括該第一接點及該第二接點，該 電子保險絲之該第一端點及該第二端點分別連接至該 細線路金屬層之該第一接點及該第二接點。 1364. 如申請專利範圍第1361項所述線路元件之製程，其 中，該形成該細線路介電層之步驟包括形成一氧化矽層 位在該電子保險絲上。 1365. 如申請專利範圍第1361項所述線路元件之製程，其 中，該形成該細線路介電層之步驟包括形成一氧化矽層 位在該電子保險絲下。 1366. 如申請專利範圍第1361項所述線路元件之製程，其 中，該形成該細線路介電層之步驟包括形成一氮氧北矽 層位在該電子保險絲上。 1367. 如申請專利範圍第1361項所述線路元件之製程，其 中，該形成該細線路介電層之步驟包括形成一氮氧化矽 層位在該電子保險絲下。 1368. 如申請專利範圍第1361項所述線路元件之製程，其 中，該形成該細線路金屬層之步驟包括形成厚度係介於 0. 05微米至2微米之間的一鋁層。 1369. 如申請專利範圍第1361項所述線路元件之製程，其 中，該形成該細線路金屬層之步驟包括形成厚度係介於 0.05微米至2微米之間的一銅層。 1370. 如申請專利範圍第1336項所述線路元件之製程，其 中，該提供該保護層之步驟包括一化學氣相沉積 299 200816373,15TWB (Chemical Vapor Deposition，CVD)製程。 1371. 如申請專利範圍第1336項所述線路元件之製程，其 中，該提供該保護層之步驟包括沉積一氮矽化合物層。 1372. 如申請專利範圍第1336項所述線路元件之製程，其 中，該提供該保護層之步驟包括沉積一磷矽玻璃層 (PSG)。 1373. 如申請專利範圍第1336項所述線路元件之製程，其 中，該提供該保護層之步驟包括沉積一氧矽化合物層。 1374. 如申請專利範圍第1336項所述線路元件之製程，其 中，該提供該保護層之步驟包括沉積一氮氧矽化合物 層。 1375. 如申請專利範圍第1336項所述線路元件之製程，其 中，該形成該金屬線路層之步驟包括形成厚度介於1.5 微米至15微米之一金層。 1376. 如申請專利範圍第1336項所述線路元件之製程，其 中，該形成該金屬線路層包括形成厚度介於1.5微米至 15微米之一銅層。 1377. 如申請專利範圍第1336項所述線路元件之製程，其 中，該形成該金屬線路層包括形成厚度介於1.5微米至 15微米之一銀層。 1378. 如申請專利範圍第1336項所述線路元件之製程，其 中，該形成該金屬線路層之步驟包括形成厚度介於0. 5 微米至6微米之一鎳層。 1379. 如申請專利範圍第1336項所述線路元件之製程，其 300 015TWB 200816373 XT 1 1 d'KJA Ά. W 中，該形成該金屬線路層包括形成厚度介於1. 5微米至 15微米之一始層。 1380. 如申請專利範圍第1336項所述線路元件之製程，其 中，該形成該金屬線路層之步驟包括形成厚度介於1. 5 微米至15微米之一鈀層。 1381. 如申請專利範圍第1336項所述線路元件之製程，其 中，該形成該金屬線路層之步驟包括形成厚度介於0. 02 微米至0. 8微米之一鈦層位在該金屬線路層下。 1382. 如申請專利範圍第1336項所述線路元件之製程，其 中，該形成該金屬線路層之步驟包括形成厚度介於0. 02 微米至0. 8微米之一鈦鎢合金層位在該金屬線路層下。 1383. 如申請專利範圍第1336項所述線路元件之製程，其 中，該形成該金屬線路層之步驟包括形成厚度介於0. 02 微米至0. 8微米之一氮化鈦層位在該金屬線路層下。 1384. 如申請專利範圍第1336項所述線路元件之製程，其 中，該形成該金屬線路層之步驟包括形成厚度介於0. 02 微米至0.8微米之一钽金屬層位在該金屬線路層下。 1385. 如申請專利範圍第1336項所述線路元件之製程，其 中，該形成該金屬線路層之步驟包括形成厚度介於0. 02 微米至0. 8微米之一氮化钽層位在該金屬線路層下。 1386. 如申請專利範圍第1336項所述線路元件之製程，其 中，該形成該金屬線路層之步驟包括形成厚度介於0. 02 微米至〇β 8微米之一鉻金屬層位在該金屬線路層下。 1387/如申請專利範圍第1336項所述線路元件之製程，其 301 2008163 73„ 中，該形成該金屬線路層之步驟包括形成厚度介於0. 02 微米至0. 8微米之一鉻銅合金層位在該金屬線路層下。 1388. 如申請專利範圍第1336項所述線路元件之製程，其 中，該提供該半導體基底之步驟包括設置多數内部電路 在該該半導體基底上，該内部電路電連接至該細線路結 構。 1389. 如申請專利範圍第1388項所述線路元件之製程，其 中，該設置該内部電路之步驟包括設置一含有反或閘 (NOR gate)之内部電路。 1390. 如申請專利範圍第1388項所述線路元件之製程，其 中，該設置該内部電路之步驟包括設置一含有或閘（OR gate)之内部電路。 1391. 如申請專利範圍第1388項所述線路元件之製程，其 中，該設置該内部電路之步驟包括設置一含有且閘（AND gate)之内部電路。 1392. 如申請專利範圍第1388項所述線路元件之製程，其 中，該設置該内部電路之步驟包括設置一含有反及閘 (NAND gate)之内部電路。 1393. 如申請專利範圍第1388項所述線路元件之製程，其 中，該設置該内部電路之步驟包括設置一動態隨機存取 記憶體單元（DRAM cell)。 1394. 如申請專利範圍第1388項所述線路元件之製程，其 中，該設置該内部電路之步驟包括設置一快閃記憶體單 元（f lash memory cel 1) ° 302 200816373—娜 1395. 如申請專利範圍第1388項所述.線路元件之製程，其 中，該設置該内部電路之步驟包括設置一可消除可程式 唯讀記憶體單元（EPROM cel l)。 1396. 如申請專利範爵第1388項所述線路元件之製程，其 中，該設置該内部電路之步驟包括設置一唯讀記億體單 元（ROM cel 1) 〇 1397. 如申請專利範圍第1388項所述線路元件之製程，其 中，該設置該内部電路之步驟包括設置一磁性隨機存取 記憶體（magnetic RAM，MRAM)單元。 1398. 如申請專利範圍第1388項所述線路元件之製程，其 中，該設置該内部電路之步驟包括設置一感測放大器 (sense amplifier)0 1399. 如申請專利範圍第1388項所述線路元件之製程，其 中，該設置該内部電路之步驟包括設置一運算放大器 (Operational Amplifier) 〇 1400. 如申請專利範圍第1388項所述線路元件之製程，其 中，該設置該内部電路之步驟包括設置一加法器 (adder) ° 1401. 如申請專利範圍第1388項所述線路元件之製程，其 中，該設置該内部電路之步驟包括設置一多工器 (Multiplexer) ° 1402. 如申請專利範圍第1388項所述線路元件之製程，其 中，該設置該内部電路之步驟包括設置一雙；器 (Diplexer) ° 303 2008163 73.015TWB 1403. 如申請專利範圍第1388項所述線路元件之製程，其 中，該設置該内部電路之步驟包括設置一乘法器 (Multiplier) ° 1404. 如申請專利範圍第1388項所述線路元件之製程，其 中，該設置該内部電路之步驟包括設置一類比/數位轉 換器（A/D converter)。 1405. 如申請專利範圍第1388項所述線路元件之製程，其 中，該設置該内部電路之步驟包括設置一數位/類比轉 換器（D/A Converter)。 1406. 如申請專利範圍第1388項所述線路元件之製程，其 中，該設置該内部電路之步驟包括設置一互補式金屬氧 化半導體（CMOS)。 1407. 如申請專利範圍第1388項所述線路元件之製程，其 中，該設置該内部電路之步驟包括設置一光敏二極體 (photo-sensitive diode) 〇 1408. 如申請專利範圍第1388項所述線路元件之製程，其 中，該設置該内部電路之步驟包括設置一雙載子互補式 金氧半導體（BiCMOS)。 1409. 如申請專利範圍第1388項所述線路元件之製程，其 中，該設置該内部電路之步驟包括設置一雙載子電路 (bipolar circuit)單元。 1410. 如申請專利範圍第1388項所述線路元件之製程，其 中，該設置該内部電路之步驟包括設置一 N型金氧半導 體元件（NM0S)，該N型金氧半導體元件之通道寬度 304 200816—373。15· (Channel width)/ 通道長度（Channel length)比值係 介於0. 1至5之間。 1411. 如申請專利範圍第1388項所述線路元件之製程，其 中，該設置該内部電路之步驟包括設置一 N型金氧半導 體元件（NM0S)，該N型金氧半導體元件之通道寬度 (Channel width)/ 通道長度（Channel length)比值係 介於0. 2至2之間。 1412. 如申請專利範圍第1388項所述線路元件之製程，其 中，該設置該内部電路之步驟包括設置一 P型金氧半導 體元件（PMOS)，該P型金氧半導體元件之通道寬度 (Channel width)/通道長度（Channel length)比值係介 於0. 2至10之間。 1413. 如申請專利範圍第1388項所述線路元件之製程，其 中，該設置該内部電路之步驟包括設置一 P型金氧半導 體元件（PMOS)，該P型金氧半導體元件之通道寬度 (Channel width)/通道長度（Channel length)比值係介 於0. 4至4之間。 1414. 如申請專利範圍第1336項所述線路元件之製程，其 中，該提供該半導體基底之步驟包括設置至少一晶片接 外電路（off-chip circuit)在該半導體基底上，談晶片 接外電路是至少由一金氧半導體元件所構成，且該晶片 接外電路係電連接至該細線路結構。 1415. 如申請專利範圍第1414項所述線路元件之製程，其 中，該金氧半導體元件包括一 P型金氧半導體元件 2008163 73.01麵 (PM0S)，該P型金氧半導體元件之通道宽度（Channel width)/通道長度（Channel length)比值係介於40至 40, 000 之間。 1416. 如申請專利範圍第1414項所述線路元件之製程，其 中，該金氧半導體元件包括一 P型金氧半導體元件 (PMOS)，該P型金氧半導體元件之通道寬度（Channel width)/通道長度（Channel length)比值係介於60至 600之間。 1417. 如申請專利範圍第1414項所述線路元件之製程，其 中，該金氧半導體元件包括一 N型金氧半導體元件 (NMOS)，該N型金氧半導體元件之通道寬度（Channel width)/通道長度（Channel length)比值係介於20至 20, 000 之間。 1418. 如申請專利範圍第1414項所述線路元件之製程，其 中，該金氧半導體元件包栝一 N型金氧半導體元件 (NMOS)，該N型金氧半導體元件之通道寛度（Channel width)/通道長度（Channel length)比值係介於30至 300之間。 1419. 如申請專利範圍第1414項所述線路元件之製程，其 中，該設置該晶片接外電路之步驟包括設置一晶片接外 驅動器（off-chip driver)。 1420. 如申請專利範圍第1414項所述線路元件之製程，其 中，該設置該晶片接外電路之步驟包括設置一晶片接外 接收器（off-chip reciver)。 306 ,V-015TWB 200816373 1421. 如申請專利範圍第1414項所述線路元件之製程，其 中，該設置該晶片接外電路之步驟包括設置一晶片揍外 緩衝器（off-chip buffer)。 1422. 如申請專利範圍第1414項所述線路元件之製程，其 中，該設置該内部電路之步驟包括設置一晶片接外三態 緩衝器（off-chip tri-states buffer)。 1423. 如申請專利範圍第1336項所述線路元件之製程，其 中，該提供該半導體基底之步驟包括設置至少一靜電放 電（ESD)防護電路在該半導體基底上，且該靜電放電防護 電路係電連接至該細線路結構。 1424. 如申請專利範圍第1423項所述線路元件之製程，其 中，該靜電放電防護電路包括一逆偏壓二極體 (reverse-biased diode) 〇 1425. 如申請專利範圍第1336項所述線路元件之製程，該 形成該金屬線路層之步驟前更形成厚度介於2微米至 100微米之間的一第一聚合物層位在該保護層上。 1426. 如申請專利範圍第1425項所述線路元件之製程，其 中，該第一聚合物層包括厚度介於2微米至100微米之 間的一聚醯亞胺化合物層。 1427. 如申請專利範圍第1425項所述線路元件之製程，其 中，該第一聚合物層包括厚度介於2微米至100微米之 間的一苯基環丁烯化合物層。 1428. 如申請專利範圍第1425項所述線路元件之製程，其 中，該第一聚合物層包括厚度介於2微米至1Q0微米之 307 015TWB 200816373 τ 八 γ \j\j 間的一聚對二甲苯類高分子層。 1429. 如申請專利範圍第1425項所述線路元件之製程，其 中，該第一聚合物層包括厚度介於2微米至100微米之 間的一環氧樹脂層。 1430. 如申請專利範圍第1336項所述線路元件之製程，該 形成該金屬線路層之步驟後更形成一第二聚合物層位 在該金屬線路層上。 1431. 如申請專利範圍第1430項所述線路元件之製程，其 中，該第二聚合物層包括厚度介於2微米至100微米之 間的一聚醯亞胺化合物層。 1432. 如申請專利範圍第1430項所述線路元件之製程，其 中，該第二聚合物層包括厚度介於2微米至100微米之 間的一苯基環丁烯化合物層。 1433. 如申請專利範圍第1430項所述線路元件之製程，其 中，該第二聚合物層包括厚度介於2微米至100微米之 間的一聚對二甲苯類高分子層。 1434. 如申請專利範圍第1430項所述線路元件之製程，其 中，該第二聚合物層包括厚度介於2微米至100微米之 間的一環氧樹脂層。 1435. 如申請專利範圍第1336項所述線路元件之製程，該 形成該金屬線路層之步驟後更形成一第三聚合物層覆 蓋在該金屬線路層之全部上表面上。 1436. 如申請專利範圍第1436項所述線路元件之製程，其 中，該第三聚合物層包括厚度介於2微米至100微米之 308 200816373015TWB 間的一聚醯亞胺化合物層。 1437. 如申請專利範圍第1436項所述線路元件之製程，其 中，該第三聚合物層包括厚度介於2微米至100微米之 間的一苯基環丁浠化合物層。 1438. 如申請專利範圍第1436項所述線路元件之製程，其 中，該第三聚合物層包括厚度介於2微米至100微米之 間的一聚對二甲苯類高分子層。 1439. 如申請專利範圍第1436項所述線路元件之製程，其 中，該第三聚合物層包括厚度介於2微米至100微米之 間的一環氧樹脂層。 309
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW95136114A TWI344686B (en) | 2006-09-29 | 2006-09-29 | Circuit component and process for forming the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW95136114A TWI344686B (en) | 2006-09-29 | 2006-09-29 | Circuit component and process for forming the same |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| TW200816373A true TW200816373A (en) | 2008-04-01 |
| TWI344686B TWI344686B (en) | 2011-07-01 |
Family
ID=44769075
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW95136114A TWI344686B (en) | 2006-09-29 | 2006-09-29 | Circuit component and process for forming the same |
Country Status (1)
| Country | Link |
|---|---|
| TW (1) | TWI344686B (zh) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI824025B (zh) * | 2018-10-04 | 2023-12-01 | 成真股份有限公司 | 使用交互連接線穚之多晶片封裝的邏輯驅動器 |
| TWI894758B (zh) * | 2022-12-30 | 2025-08-21 | 美商安托梅拉公司 | 包含單端式感應放大器之動態隨機存取記憶體系統及其操作方法 |
-
2006
- 2006-09-29 TW TW95136114A patent/TWI344686B/zh not_active IP Right Cessation
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI824025B (zh) * | 2018-10-04 | 2023-12-01 | 成真股份有限公司 | 使用交互連接線穚之多晶片封裝的邏輯驅動器 |
| TWI833679B (zh) * | 2018-10-04 | 2024-02-21 | 成真股份有限公司 | 使用交互連接線穚之多晶片封裝的邏輯驅動器 |
| TWI898900B (zh) * | 2018-10-04 | 2025-09-21 | 成真股份有限公司 | 使用交互連接線穚之多晶片封裝的邏輯驅動器 |
| TWI894758B (zh) * | 2022-12-30 | 2025-08-21 | 美商安托梅拉公司 | 包含單端式感應放大器之動態隨機存取記憶體系統及其操作方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| TWI344686B (en) | 2011-07-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| TW200816374A (en) | Circuit component | |
| US8456856B2 (en) | Integrated circuit chip using top post-passivation technology and bottom structure technology | |
| US9773732B2 (en) | Method and apparatus for packaging pad structure | |
| US7960269B2 (en) | Method for forming a double embossing structure | |
| US20050017361A1 (en) | Post-passivation metal scheme on an IC chip with copper interconnection | |
| US10910345B2 (en) | Semiconductor device with stacked die device | |
| TW201117349A (en) | System-in packages | |
| US20050121804A1 (en) | Chip structure with bumps and testing pads | |
| TW201133770A (en) | System-in packages | |
| US8928145B2 (en) | Formation of alpha particle shields in chip packaging | |
| TW201225234A (en) | Semiconductor device and method for fabricating the same | |
| CN101231993B (zh) | 一种线路组件 | |
| CN101231998B (zh) | 一种线路组件 | |
| TW201205750A (en) | Bump structure on a substrate and method for manufacturing the same | |
| TW200816373A (en) | Circuit component and process for forming the same | |
| CN101231994B (zh) | 一种线路组件 | |
| CN101231995B (zh) | 一种线路组件 | |
| CN101231997B (zh) | 一种线路组件 | |
| CN101231996B (zh) | 一种线路组件 | |
| WO2005062367A1 (en) | I/o sites for probe test and wire bond |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| MM4A | Annulment or lapse of patent due to non-payment of fees |