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TW200816223A - Memory device with non-orthogonal word and bit lines - Google Patents

Memory device with non-orthogonal word and bit lines Download PDF

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TW200816223A
TW200816223A TW096130056A TW96130056A TW200816223A TW 200816223 A TW200816223 A TW 200816223A TW 096130056 A TW096130056 A TW 096130056A TW 96130056 A TW96130056 A TW 96130056A TW 200816223 A TW200816223 A TW 200816223A
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memory
forming
semiconductor device
line
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TW096130056A
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H Montgomery Manning
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Micron Technology Inc
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Description

200816223 九、發明說明： 【發明所屬之技術領域】 本文件-般係關於半導體積體電路技術且特定言之係關 於具有在非正交方向上延伸之宏綠 — Λ 裝置。伸之子線及位-線的半導體記憶 【先前技術】 在許多電子系統中，半導體記憶體一直係一基本裝置。 一半導體記憶裝置之-範例係隨機存取記憶體（r綱裝 置…RA職置允許使用者在各係用於儲存—資料位元之 一裝置的其記憶體單元上執行讀取與寫人操作。RAM裝置 :典型範例包括動態隨機存取記憶體(DRAM)與靜態隨機 存取記憶體（SRAM)。 諸如-DRAM之類的記憶裝置包括記憶體單元陣列。每 :單元陣列皆包括連接至字線及位元線（亦稱為數位線)的 δ己憶體單元。該等位元線係用於將資料寫人該等記憶體單 元與從其讀取資料。該等字線係位址線，其係用於選擇資 枓係寫入或讀取的記憶體單元。—記憶裝置中的記憶體單 疋之數量決定該記憶裝置的資料儲存容量。給定一指定資 料健存容量（例如以十億位元計），該記憶裝置内部的實體 結構(包括記憶體單元、位元線、字線及諸如感測放大器 與解碼器之類的其他組件）之尺寸與拓撲決定該記 的尺寸。 除其他原因，電子系統的小型化及對更大記憶體容量 (例如多十億位元)的增加需求要求一記憶裝置内部的實體 123182.doc 200816223 結構之尺寸的減低。-般藉由導電線（字線及位元線）之尺 寸以微影特徵尺寸（F)來說明一印松继 ^ 。己憶裝置之各實體結構的 尺寸。該微影特徵尺寸（F)係最小間距的—半，即該等導 電線之-者的寬度與該等導電線之間的隔離間隔的寬度之 ^的—半。-w記憶體單元指—具有6平方微影特徵之面 積的記憶體單元。例如，—6F2 己隐體早70具有3F之長度 广之寬度。出於可製造性或可靠性的原因，該最小特徵 寸不應超出微影工具之解析度。此外，_更高解析度要 未一般意味著製造-記憶裝置的更高成本。 需要減低記憶裝置之尺寸同年盒 並保持-合理Μ。加時確料可製造性與可靠性 【發明内容】 ， 在以下洋細說明中，將夫去 由、 、 將參考形成其一部分的附圖，且其 以圖解方式顯示可實施本發 具體實施例係充分詳细.兒特疋具體貫施例。此等 實r太心 地㈣’以使熟習此項技術者能夠 貫％本兔明，且應明白 體告 口具體貫轭例或可利甩其他具 體员轭例並可進行結構、 之精神及範圍。在本揭^ 不脫離本發明 且W炎ί 中對"一 ”、"-項”或，，各種" 類！係對相同具體實施例之參考，而此 例，且，由二固以上具體實施例。以下詳細說明提供範 明之範"專心圍及其合法等效物來定義本發 :文件次明具有包括實質上非正交字線及位元 牛¥體把憶裝置。在各種具體實施例中，該 I23l82.doc 200816223 4字線與位元線之間的角度係、實質上小於90度。對於一仏 ^己憶體單元尺寸（例如6F2)，當與該等字線及㈣線之正 ^佈局相吨時，料字線及位元線之非正交㈣允許更 間距的導電線。此降低微影卫具之解析度上的要求，從 =保可製造性與裝置可靠性以及降低裝置製造之成本。 其還減低寄生電容。 【實施方式】
圖1係緣示—記憶裝置100之一部分之一具體實施例的一 2體晶粒片段之俯視圖。如圖i所繪示，記憶裝置100之 單兀陣列包括位兀線1〇2、字線1〇4、作用區域106及位 元：接點1〇8。位元線1〇2在一方向112上延伸。纟線1〇4在 另方向U4上延伸。位元線102與字線1〇4實質上非正 交。即，方向U2與方向114之間的角度以係實質上小於9〇 度。作用區域1G6包括-般垂直於字線m延伸的線。在每 一作用區域中形成電晶體。該等電晶體將該等記憶體單元 電I馬合至位元線1 〇2。 在一具體實施例中，該角度在大致4〇與7〇度之間。在一 特定具體實施例中，該角度係大致63度。 在一具體實施例中，字線104處於大致汀間距且各具有 大致1F之一寬度。該等位元線處於大致2汀間距且各具有 大致1F之一寬度。作用區域106處於大致汀間距且各具有 ‘大致1F之一寬度。此允許具有2F之最小微影特徵間距的 6 F e己憶體早元之製造並要求1 {?之微影解析度。與具有正 父子線及位元線之6F兄憶體单元相比較，記惊裝置1 〇〇之 123182.doc 200816223 位 /G 線 1 〇 2 處於·JU Β Β ptr . 間距’其減低微影能力上的應力， 從而提供更佳的製造相關裝置可靠性，且減低位元線電 谷。儘管將6F2記憶體單元明確說明為―特定範例，本文 件中說明的非正交本綠爲y _ 子線及位7L線之結構亦適用於8F2記憶 體單元以及其他微影尺寸的記憶體單元。 在—具體實施” ’記憶裝置1GG包括沿其整個長度實 質上筆直的位元線與字線m情示的單元陣列拓 撲表示記憶裝置100之整個單元陣列的字線及位元線佈 局。在另-具體實施例中，記憶裝置1〇〇包括在其長度之 部分中實質上筆直的位元線與字線。gp，圖丨中繪示的拓 撲表示該記憶裝置之-單元陣列之部分的字線及位元線佈 局。 圖2係繪示記憶裝置1〇〇的一晶粒22〇之一子區段之一具 體實施例的一半導體晶粒片段之俯視圖。晶粒2 2 0之㈣ 部分包括記憶體單元陣列222、列解碼器224及感測放大器 226。以下參考圖3說明記憶裝置1〇〇之此類組件的功能。°° 如圖2所繪示，晶粒220包括若干行記憶體單元陣列222 與若干行感測放大器226。列解碼器224各係耦合至讓等記 憶體單元陣列222之至少一者。儘管感測放大器之佈局讀 似於具有正交字線及位元線的記憶體單元之佈局，記憶體 單元陣列22 2之各記憶體單元陣列_般並不如具有正:字 線及位元線之一典型記憶體單元陣列的情況為矩形，=列 解碼器224之佈局與記憶體單元222之邊緣的角度—致。乂 憶體单元222與列解碼|§ 224可各具有一^實質上非矩米之平 123182.doc 200816223 行四邊形的一大致表面形狀。該平行四邊形具有大致等於 角度α之一角度。此一佈局導致晶粒220之邊緣的一損失 區域228。然而，此損失與晶粒220之總體尺寸相比較極 小。在一具體實施例中，由於損失區域228所致的低效率 係藉由使用相對大間距位元線來部分得回，因為其允許外 部單tl陣列上的未使用位元線之消除及/或更小感測放大 裔之使用。在此具體實施例中，記憶裝置100之總體尺寸 可小於相同儲存容量但具有正交字線及位元線的記惊聲 置。 " 在一替代性具體實施例中，在晶粒220之佈局中切換列 解馬w 224與感測放大器226之位置。換言之，當圖2繪示 此替代性具體實施例時，元件224表示感測放大器而元件 226表示列解碼器。 圖3係繪示上面參考圖1與2說明的記憶裝置i⑽之一記憮 體電路之部分的一具體實施例之示意/方塊圖。在一具體 實施例中，該記憶體電路係一 DRAM電路。儘管作為一範 例在圖3中繪示一"開放，，記憶體陣列架構，可將上述且在 圖1與2中繪示的記憶體單元陣列拓撲應用於，，折疊”或其他 記憶體陣列架構。儘管圖3中繪示的記憶體電路係呈現為 一特定範例，上述且在爾1與2中繪示的記憶體單元陣列拓 撲適用於包括字線及位元線之—格柵的任何記憶體電路之 實施方案。 該記憶體電路包括記憶體陣列33以與33ib，記憶體陣 列331A與33 1B包括若+并命# 1" 右干仃與右干列之記憶體單元332。 123182.doc 200816223 圖3所繪示，記憶體陣列33 1A與33 1B具有m行與η列，其具 有互補的位元線BLO/BLO*至BLm/BLm*與字（位址）線WL0 至WLn之對。藉由一位元線bl (選自BL0至BLm)或BL* (選自BL0*至BLm*)與一字線WL (選自WL0至WLn)之一唯 一組合來識別記憶體單元332之各記憶體單元。在係製造 為記憶裝置100之一半導體晶粒之後，位元線BL0/BL0*至 BLm/BLm*與字線WL0至WLix具有如圖1中的位元線1〇2與 子線1 04纟會示的拓撲。 互補的位元線對BL0/BL0*至BLm/BLm*係用於將資料寫 入記憶體單元332與從其讀取資料。字線WL0至WLn係位 址線’其係用於選擇資料係寫入或讀取的記憶體單元。位 址緩衝器336從連接至一外部控制器（例如耦合至該記憶體 電路之一微處理器）之位址線335接收位址信號A0至An。作 為回應，位址緩衝器336控制列解碼器337A至B之一者及 行解碼器與輸入/輸出電路338以存取依據位址信號八〇至八11 選擇的記憶體單元332。提供於資料輸入/輸出339之資料 月b夠係寫入§己憶體陣列3 3 1A與3 3 1B °可將從記憶體陣列 331八與33^讀取之資料施加至資料輸入/輸出339。記憶體 單元332各包括一開關333與一儲存電容器334。在一具體 實施例中，開關333包括一 n通道場效電晶體，例如一 11通 道金氧半導體場效電晶體（η通道MOSFET，亦稱為NMOS 電晶體）。該NMOS電晶體具有耗合至一 (選自❹至 BLm)或一 BL* (選自BL0*至BLm*)之一汲極端子、麵合至 儲存電容器334之一源極端子及耦合至一 WL(選自WL〇至 123l82.doc -10- 200816223 WLn)之一閘極端子。 為寫入或讀取資料，位址緩衝器336接收識別一行記憶 體單元的一位址並依據該位址選擇該等字線WL〇至之 一者。列解碼器337A或337B啟動該選定字線以啟動連接 至該選定字線的各單元之開關333。行解碼器與輸入/輸出 電路338依據該位址針對每一資料位元選擇特定記憶體單 元。為寫入資料，於資料輸入/輸出339之各資料位元引起 該等選定單元之一者的儲存電容器334係充電或放電以表 示該資料位元。為讀取資料，儲存於該等選定單元之各單 元的一資料位元（如藉由該選定單元之儲存電容器334的電 荷狀態所表示）係傳輸至資料輸入/輸出339。 感測放大态330各係耦合於一互補位元線對（]8[與BL*)之 間°己憶體單元332之各記憶體單元中的儲存電容器334具 有一較小電容並保持一資料位元達一有限時間（當該電容 器放電時）。使用感測放大器3 3 〇以藉由偵測與放大各表示 一儲存的資料位元之信號而”再新”記憶體單元332。該等 放大的信號再充電該等儲存電容器並因此將資料保持於記 憶體早元3 3 2中。 不能同時選擇從列解碼器337八或3373延伸的相同字線 WLx (X 一 〇，〗，··· n)來啟動記憶體陣列1 a與ms兩者中 的對應記憶體單元。當記憶體陣列33〗A中之一記憶體單元 處於作用中狀悲時，記憶體陣列3 3〗B中之其對應記憶體單 元非處於作用中狀態以作為對應感測放大器330之一參考 線。同樣，當記憶體陣列33 1B中之一記憶體單元處於作用 I23182.doc 200816223 :狀=時’記憶料m31A巾之其對應記憶料元 作用中狀態以作為對應感測放大器330之m 、 為形成具有圖1中給+ $ ^ ^ T、、，日不之拓撲的記憶裝置1〇〇，在一 體晶圓上形成資料儲存電容器。在每—作用區域中形成一 電晶體。將字線ΠΜ形成為在—第—方向上延伸的平行導 電線;f將位元線形成為在—第二方向上延伸之平行導電 u弟-方向與該第二方向實質上非垂直。該第一方向
’、°亥第一方向之間的角度係如圖1所示的角度α。在各種呈 土於记隱裝置1 〇〇之各種組件的佈局與幾何 形狀來選擇該實際角h。每一電晶體皆具有電叙合至該 等”電容器之-者之—源極端子、電連接至該等位元線 之一者之一汲極端子及電連接至該等字線之一者之一閑極 端子。 圖4係繪示利用以上參考圖1至3說明之記憶裝置100的一 乂處理器為基礎之系統440的一具體實施例的方塊圖。藉 由範例但並非以限制方式，依據以上說明來建構系統441 之記憶體446，以包括非正交字線及位元線。該以處理器 為基礎之系統440可以係一電腦系統、一程序控制系統或 採用一處理器與相關記憶體的任何其他系統。系統440包 括中央處理單元（cpU) 441，例如透過一匯流排448來與 该記憶體446及一 I/O裝置444進行通信之一微處理器。應 庄思，匯流排448可以係常用於一以處理器為基礎之系統 的系列匯流排與橋接器，但僅為方便起見已將匯流排 448繪不為一單一匯流排。圖中繪示一第二I/O裝置445， I23I82.doc -12- 200816223 但其不是實施本發明的必要項。該以處理器為基礎之系統 440還可包括唯讀記憶體（R〇M) 447並可包括周邊裝置，例 如一軟碟機442與一 CD-ROM光碟機443，其亦透過該匯流 排448與該CPU 441進行通信。 路與控制信號且已 助於證明本發明標 #省此項技術者會明白可提供額外電 簡化該以處理器為基礎之系統440以有 的0
應明白，圖4緣示其中使用一或多個記憶裝置（包括如上 所述的具有該等非正交字線及位元線的至少一記憶裝置） 的電:系統電路之一具體實施例。如圖4所示的系統二〇之 圖解旨在提供針對本發明標的之結構與電路之一應用之一 般瞭解而並非旨在用作使用具有該等非正交字線及位元線 之記憶裝置的-電子系統之所有㈣與特徵的完整說明。 此外，本發明標的同樣適用於使用具有非正交字線及位元 …或多個記憶裝置的任何尺寸與類型之系統= ::曰在叉以上說明限制。如熟習此項技術者會明白，可在 =封裝處理單元中或甚至在—單—半導體晶片上製造此 -電子系統以便減低該處理器與該記憶系統之間的通信時 間。 揭示内容所說明’包含具有非正交字線及位元線之 〆夕個,己憶裝置的應用包括用於記憶模組、裝置驅動程 L雷t率模組、、通信數據機、處理器模組及特定應用模組 、、二糸統’並可包括多層、多晶片模組。此類電路可以 進步係各種電子系統之一子組件，例如時鐘、電視、行 123182.doc -13 - 200816223 動電話、個人電腦、汽車、工業控制系統、飛機及其他電 子系統。 本發明標的並不限於-特定程序順序或結構配置。本申 請案旨在涵蓋調適或變更。應明白，以上說明旨在圖解性 而非限制性。在檢視以上說明之後，熟習此項技術者將明 白以上具體實施例的組合及其他具體實施例。應參考隨附 申請專利範圍與此類申請專利範圍的等效物之整個範疇一
起來決定本發明之範®壽。 【圖式簡單說明】 圖1係繪示具有非正交字線及位元線之一記憶裝置之一 部分的-具體實施例的一半導體晶粒片段之俯視圖。 圖2騎示該記憶裝置之—子區段的佈局之—具體實施 例的一半導體晶粒片段之俯視圖。 圖3係繪示該記憶裝置之—電路之部分的—具體實施例 之不意/方塊圖。
的 圖4係繪示利用該記憶裝置之 一具體實施例之方塊圖。 一以處理器為基礎之系統 【主要元件符號說明】 100 102 記憶裝置 位元線 104 字線 106 108 112 作用區域 位元線接點 方向 I231B2.doc -14- 200816223 114 方向 220 晶粒 222 記憶體單元陣列 224 列解碼器/感測放大器 226 感測放大器/列解碼器 228 損失區域 330 感測放大器 331A 記憶體陣列 331B 記憶體陣列 332 記憶體單元 333 開關 334 儲存電容器 335 位址線 336 位址緩衝器 337A 列解碼器 3 3 7B 列解碼器 338 行解碼器與輸入/輸出電路 339 資料輸入/輸出 440 以處理器為基礎之系統 441 中央處理單元（CPU) 442 軟碟機 443 CD-ROM光碟機 444 I/O裝置 445 I/O裝置 123182.doc -15- 200816223 446 記憶體 447 唯讀記憶體（ROM) 448 匯流排 123182.doc -16-

Claims (1)

  1. 200816223 十、申請專利範圍： 1· 一種半導體裝置，其包含： 一兄憶體電路，其包括： 字線，其在一篦一士心 弟方向上延伸；以及 位元線，其在一第二方向上延伸， f中該第-方向與該第二方向係實質上非正交。 2. 之半導體裝置，其中該第-方向與該第二方
    向之間的一角度在大致40與7〇度之間。 3·如請求項2之半導體裝置，1 不且八甲忒弟一方向與該第二方 向之間的該角度係大致63度。 4.如前述請求項t任—項之半導體裝置，其中該等位元線 與該字線各係一實質上直線。 5 ·如明求項4之半導體裝置，其中該記憶體電路包含一動 悲隨機存取記憶體（DRAM)電路，其包括DRAM單元。 6·如請求項5之半導體裝置，其中該等dram單元各包含： 電晶體’其各具有連接至該等位元線之一者的一汲極 端子、一源極端子及連接至該等字線之一者的一閘極端 子；以及 儲存電容器’其各係耦合至該等電晶體之一者的該源 極端子。 7·如請求項5之半導體裝置，其中該等DRAM單元各具有大 致6平方微影特徵（6F2)之一面積。 8.如請求項5之半導體裝置，其中該等DRAM單元各具有大 致8平方微影特徵（8F2)之一面積。 123182.doc 200816223 士明求項5之半導體裝置，其中該等字線處於大致2微影 特徵（2F)間距。 ι〇·如明求項5之半導體裝置，其中該等位元線處於大致2·8 微影特徵（2.8F)間距。 ^ Π·如請求項5之半導體裝置，其包含： 一行感測放大器；以及 行汜fe體單元陣列，其係耦合至該行感測放大器， • j等記憶體單元陣列各包括該等dram單元並各具有一 實貝上非矩形之平行四邊形的一大致表面形狀。 12·種用於製造一半導體記憶裝置的方法，該方法包含： 形成記憶體單元； 形成在一第一方向上延伸的字線；以及 形成在與該第一方向實質上非垂直之一第二方向上延 伸的位元線。 13_㈣求項12之方法，其中形成該等位元線包含：以自該 Φ 等子線之一角度來形成該等位元線，其中該角度在大致 4〇與70度之間。 14.如請求項13之方法，其中該角度係大致〇度。 • 15·如請求項12至14中任一項之方法，其中形成該等位元線 ' &含形《各係一實質上直線的位^線，且形成料字線 包含形成各係一實質上直線的字線。 16.:請求項12至14中任一項之方法，其中形成該等記憶體 單70包含.形成各具有大致6平方微影特徵（6F2)之一面 積的記憶體單元。 123182.doc 200816223 1 7 ·如請求項12至14中任一項之方法，其中形成該等記憶體 單元包含：形成各具有大致8平方微影特徵之一面 積的記憶體單元。 18. 如請求項12至14中任一項之方法，其中形成該等字 含：形成處於大致2微影特徵（2F)間距的平行導電線。 19. 如請求項12至14中任一項夕古i -. Τ 1負之方法，其中形成該等位元線 包含：形成處於大致2.8微影特徵(28f)間距的平行導電
    線0 20·如請求項12至14中任一 .^ ^ 員之方法，其中形成該等記憶體 早兀包含：形成各呈有一會哲u a 瑕 一 、 貫負上非矩形之平行四邊形的 一大致表面形狀的動能 動心存取記憶體（dram)單元。
    123182.doc
TW096130056A 2006-08-14 2007-08-14 Memory device with non-orthogonal word and bit lines TW200816223A (en)

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