TW200816209A - Voltage monitoring device in semiconductor memory device - Google Patents

Description

200816209 九、發明說明： 【發明所屬之技術領域】 本發明係關於-種半導體裝置之設計技術；且更特定言 之，係關於-種用於監視半導體記憶裝置中之内部電 設備及方法。 【先前技術】 通常，在半導體記憶裝置中，複數個内部電源電壓（每 一者具有不同的電壓位準）經產生且穿過用於執行資料存 取或資料儲存之内部導線供應至複數個内部單元。本文 I’該等内部導線建構為網狀’用於防止内部電源電壓降 落及用於將具有一貫位準之該等内部電源電壓分別傳輸至 内部單元。 然而，雖然内部導線形成為網狀，但當電流流過該等内 部導線時’歸因於該等内部導線之電阻，發生内部電源電 '之下降。根據操作或條件，少量uAhA的電流在半導 體記憶裝置中流動。結果，每一内部電源電壓並不維持一 理想的電麼位準’而是由於内部導線之電阻而下降或波 動回應於内部導線之總電阻之内冑電源電壓之此下降現 象看起來自一内部電源至—目標内部單元或該目標内部單 元之電流消耗而有所不同。 内。卩電源電壓下降或波動之狀態類似於一 電Μ或電流位準始終在一理想的參考值上或下改變;之(狀 態。應感應及放大用於讀取資料之微小單位單元之電位的 半導體記憶裝置中之内部電源電壓之此特徵可引起不穩定 117602.doc 200816209 不穩定的操作為能夠製造 。為了克服上述問題，藉 準的設備來實施半導體記 的操作，諸如資料損耗或故障。 半導體記憶裝置之代表性的基礎 由一用於監視内部電源電壓之位 憶裝置。 圖1說明一習知内部功率監視裝置之方塊圖。 如圖示’該習知内部功率監視|置包括用於檢查複數個 内部電源電壓之複數個監視襯墊。為了監視該複數個内部

Ο 電源電壓之位準’進一步需要—探針頭，該探針頭包括二 -探針單元中’用於在一預定時間期間將内部電源電壓之 位準傳遞至—示波器或—測試器内以輸出内部電源電壓位 準之平均值。 然而，使用探針頭及示波器之習知方法難以精確地檢查 内部電源電壓。㈣電源„衫如在邏輯高位準與邏輯 低位準之間轉變的數位信號那樣充分地擺動，而在少許 —(例如’數十mV至數百mV)之範圍内變化。由於諸如示 波器之電容及探針頭及連接的導線之雜訊的測試條件，可 使内部電源電壓失真。因此，即使—位準债測器具有良好 效能，亦不能精確地辨識出内部電源電壓之位準。 使用測試器之另-習知方法亦不精確。測試器接收内部 電源電壓之平均位準，而非内部電源電壓之即時變化的位 準。藉由使用内部電源電壓之平均位準，測試器不能推定 内部電源電壓的改變及包括於半導體裝置中之每一功能單 70的操作狀態。特定言之，在習知方法中，半導體裝置之 封破不具有連接至監視襯塾以用於量測内部電源電屢之針 Π 7602.doc 200816209 腳或焊球（ball)。因此，在封裝半導體裝置後，不能檢查 内部電源電壓。 【發明内容】 ^本^月之實施例係針對提供一種用於監視一内部電源電 I及基於一監視結果產生一數位信號之設備及方法。

根據本發明之一態樣，提供一種用於監視在半導體裝置 中使用之内部電源電壓之設備，該設備包括：一轉換裝 置’其帛於將一内冑電源電壓與一參考電源電壓之間的差 轉換數位信號；及—輸出裝置，其用於回應於一測試 模式信號而傳輸該數位信號。 :據本發明之另—態樣，提供—種用於監視在半導體記 憶裝置内使用之内部電源電壓之設備，該設備包括：一電 昼輸入I置’其用於辨識—電源電壓之—位準以產生一對 應二所感應位準之信號；及—輸出裝置，其用於回應於— /貝j u式模式信號而傳輸該信號。 置發明之又—㈣’提供—種用於監視在半導體裝 =用之内部電源電壓之方法，該方法包括將— =壓與-參考電源電壓之間的差轉換為—數位信號，及 回應於-測試模式信號而傳輸該數位信號。 :據本發明之另一態樣，提供一種用於監視在 電源電Γ二 電壓之方法’該方法包括辨識- ’、 立準以產生一對應於所感應位準之作號 回應於-測試模式信號而傳輸該信號。丰之“虎，及 【實施方式】 117602.doc 200816209 下文中’將參看附圖詳細描述根據本發明之特定實施例 的諸如記憶裝置（例如，DRAM& SRAM)之半導體裝置。 圖2說明根據本發明之一實施例的内部功率監視裝置之 方塊圖。 如圖示，該内部功率監視裝置包括一轉換裝置201，其 用於將一内部電源電壓與一參考電源電壓之間的差轉換為 一數位信號；及一輸出裝置2〇3，其用於回應於一測試模 式信號而傳輸該數位信號。 轉換裝置201包括··一第一分壓器2〇5，其用於以一預定 比率分割内部電源電壓之位準；一第二分壓器2〇7，其用 於以該預定比率分割參考電源電壓之位準；及一比較單元 2〇9，其用於比較該第一與該第二分壓器2〇5與2〇7之輸出 以產生數位信號。 轉換裝置201進一步包括一供應有參考電源電壓之輸入 襯墊213及一耦接於該輸入襯墊213與該第二分壓器2〇7之 間的靜電放電（ESD)單元211。 該輸出裝置203包括：一緩衝單元215，其用於緩衝自比 較單元209輸出之數位信號以產生一經緩衝的數位信號 VM了OUT，及-多工單元2 i 7，其用於回應於包括於測試 模式k唬中之測試致能信號TVM-EN而將經緩衝的數位信 號VM—OUT傳輸至一概塾221。 本文中，襯墊22丨包括一用於位址輸入/輸出之位址襯 墊、一用於資料輸入/輸出之資料襯墊及一不適於資料存 取之凰視襯墊。監視襯墊為僅用於檢查内部電源電壓之位 117602.doc 200816209 準的專用襯墊。 内部功率監視裝置可使用普通襯墊，例如，襯墊22ι。 由於廣泛用於半導體裝置之操作的普通襯墊耦接至一封裝 之針腳或焊球，所以在封裝該半導體裝置後可量測該半導 體裝置内之内部電源電壓。 測試致能信號TVM—EN係產生自測試模式決定區塊 219。測試模式決定區塊219確定該半導體裝置之操作模式 且產生測試致能信號TVM-EN用於控制轉換裝置2〇 1、輸 出裝置203或兩者。 圖3 A及圖3B說明根據本發明之實施例的圖2中所示之第 一分壓器205一 A及205 一B及第二分壓器207一 A及207—B之示 意性電路圖。 參看圖3A，第一分壓器205_A包括兩個串聯連接的電阻 器R1及R2，且以一基於該兩個電阻器R1及R2之電阻確定 的預定比率來分割輸入的内部電源電壓VIPWR之電壓位 準。 同樣，第二分壓器207_A包括兩個串聯連接的電阻器r3 及R4，且以一基於該兩個電阻器R3及R4之電阻確定的預 定比率來分割輸入的參考電源電壓V：FORCE之電壓位準。 第一及第二分壓器205_八及207_八之輸出為比較器209之 輸入。若參考電源電壓VFORCE在由另一裝置調整後經由 輸入襯墊213而輸入，則在轉換裝置201中可省略第二分壓 器 207一A 〇 參看圖3B，第一及第二分壓器205_；6及207_；6支援監視 117602.doc 200816209 複數個内部電源電壓VIPWRO、VIPWR1及VIPWR2之操 作。 第一分壓器2〇5_B包括：複數個傳輸閘TGI、TG2及 TG3，其用於回應於測試選擇信號T.VM0、TVM1及TVM2 而傳輸複數個内部電源電壓VIPWRO、VIPWR1及 VIP WR2 ;及複數個電阻器R5、R6、R7及R8，其用於以一 對應於耦接於所傳輸的内部電源電壓與接地電壓VSS之間 的電阻器之預定電阻比率來分割所傳輸的内部電源電壓。 本文中，測試選擇信號TVM0、TVM1及TVM2亦包括於自 測試模式決定區塊219輸出之測試模式信號（如，測試致能 信號TVM_EN)中。 在圖3中，僅存在三個對應於三個内部電源電壓 VIPWRO、VIPWR1及VIPWR2之傳輸閘。然而，可根據監 視的内部電源電壓之數量來改變傳輸閘及電阻器之數目。 就其内部結構而言，第二分壓器2Q7_B類似於第一分壓 器205_B。第二分壓器207_B包括：複數個傳輸閘TG4、 TG5及TG6，其用於回應於測試選擇信號TVM0、TVM1及 TVM2而傳輸參考電源電壓VFORCEO、VFORCE1及 VFORCE2 ;及複數個電阻器R9、RIO、R11及R12，其用 於以一對應於耦接於所傳輸的内部電源電壓與接地電壓之 間的電阻器之預定電阻比率來分割所傳輸的内部電源電 壓。本文中，參考電源電壓VFORCEO、VFORCE1及 VFORCE2中之每一者對應於輸入至第一分壓器205—B的每 一經監視的内部電源電壓。與第二分壓器207_A類似，若 117602.doc -10- 200816209 參考電源電壓VFORCE在由另一裝置調整後經由輸入襯墊 213而輸入，則在轉換裝置201中可省略第二分壓器 207JB。 圖4說明圖2中所示之測試模式決定區塊209的部分之示 意性電路圖。特定言之，圖4描述基於測試選擇信號 TVM0、TVM1及TVM2產生測試致能信號TVM—EN之方 式。 本文中，控制包括於第一及第二分壓器205_B& 207_B 中之傳輸閘的測試選擇信號TVMO、TVM1及TVM2係自外 部裝置輸入或基於半導體裝置之指令而產生。 圖5說明圖2中所示之比較器209及缓衝單元215之示意性 電路圖。 如圖示，比較器209包括一差動放大器及一控制單元。 該差動放大器包括形成一電流反射鏡之PMOS電晶體P1及 P2，及接收内部電源電壓VIPWR及參考電源電壓VFORCE 之NMOS電晶體N3及N4 p其他NMOS電晶體N1及N2充當回 應於測試致能信號TVM_EN而接通或切斷之電流源。對於 剩餘物，包括其他元件、PMOS及NMOS電晶體之控制單 元係對回應於測試致能信號TVM_EN而穩定地控制差動放 大器之補充。 比較器2(X9將内部電源電壓VIPWR與參考電源電壓 VFORCE進行比較，且基於該參考電源電壓VFORCE使内 部電源電壓VIP WR之位準差數位化。 另外，包括於輸出裝置203中之緩衝單元21 5係由串聯連 117602.doc 11 200816209 接之偶數個反相器INV2及INV3組成，緩衝單元215用於緩 衝比較器209之輸出以輸出一所傳輸數位信號VM_〇UT。 圖6A至圖6C說明根據本發明之實施例的圖2中所示之多 工单元2 1 7_A、2 1 7—B ’及21 7一C之示意性電路圖。 參看圖6A，多工單元217_A包括第四反相器INV4、第三 及第四PMOS電晶體P3及P4及第五及第六NMOS電晶體N5 及N6。第四PMOS電晶體P4及第五NMOS電晶體N5用於將 所傳輸的數位信號VM—OUT傳遞至襯墊221内，且第三 PMOS電晶體P3及第六NMOS電晶體N6回應於測試致能信 號TVM—EN而接通或切斷。第四反相器INV4使測試致能信 號丁VM_EN反相以輸出一反相信號至第三PMOS電晶體 P3。 上述多工單元217_A回應於測試致能信號TVM_EN而將 所傳輸的數位信號傳遞至襯墊221内。 參看圖6B，多工單元217JB包括：一第七反相器，其用 於使測試致能信號TVM_EN反相；一第一邏輯反及閘 NAND1，其用於對所傳輸的數位信號VM—OUT及測試致能 信號TVM_EN執行邏輯反及運算；一第二邏輯反或閘 NOR2，其用於對所傳輸的數位信號VM_OUT及自第七反 相器INV7之輸出執行邏輯反或運算；一第五PMOS電晶體 P5，其閘極耦接至第一邏輯反及閘NAND1 ;及一第七 NMOS電晶體N7，其閘極耦接至第二邏輯反或閘NOR2， 其中將於第五PMOS與第七NMOS電晶體P5與N7之間的節 點上供應之信號輸出為至襯墊22 1之資料。 117602.doc -12- 200816209 另卜偶數個反相器（亦即，INV5及INV6或INV8及 INV9)位於第一邏輯反及閘Ναν〇ι與第五pM〇s電晶體 1第一邏輯反或閘NOR2與第七NMOS電晶體N7之 間。 圖6A及圖6B中所示之多工單元21乙八及217一^傳遞數位 信號至襯墊221内，襯墊221僅用於監視内部電源電壓，而 不執行諸如資料存取之另一操作。雖然就功能而言，圖此 ( 中所不之多工單元217一B類似於圖从中所示之多工單元 217一A，但多工單元217一B具有不同的元件及結構。 與多工單元217一A及217一B相比，圖6(：中所示之多工單 兀217—C耦接至一充當襯墊221之資料襯墊。本文中，資料 襯墊係用於不僅執行監視操作，且亦執行資料存取操作。 亦即，多工單元217一C將所傳輸的數位信號VM—〇UT傳遞 至資料襯墊内。 對於使用諸如用於監視内部電源電壓之資料襯墊之普通 L/ 襯墊，多工單元217-C包括一資料輸出區塊603，其用於將 資料傳遞至該資料襯墊；一數位信號輸出區塊6〇5，其用 於回應於測試致能信號TVM一EN而將所傳輸的數位信號 VM—OUT傳遞至資料襯墊；及一輸出控制器6(π，其用於 回應於測試致能信號TVM一ΕΝ及資料輸出致能信號 DOUT-EN而控制資料輸出區塊603。 輸出控制器6 0 1包括：一反相器in V 1〇，其用於使資料輸 出致能信號DOUT一EN反相；及一邏輯反或閘NOR5，其用 於對測試致能信號TVM一EN及反相器…又；^之輸出執行邏 117602.doc -13- 200816209 輯反或運算及產生至資料輸出區塊603的控制信號 CONsig 〇 資料輸出區塊603包括：一第十一反相器INV11，其用於 使控制信號CONsig反相；一第二邏輯反及閘NAND2，其 用於對資料及控制信號CONsig執行邏輯反及運算；一第三 邏輯反或閘N0R3，其用於對資料及自第十一反相器INV11 之輸出執行邏輯反或運算；一 PM0S電晶體P6，其閘極耦 接至第二邏輯反及閘NAND2 ;及一 NMOS電晶體N8，其閘 極耦接至第三邏輯反或閘N0R3，其中將於PM0S與NMOS 電晶體P6與N8之間的節點上供應之信號輸出為至資料襯墊 之資料。 本文中，在資料輸出區塊603中，偶數個反相器INV14及 INV15或INV12及INV13位於第二邏輯反及閘NAND2與 PM0S電晶體P6之間及第三邏輯反或閘NOR3與NMOS電晶 體N8之間。 同樣，數位信號輸出區塊605包括：第十六反相器 INV16，其用於使測試致能信號TVM—EN反相；一第三邏 輯反及閘NAND3，其用於對自緩衝單元215輸出之數位信

I 號VM_0UT及測試致能信號TVM_EN執行邏輯反及運算； 一第四邏輯反或閘NOR4，其用於對數位信號VM一OUT及 自第十六反相器INV16之輸出執行邏輯反或運算；一 PMOS電晶體P7，其閘極耦接至第三邏輯反及閘NAND3 ; 及一 NMOS電晶體N9，其閘極耦接至第四邏輯反或閘 NOR4，其中將於PMOS與NMOS電晶體P7與N9之間的節點 117602.doc -14- 200816209 上供應之信號輸出為至資料襯墊之數位信號VM_OUT。 與資料輸出區塊603類似，數位信號輸出區塊605包括位 於第三邏輯反及閘NAND3與PMOS電晶體P7之間及位於第 四邏輯反或閘NOR4與NMOS電晶體N9之間的偶數個反相 器 INV19及 INV20 或 INV17及 INV18。 如上所述，回應於測試致能信號TVM_EN及資料致能信 號DOUT^EN，多工單元217_(：可將所傳輸的數位信號 VM_OUT或資料傳遞至資料襯墊内。本文中，資料襯墊耦 接至多工單元21 7_C。然而，若多工單元217耦接至一位址 襯墊或其他功能襯墊（而非資料襯墊），則可調整資料輸出 區塊603及輸出控制器601。 圖7A及圖7B說明描述圖2中所示之内部功率監視裝置的 操作之時序圖。 參看圖7A，比較内部電源電壓YIPWR與兩個參考電源 電壓VFORCE1及VFORCE2，且將該比較結果由包括於轉 換裝置201中之比較器209轉換為一數位信號VM_〇VT。可 根據輸入的内部電源電壓VIPWR選擇性地使用參考電源電 壓VFORCE1及VFORCE2。本文中，在將内部電源電壓 VIPWR與參考電源電壓VFORCE1及VFORCE2相互比較 前，將其輸入至第一及第二分壓器205及207且經以一預定 比率分割。 若内部電源電壓VIPWR具有比參考電源電壓VFORCE1 或VFORCE2高的位準，則比較器209產生一邏輯高位準信 號；否則，若内部電源電壓VIPWR具有比參考電源電壓 117602.doc -15- 200816209 VFORCE1或VFORCE2低的位準，貝ij輸出具有一邏輯低位 準之數位信號。 參看圖7B，内部電源電壓VIPWR由第一分壓器205調 整，但參考電源電壓VFORCEl=VM_REF或VFORCE2= VM—REF輸入至比較器209，而非由第二分壓器207進行分 割。亦即，圖7B展示無第二分壓器207之轉換裝置201。 内部電源電壓VIPWR(粗線）由第一分壓器205分割且轉 換為一經分割的内部電源電壓VIPWR(點線）。本文中，輸 出具有經調整的位準VMJREF之參考電源電壓VFORCE1或 VFORCE2。比較器209執行圖7A中所示之同一操作，以基 於比較結果產生數位信號VM_OUT。 圖8基於複數個參考電源電壓說明描繪内部電源電壓的 數位化之時序圖。 如圖示，將内部電源電壓VIPWR與複數個參考電源電壓 進行比較。本文中，為了執行内部電源電壓VIPWR之數位 化，使用具有1.5至2.0的範圍中之不同位準的十一個參考 電源電壓。比較器209將十一個參考電源電壓中之每一者 與内部電源電壓VIPWR進行比較以基於每一比較結果產生 十一個數位信號。 十一個數位信號之轉變邊緣可粗略地展示内部電源電壓 yiPWR之改變。若參考電源電壓之間的位準差較窄且使用 了比上述情況多的參考電源電壓，則可精確地取樣内部電 源電壓VIPWR之改變。 如上所述，為了克服習知内部電源電壓監視裝置之限制 117602.doc -16- 200816209 (例如’在封裝一半導體裝置後檢查内部電源電壓之位準 的困難，及監視位準狹窄或微小擺動之内部電源電壓的另 一困難），本發明提供内部電源電壓之數位化及内部電源 電壓經由一襯墊之傳輸，以使得在封裝一半導體裝置後可 監視内部電源電壓。 若用於檢查内部電源電壓之位準的裝置處於半導體裝置 之晶片内’則該裝置可支援監視在複數個節點上供應或經 ζ) 由複數個襯墊供應至複數個内部功能區塊的内部電源電壓 之位準改變的操作。 另外，本發明可支援監視諸如電源電壓（VDD)之電源電 壓或自一外部電路（而非由一内部功能區塊產生的内部電 源電壓）輸入的控制/資料信號之位準改變之操作。 然而’若該内部電源電壓既不改變很大，亦不顯著地受 到雜訊之影響，則可簡化内部電源電壓監視裝置。 圖9況明根據本發明之另一實施例的内部電源電壓監視 Q 裝置之方塊圖。 如圖示，該内部電源電壓監視裝置包括一輸入單元 8〇1 夕工器803、一測試模式決定單元805及一預定襯 墊 807。 輸入早元801接收一内部電源電壓且將該内部電源電壓 傳遞至夕工器803内。回應於一測試致能信號TVM_EN， 夕工為803輸出該内部電源電壓至預定襯墊8〇7。本文中， 多工器803可由圖6A至圖6C中所示之多工單元217_八至 217—C取代。又’測試模式決定單元即$可由圖2及圖4中所 117602.doc 200816209 示之測試模式決定區塊2 19取代。 預定襯墊807為僅用於檢查内部電源電壓之位準的κ視 襯墊。因此，當在封裝一半導體裝置後執行測試時，可藉 由使用預定襯墊807而不移除用於暴露耦接至内部電源電 壓之内部襯墊的封裝材料而形成該測試。 如上所述，當該内部電源電壓既不改變很大，亦不顯著 地受到一雜訊之影響時，其可有效地監視内部電源電屢之 位準以僅經由該預定襯墊擷取該内部電源電壓至一外部測 試器。 雖然圖式中未展示，但可基於輸入的信號或邏輯元件之 特徵而改變根據本發明之實施例的轉換裝置及輸出裝置。 舉例而言，雖然第一及第二分壓器205及207包括複數個電 阻器，但可藉由諸如電晶體之其他主動或被動元件形成該 第一及該第二分壓器。 本發明提供一種用於在封裝一半導體裝置後監視一内部 電源電壓及基於一監視結果產生一數位信號之設備及方 法。又’本發明提供一種用於精確地監視内部電源電壓之 窄擺動範圍之設備及方法。 如上所述，本發明藉由使用一比較單元對參考電源電壓 與内部電源電壓之間的差執行數位化，且經由用於監視半 導體裝置内或外之内部電源電壓之位準的襯墊而傳輸該經 數位化的差。因此，可有效且精確地辨識内部電源電壓之 窄擺動範圍。 另外，本發明提供對檢查一裝置之效能之精確分析及對 117602.doc -18- 200816209 製造或設計下一步半導體裝置之有效導引。雖然封裝了根 據本發明之半導體妒f r 了根 “ 體4置但可經由-耦接至襯墊之針腳輸 出内部電源電壓。若必要， 電愿之位準。 卜以置[視内部電源 然已相對於特定實施例描述了本發明，但熟習此項技 術者將易瞭解’在不脫離如下列申請專利範圍中所界定之

本發明的及範疇之情況下，可進行各種改變及修改。 【圖式簡單說明】 圖1說明-習知内部功率監視裝置之方塊圖。 圖2說明根據本發明之—實施例的内部功率監視裝置之 方塊圖。 圖3A及圖3B說明根據本發明之實施例的圖2中所示之第 一及第二分壓器之示意性電路圖。 圖4說明圖2中所示之測試模式決定區塊的一部分之示意 性電路圖。 〇 ® 5說明圖2中所示之比較器及緩衝單元之示意性電路圖。 圖6A至圖6C說明根據本發明之實施例的圖2中所示之多 工單元之示意性電路圖。 圖7A及圖7B說明描述圖2中所示之内部功率監視裝置的 操作之時序圖。 圖8說明基於複數個參考電源電壓描繪内部電源電壓的 數位化之時序圖。 圖9說明根據本發明之另一實施例的内部功率監視裝置 之方塊圖。 117602.doc •19- 200816209 【主要元件符號說明】 201 轉換裝置 203 輸出裝置 205 第一分壓器 205_ _A 第一分壓器 205_ _B 第一分壓器 207 第二分壓器 207_ 一 k 第二分壓器 207_ _B 第二分壓器 209 比較單元/比較器 211 靜電放電（ESD)單元 213 輸入概塾 215 緩衝單元 217 多工單元 217_ _A 多工單元 217_ 一 B 多工單元 217_ _C 多工單元 219 測試模式決定區塊 221 襯墊 601 輸出控制器 603 資料輸出區塊 605 數位信號輸出區塊 801 輸入單元 803 多工器 117602.doc -20- 200816209 805 807 DOUT_EN INV1、INV2、INV3、 INV4、INV5、INV6、 INV7、INV8、INV9、 測試模式決定单元 預定襯墊 資料輸出致能信號 反相器 INV10、INV12、INV13、 INV14、INV15、INV16、 INV17、INV18、INV19、

INV20 Nl、Ν2、Ν3、Ν4、Ν5、電晶體 Ν6、Ν7、Ν8、N9NMOS ί) NAND1 NAND2 NAND3 NOR2 NOR3 NOR4 NOR5 第一邏輯反及閘 第二邏輯反及閘 第三邏輯反及閘 第二邏輯反或閘 第三邏輯反或閘 第四邏輯反或閘 第五邏輯反或閘 PI、Ρ2、Ρ3、Ρ4、Ρ5、 電晶體 Ρ6、P7PMOS Rl、R2、R3、R4、R5、 電阻器 R6、R7、R8、R9、R10、

Rll 、 R12 117602.doc -21 - 200816209 TGI、TG2、TG3、TG4、 TG5、TG6 TVM ΕΝ TVMO、TVM1、TVM2

VDD VFORCE、VF0RCE1、

VFORCE2 VIPWRO、VIPWR1、 VIPWR2 VIPWR VM_OUT VSS 傳輸閘 測試致能信號 測試選擇信號 電源電壓 參考電源電壓 内部電源電壓 内部電源電壓 數位信號 接地電壓 117602.doc -22-

Claims (1)

1. 200816209 十、申請專利範圍： 1· 一種用於監視一用於在一半導體梦 ^ ^ 衣置中使用之内部電源 電壓之設備，其包含： 一轉換裝置，其用於將一内部雷 电原電壓與一參考電源 測試模式 信號而傳輸該 電壓之間的一差轉換為一數位信號；及 一輸出裝置，其用於回應於 數位信號。 2.如請求項1之設備，其中該轉換裝置包括· 一第一分壓器，其用於以一箱令lL + 用於 預疋比率分割該内部電源 電壓之一位準； 一弟二分壓器，其用於以該子苜金α古 系預疋比率分割該參考電源 電壓之一位準；及 3· 出 一比較單元，其用於比較該第一 以產生該數位信號。 與該第二分壓器之輸 U 4. 如請 阻器 定的 如請 輸閘 求項2之σ又備’其中该第一分壓器包括至少兩個電 ，該等電&器用於以一基於該等電阻器之電阻而確 電阻比率來分割該内部電源電壓之該電壓位準。 求項2之設備，其中該第一分壓器進一步包括一傳 ，該傳輸閘用於回應於該測試模式信號而傳輸該内 部電源電壓。 5. 如請求項2之設備，其中該内部電源電壓包括供應至包 括於s亥半導體裝置中之不同功能單元以用於支援該等功 月I單元之操作的複數個内部電源。 6. 如請求項5之設備，其中該第一分壓器包括複數個電阻 117602.doc 200816209 器及至少

   同電阻比率來分割該蓉肉邬带、、κ 號而以不

   該數目。

   吕’其等同於該第一分壓器。 9·如請求項丨之設備，其中該轉換裝置進一步包括： 一輸入襯墊，其供應有該參考電源電壓；及 一靜電放電單元，其耦接於該輸入襯墊與該第二分壓 器之間。 1 〇·如請求項1之設備，其中該輸出裝置包括： 緩衝單元’其用於緩衝該數位信號；及 一多工單元，其用於回應於該測試模式信號而將該數 位信號傳輸至一襯墊。 11·如請求項10之設備，其中該多工單元包括： 一第一反相器，其用於使該測試模式信號反相； 一邏輯反及閘，其用於對該數位信號及該測試模式信 號執行一邏輯反及運算； 一邏輯反或閘，其用於對該數位信號及一自該第一反 相器之輸出執行一邏輯反或運算； 一 PMOS電晶體，其具有一耦接至該邏輯反及閘之閘 極，及 一 NMOS電晶體，其具有一耦接至該邏輯反或閘之閘 117602.doc 200816209 極’其中-在該PM〇S與該NM〇s電晶體之間的一節點上 供應之“號係輸出為至該襯墊之資料。 12·如請求項11之設備’丨中偶數個反相器位於該邏輯反及 1…亥PMQS電日日體之間及該邏輯反或閘與該電晶 體之間。 13.

   14. 15. 如凊求項9之設備，其中該襯墊包括一用於位址輸入/輸 出之位址襯墊、一用於資料輸入/輸出之資料襯整及一不 適於資料存取之監視襯墊。 如請求項1G之設備，其中該多卫單元在-資料存取期間 進：步回應於-資料輸出致能信號而傳輸資料。 如睛求項10之設備，其中該多工單元包括： -資料輸出區塊，其用於將資料傳遞至該襯塾； 一數位㈣輸出區塊’其用於回應於該測試模式信號 而將该數位信號傳遞至該襯墊；及

   16. —輪出控制n ’其用於回應於該測試模式信號及一資 枓輸出致能信號而控制該資料輪出區塊。 如請求項15之設備’其中該輪出控制器包括： —汉相器’其用於使該資料輸出致能信號反相；及 :邏輯反或閘’其詩對該測試模式信號及該反相器 之輸出執行一邏輯反或運算。 17.如請求項15之設備，其中該資料輪出區塊包括： 第一反相器，其用於使 相； 該輪出控制器之輸出反 一邏輯反及閘 其用於對該資料 及該自該輸出控制器 H7602.doc 200816209 之輸出執行一邏輯反及運算； 一邏輯反或閘，其用於對該資料及一自該第一反相器 之輸出執行一邏輯反或運算； PMOS電晶體，其具有一耦接至該邏輯反及閘之閘 極；及 NMOS電晶體，其具有一耦接至該邏輯反或閘之閘 極其令一在該PMOS與該NMOS電晶體之間的一節點上 供應之信號係輸出為至預定襯墊之該資料。 18.如睛求項17之設備，其中偶數個反相器位於該邏輯反及 閘與4 PNJOS電晶體之間及該邏輯反或閘與該NM〇s電晶 體之間。 女明求項1 5之沒備，其中該數位信號輸出區塊包括： 一第一反相器，其用於使該測試模式信號反相； 邏輯反及閘，其用於對該數位信號及該測試模式信 號執行一邏輯反及運算； 一邏輯反或閘，其用於對該數位信號及一自該第一反 相器之輸出執行一邏輯反或運算； 一 PMOS電晶體，其具有一耦接至該邏輯反及閘之閘 極；及 一 NMOS電晶體，其具有一耦接至該邏輯反或閘之閘 極，其中一在該PMOS與該NMOS電晶體之間的一節點上 ί、應之仏號係輸出為至該預定襯墊之該數位信號。 2〇·如請求項19之設備，其中偶數個反相器位於該邏輯反及 閘與該Ρ Μ Ο S電晶體之間及該邏輯反或閘與該Ν Μ 〇 s電晶 117602.doc 200816209 體之間。 21. 種用於I視一在一半導體記憶裝置内使用之内部電源 電壓之設備，其包含： 一電壓輸入裝置，其用於感應—電源電壓之一位準以 產生一對應於該所感應位準之信號；及 -輸出裝置，其用於回應於1試模式信號而傳輸該 信號。 22. 如請求項21之設備，其中該輸出裝置包括： 一第一反相器，其用於使該測試模式信號反相； 邏輯反及閘，其用於對該信號及該測試模式信號執 行一邏輯反及運算； 一邏輯反或閘，其用於對該信號及一自該第一反相器 之輸出執行一邏輯反或運算； 一 PMOS電晶體，其具有一耦接至該邏輯反及閘之閘 極；及 y 一 NM〇S電晶體，其具有一耦接至該邏輯反或閘之閘 極’其中一在該PMOS與該NMOS電晶體之間的一節點上 供應之信號係輸出為至一襯墊之該資料。 23 ·如睛求項22之設備，其中偶數個反相器位於該邏輯反及 閘與5亥PMOS電晶體之間及該邏輯反或閘與該NMOS電晶 體之間。 24·如請求項21之設備，其進一步包含一資料輸入裝置，該 資料輪入裝置用於回應於該測試模式信號而將資料傳遞 至5亥輪出裝置。 117602.doc 200816209 25. 如請求項24之設備，其中該信號係經由至少一襯墊而輸 出，該至少一襯墊包括一用於位址輸入/輸出之位址襯 墊、一用於資料輸入/輪出之資料襯墊及一不適於資料存 取之監視襯墊。 26. 如請求項25之設備，其中該輸出裝置包括： 一資料輸出區塊，其用於將該資料傳遞至該至少一襯 墊；

   27. :信號輸出區塊’其用於回應於該測試模式信號而將 該k號傳遞至該至少一襯塾；及

   器 -輪出控制器’其用於回應於該測試模式信號及一 料輸出致能信號而控制該資料輸出區塊。 如請求項26之設備，其中該輸出控制器包括： -反相器，其用於使該資料輸出致能信號反相；及 :邏輯反或閘，其用於對該測試模式信號及該反相 之该輪出執行一邏輯反或運算。 〇 28.如請求項26之設備，其中該資料輸出區塊包括： 一第一反相器，其用於使一自該輪出> 相· Κ輸出控制器之輸出反 雙铒反及閘 么侧控制器 之輸出執行一邏輯反及運算 邏輯反或閘，其用於對該資料及一自 之輪出執行一邏輯反或運算； Z 反相為 pM〇s電晶體，其具有一耦接至該邏 極；及 、铒反及閘之閘 117602.doc 200816209 一 NMOS電晶體，其具有一耦接至該邏輯反或閘之閘 極，其中一在該PMOS與該NMOS電晶體之間的一節點上 供應之第二信號係輸出為至該至少一襯塾之該資料。 29·如請求項28之設備’其中偶數個反相器位於該邏輯反及 閘與該PMOS電晶體之間及該邏輯反或閘與該NM〇s電晶 體之間。 3 0·如請求項26之設備，其中該信號輸出區塊包括·· 一第一反相器，其用於使該測試模式信號反相； 一邏輯反及閘，其用於對該數位信號及該測試模式信 號執行一邏輯反及運算； 一邏輯反或閘’其用於對該數位信號及一自該第一反 相器之輸出執行一邏輯反或運算； 一 PMOS電晶體，其具有一耦接至該邏輯反及閘之閘 極；及 一 NMOS電晶體，其具有一耦接至該邏輯反或閘之閘 Q 極，其中一在該PM〇S與該NMOS電晶體之間的一節點上 供應之第二信號係輸出為至該預定襯墊之該信號。 3 1 ·如請求項3 1之設備，其中偶數個反相器位於該邏輯反及 閘與該PMOS電晶體之間及該邏輯反或閘與該NMOS電晶 體之間。 32· —種用於監視一用於在一半導體裝置中使用之内部電源 電壓之方法，其包含： 將一内部電源電壓與一參考電源電壓之間的一差轉換 為一數位信號；及 117602.doc 200816209 回應於—測試模式信號而傳輸該數位信號。 33. 如請求項32之方法，其中該轉換該差包括： 以預定比率分割該内部電源電壓之一位準； 以忒預定比率分割該參考電源電壓之一位準；及 比較該第-與該第二分壓器之輸出 號。 度玍孩數位 34. 如請求項32之方法，其中該傳輪該數位信號包括： 緩衝該數位信號；及 回應於該測試模式信號而將該數位 墊。 叫王一； 35·如請求項34之方法，其中該傳輸該數位信號進—牛勺 在一資料存取期間回應於該測試模式信號及二^ 致能信號而輸出資料。 、’、、雨i 36. -種用於監視-在—半導體記憶裝置内使用之 電壓之方法，其包含·· 電^ U 感應一電源電壓之-位準以產生一對應於 準之信號；及 ^應七 回應於一測試模式信號而傳輸該信號。 37·如請求項36之方法，其中該傳輸該信號包括·· 緩衝該信號；及 回應於該測試模式信號而將該信號輸出至一概墊 38·如請求項37之方法，其中該傳輸該信號進一步包括。一 資料存取期間回應於該測試模式信號及一資料轸在二 信號而輸出資料。 μ出致能 117602.doc