TW200815973A - CPU power-on control circuit - Google Patents

Description

200815973 九、發明說明： 【發明所屬之技術領域】 本發明是有關於一種電源啟動電路，特別是指一種應 用於ATCA系統之CPU電源啟動控制電路。 ‘ 【先前技術】 • PICMG(全球工業電腦製造組織）訂定一個滿足高呑吐量 及高可靠性的電腦平台標準，並發佈了 PICMG3.0規範—先 進的通訊電腦架構（ATCA)。根據PICMG3.0規範，每個 馨 ATCA系統之前板（front board)的耗電量必須小於200W，輸 入電壓範圍須在-36V到-72V之間。因此，降低前板之處理 器電源消耗和電源管理成為系統設計時主要考量問題之一。 如圖1所示，是習知一種ATCA系統之前板的電源管 理機制，前板（電路板）11具有雙CPU(下稱CPU0及CPU1) ，且根據ATCA Zonel電源連接器的時序，當前板u經由 Zonel電源連接器（圖未示）與系統之機箱12連接時，來自 系統機箱的-48V電源電壓P48V經由Zonel電源連接器（圖 ® 未示）輸入前板11之一電壓轉換單元13中，由電壓轉換單 ’ 元13根據電路元件適用之電源，進行適當的電壓降壓轉換 ，以產生多種不同電壓源輸出，並輸出一電源正常通知訊號 VTT一PG00D給控制CPU電源啟動的一可程式邏輯電路 (FPGA 或 CPLD)14 〇 可程式邏輯電路14其透過内部之邏輯電路偵測來自兩 個CPU的第一滙流排選擇訊號cPUO_BSELO_3P3及 CPU1JBSEL0 一 3P3 ，及第二滙流排選擇訊號 200815973 CPUOJBSEL1—3P3 及 CPU1-BSEL1—3P3，並根據訊號 CPU1—SKTOCC_N決定是否分別輸出致能訊號VRDO JEN及 VRD1—EN給後端的兩個電壓調整器15、16，使根據致能訊 號VRD0_EN及VRD1—EN分別輸出電源P_VCCP0及 P_VCCP1給CPUO及CPU1，即完成CPU的電源開啟動作 〇 然而，由於前板11使用習知的可程式邏輯電路（FPGA 或CPLD)14進行電源管理控制，需要先進行程式規劃，再 將程式燒錄到FPGA或CPLD晶片中，使得生產線必須增加 程式化（programming)可程式邏輯電路14的流程，此外， 由於可程式邏輯電路14除了電路結構複雜，體積龐大，需 佔用電路板較大的面積外’並且具有1¾零件成本。 【發明内容】 本發明之目的，係在提供一種可減少電路板的使用面 積、免除程式化流程並簡化控制線路之CPU電源啟動控制 電路。 於是，本發明CPU電源啟動控制電路，設在一電路板 上，以根據電路板上之CPU滙流排選擇訊號及一電源轉換 單元輸出之一電源正常通知訊號，控制一電壓調整器，使 適時供電給電路板上之CPU，該控制電路包括一第一邏輯 單元，——第二邏輯單元、一第三邏輯單元及一第四邏輯單 元。該第一邏輯單元接受至少一 CPU的一第一滙流排選擇 訊號，及一第二滙流排選擇訊號，並分別對該第一及第二 滙流排選擇訊號進行邏輯”互斥或”運算，以對應輸出一第一 6 200815973 訊號及一第二訊號。該第二邏輯單元接受該第一及第二訊 號，並對該第一及第二訊號進行邏輯”及”運算，以輸出一符 合訊號。該第三邏輯單元連接該第二邏輯單元，並受一外 部訊號控制，以決定是否輸出該符合訊號。該第四邏輯單 元連接該第三邏輯單元並接收該電源正常通知訊號，並對 該符合訊號及該電源正常通知訊號進行邏輯”及”運算，以輸 出一致能訊號控制該電壓調整器供電給CPU。 藉由以硬體邏輯閘組成CPU電源啟動控制電路3，取 代習知需要程式化的可程式邏輯電路（FPGA或CPLD)，不 但能免除生產線對可程式邏輯電路進行程式化的製程，而 且使用價廉體體小之邏輯閘元件，除了可降低製造成本， 更能減少電路板面積的佔用。 【實施方式】 有關本發明之前述及其他技術内容、特點與功效，在 以下配合參考圖式之一個較佳實施例的詳細說明中，將可 清楚的呈現。 參閱圖2及圖3所示，是本發明CPU電源啟動控制電 路的一較佳實施例，其應用在ATCA系統之電源管理機制 中，以達成CPU電源順序地啟動。 ATCA系統主要包括一機箱21及一透過一背板（圖未示 )與機箱21電連接之前板一電路板（前板）22,且本實施例之 電路板22設有兩個中央處理器CPU0及CPU1 (以下簡稱 CPU0及CPU1)，以及兩個提供電源給CPU0及〔卩1；1的電 壓調整器211、212。 7 200815973 且根據設在背板之ATCA Zonel電源連接器的時序，來 自系統機箱21的一電壓訊號P48V(-48V)經由Zonel電源連 ' 接器（圖未示）輸入電路板22之一電壓調整單元20中，且該 電壓調整單元20包含進行下列功能的裝置： ' 電壓訊號P48V送入一電源控制器200中，當電壓訊號 • P48V輸入正常，機箱21輸出一致能訊號PS—ENABLE令電 源控制器200輸出電壓訊號P48V及另一致能訊號 ENABLE—P5V一STBY給一電壓轉換單元201(其中包含 φ 48V轉5V的電壓轉換器，及一 5V轉3.3V的電壓調整器和 一 5V轉1.5V的電壓調整器），並輸出一待機電壓訊號 P3V3-STBY(即3.3V電壓）給一電源管理器（BMC，Baseboard Management Controller ， 一晶片 ）202 和系統（ESB6300 、SUPER I/O，圖未示）。

然後’電源管理器202與Shell Management Board溝通 (Shell Management Board，簡稱SMB，是管理機箱用的，設 於外部機箱21，使機箱21可透過SMB與BMC溝通）；同 _ 時，電源控制器200輸出電壓訊號P48V給一-48 V ^12V r 之電壓轉換器203，當電源管理器202讀取來自機箱21之

Shell Management Board 之一 IMPI 命令時，即送出一 POWER-ON訊號給電壓轉換器203，使將-48V轉成12V炎 輸出給四組電壓轉換器204(型號ISL6525)、205(型號 ISL6525)、206(型號 RT9214)及 207(型號 RT9214)，使分別 產生電壓訊號 P5V(5V)、P3V3(3.3V)、P1V5(1.5V)及 PI V8(L8V)輸出。 8 200815973 其中電壓轉換器204、205在輸出電壓訊號P5V及 P3 V3後，會分別輸出一電源正常通知訊號P5 V^PWRGD及 P3V3一PWRGD給一反及閘（NAND)208，使進行邏輯 ”NAND”運算後，輸出一電源正常通知訊號 P3V3一P5VJPWRGD控制電壓轉換器206輸出電壓訊號 • P1V5(1.5V)給一處理CPU電源的電壓轉換器210，並送出 一電源正常通知訊號P1V5—PWRGD給電壓轉換器207和一 反及閘（NAND)209，以令電壓轉換器207輸出電壓訊號 # P1V8(1.8V)，並送出一電源正常通知訊號ριν8一PWRGD給 反及閘（NAND)209，當電壓轉換器206及207分別送出電源 正常通知訊號P1V5一PWRGD、P1V8一PWRGD給反及閘209 後，反及閘209輸出一電源正常通知訊號 CPU一VTTEN一OK—N 給 1.5V 轉 1.05V 的電 Μ轉換器 210, 使輸出一電壓訊號VCCP( 1·05 V)給電壓調整器211及212, 並送出一電源正常通知訊號VTTJPGOOD給本實施例之 CPU電源啟動控制電路3。 ® 如圖3所示，CPU電源啟動控制電路3包括一第一邏 ' 輯單元31、一第二邏輯單元300、一第三邏輯單元301、 一第四邏輯單元37及一第五邏輯單元38。 第一邏輯單元31是使用一包含有六顆互斥或閘（x〇r) 的積體電路（1C)之其中兩顆互斥或閘，其中一顆互斥或閘的 輸入端分別連接CPU0及CPU1的一第一滙流排選擇訊號 CPU0一BSEL0一3P3、CPU1JBSEL0-3P3，其中另一顆互斥或 閘的輸入端分別連接CPU0及CPU1的一第二滙流排選擇訊 9 200815973 號 CPUO—BSELl—3P3、CPU1JBSEL1—3P3。而該二互斥或閘 的輸出端分別連接第二邏輯單元300。 第二邏輯單元300包括兩反相器32、33及一及閘34。 兩反相器32、33的輸入端分別與兩互斥或閘的輸出端連接 。當 CPU0 及 CPU1 的第一滙流排選擇訊號 CPUC^BSELO—3P3、CPU1_BSEL0—3P3 相同（同為 0 或同為 1)時，互斥或閘輸出訊號BSELO_OK_N(邏輯”〇”）給反相器 32，使輸出訊號BSELO—OK(邏輯”1”）；同樣地，當CPU0 及CPU1的第二滙流排選擇訊號CPUO—BSEL1_3P3、 CPU1-BSEL1_3P3相同（同為0或同為1)時，互斥或閘輸出 訊號BSELl_OK—N(邏輯”0”）給反相器33，使輸出訊號 BSELl—OK(邏輯”1”）。 及閘34連接反相器32、33的輸出端，並於反相器32 、33輸出訊號BSELO—OK及BSELl—OK時，輸出一符合訊 號BSEL—MATCH(邏輯”1”）給第三邏輯電路301。 第三邏輯單元301包括串接之一第一開關35及一第二 開關36，其皆為一三態開關。第一開關35與及閘34之輸 出端連接，並受一外部訊號CPUl_SKTOCC—N(.是一偵測 CPU有無安裝的信號，來自於CPU)控制，以決定是否將符 合訊號BSELJS4ATCH(邏輯”1”)輸出至第二開關36。第二開 關36受一跳線器（Jumper)39控制，以決定是否將其輸入端 訊號（符合訊號BSEL-MATCH)輸出至第四邏輯單元37。 在本實施例中，第四邏輯單元37是一及閘，當第二開 關36輸出符合訊號BSEL一MATCH(邏輯”1”)及閘37，且及 10 200815973 閘37收到來自上述電壓轉換器210之電源正常通知訊號 VTT JPGOOD時，即輸出一致能訊號VRDO—EN給電壓調整 器211，使輸出一電壓訊號P—VCCP0給CPU0 ;同時，致能 訊號VRD0_EN給第五邏輯單元38。 第五邏輯單元38是一三態開關，其輸入端連接及閘37 ，輸出端連接另一電壓調整器212，並受外部訊號 CPU1_SKT0CC_N控制，以決定是否送出致能訊號 VRD1—EN給電壓調整器212，使輸出電壓訊號P—VCCP1給 CPU1 〇 此外，如圖2所示，電壓調整器211、212在輸出電壓 訊號P_VCCP0、P—VCCP1的同時，會分別輸出一電源正常 通知訊號 CPUO—VRD—PWRGD、CPU1—VRDJPWRGD 給一 反及閘213，使對訊號進行邏輯運算後，輸入電路板22上 之南橋晶片214，即完成了整體系統的電源開啟動作。 當然本實施例除了可對上述雙CPU進行電源控制之外 ，亦可對單一 CPU進行電源控制，亦即當電路板只設有 CPU0 時，只需將 CPU0之第一滙流排選擇訊號 CPU0_BSEL0_3P3同時輸入第一邏輯單元31之同一互斥或 閘的兩輸入端，並將CPU0之第二滙流排選擇訊號 CPU0JBSEL1—3P3同時輸入第一邏輯單元31之另一互斥或 閘的兩輸入端，即可對CPU0進行如同上述之CPU電源啟 動控制。 由上述說明可知，本發明藉由以硬體邏輯閘組成CPU 電源啟動控制電路3，取代習知需要程式化的可程式邏輯電 11 200815973 路（FPGA s CPLD)，不但能免除生產線對可喊邏輯電路 進仃程式化流程，簡化製程’而且使用價廉之邏輯閉元件 ’製造成本亦較可程式邏輯電路相對減少，並能減少電路 板面積的佔用。 ^惟以上所述者，僅為本發明之較佳實施例而已，當不 能以此限定本發明實施之範圍，即大凡依本發㈣請專利 祀圍及發明說明内容所作之簡單的等效變化與修飾，皆仍

屬本發明專利涵蓋之範圍内。 【圖式簡單說明】 電源管理電路 圖1是習知一種使用可程式邏輯電路的 方塊示意圖； 圖2是本發明 ’其中顯示一應用 的電路方塊圖；及 CPU電源啟動控制電 J敎佳實施例 CPU電源啟動控制電路 <I源f理電路 圖3是本實施例CPU電源啟動控制

黾路的詳細電路圖 12

200815973 【主要元件符號說明】 20電壓調整單元 22電路板 201電壓轉換單元 203〜207、210電壓轉換器 211、212電壓調整器 4 CPU電源啟動控制電路 32、33反相器 35第一開關 37第四邏輯單元 39跳線器 301第三邏輯單元 21機箱 200電源控制器 202電源管理器 208、209、213 反及閘 214南橋晶片 3 1第一邏輯單元 34及閘 36第二開關 38第五邏輯單元 300第二邏輯單元 13

Claims (1)

1. 200815973 十、申請專利範圍： 1· 一種CPU電源啟動控制電路，設在一電路板上，以根據 毛路板上之CPU滙流排選擇訊號及一電源轉換單元輪出 之一電源正常通知訊號，控制一電壓調整器，使適時供 電給電路板上之CPU，該控制電路包括： -第-邏輯單it，接受至少-CPU 0卜第一通流排 選擇訊號，及一第二滙流排選擇訊號，並分別對該第一及

   第二滙流排選擇訊號進行邏輯”互斥或，，運算，以對應輸出 一第一訊號及一第二訊號； 一第二邏輯單元，接受該第一及第二訊號，並對該 第一及第二訊號進行邏輯，，及，，運算，以輪出一符合訊號^ 一第三邏輯單元，連接該第二邏輯單元，並受一外 邛汛號控制，以決定是否輸出該符合訊號；及 、一第四邏輯單元，連接該第三邏輯單元並接收該電 源正常通知訊號，並對該符合訊號及該電源正常通知訊號 進行邏輯及”運异，以輸出一致能訊號控制該電壓調整器 供電給CPU。 2·依申請專利範圍第丨項所述之cpu電源啟動控制電路， 其中該電路板設有兩個CPU，每一 CPU皆具有第一及第 二滙流排選擇訊號，且第一邏輯單元包含兩個互斥或閘 /、中互斥或閘的輸入端分別連接兩CPU的第一匯流 排選擇訊號，並於兩輸入訊號相同時，輸出該第一訊號 其中另一互斥或閘的輸入端分別連接兩CPU的第二匯 机排選擇訊號，並於兩輸入訊號相同時，輸出該第二訊 14 200815973 • 號。 、3·依中請^利範圍第2項所述之咖電源啟動控制電路， 二^弟—痛單元包括兩反相器及—及閘，各反相器 • 认'^刀別連接该二互斥或閘的輸出端，各反相器的 • 輸出端分別連接該及閘的輸入端。 申:專利fc圍第3項所述之cpu電源啟動控制電路， 其中㈣三邏輯單元是_三態開關，其輸人端與該及閉 =出端連接，並受該外部訊號控制，以決定是否輸出 響 该付合訊號。 5.依申請專利範圍第4項所述之㈣電源啟動控制電路， ”括-跳線器，且該第三邏輯單元包括兩個串接之三 相I前一個三態開關之輸入端與該第二邏輯單元連 接外亚X邊外部訊號控制，後—個三態開關的輸出端與 °亥第四邏輯單元連接，並受該跳線器控制。 6·=申請專利範圍第5項所述之CPU電源啟動控制電路， Φ 纟中電路板設有兩個分別供電給兩冑CPU之電壓調整器 :且該第四邏輯單元包括-及閘，該及閘接受該符合訊 说及该電源正常通知訊號，以輸出該致能訊號控制該二 電壓調整器供電給CPU。 — 7·依申請專利範圍第6項所述之cpu電源啟動控制電路， 更包括一第五逛輯單兀，且該及閘輸出之致能訊號分別 送至一電壓調整器及該第五邏輯單元，而第五邏輯單元 的輸出連接另一電壓調整器，且第五邏輯單元受該外部 號L制，以決疋疋否輸出該致能訊號給該電壓調整器 15 200815973 8. 依申請專利範圍第7項所述之CPU電源啟動控制電路， 其中該第五邏輯單元是一三態開關，其輸入端接受該致 能訊號輸入，其輸出端連接該電壓調整器。 9. 依申請專利範圍第1項所述之CPU電源啟動控制電路， 其中該CPU電源啟動控制電路係設置在ATCA系統之一 前板上，該前板透過一背板與系統之一機箱電連接。

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