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TW200814301A - Multi-trapping layer flash memory cell - Google Patents

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TW200814301A
TW200814301A TW096108577A TW96108577A TW200814301A TW 200814301 A TW200814301 A TW 200814301A TW 096108577 A TW096108577 A TW 096108577A TW 96108577 A TW96108577 A TW 96108577A TW 200814301 A TW200814301 A TW 200814301A
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TW
Taiwan
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layer
layers
adjacent
semiconductor
composite
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Application number
TW096108577A
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English (en)
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TWI368316B (en
Inventor
Ming-Tsong Wang
Tong-Chern Ong
Original Assignee
Taiwan Semiconductor Mfg
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
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Publication of TW200814301A publication Critical patent/TW200814301A/zh
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Publication of TWI368316B publication Critical patent/TWI368316B/zh

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Description

200814301 — 九、發明說明： 【發明所屬之技術領域】 本發明係有關於一種半導體元件，且特別有關於一 種記憶胞，且更有關於一種快閃記憶胞之結構與製造方 法0 【先前技術】 近幾年，快閃記憶體越來越盛行。一典型的快閃圮 憶包括-記憶體陣列，且該記憶體陣列係包括眾多的快 閃δ己憶胞。其中-種常見的快閃記憶體就是單—電晶體 快閃記憶體’其中每—個快閃記憶胞係被製作成具有一 控制，極與-浮動閘極的場效電晶體。浮動閘極可以保 持電何且由-層薄薄的氧化物（穿遂氧化物）而與源極、 没極區域分開。可以藉由從汲極區域穿過穿 而將電子注射至浮動閘極，以使每—記憶胞充電。在ς 除操作中，藉由使電子透過穿遂氧化物層而穿透至基 板，則可以將電荷自浮動閘極移除。因此 閉極中存在與否可料定記憶胞中之數據。仃在斤動 β所以，如何降低快閃記憶體之寫入/抹除電璧， 疋亟待解決的問題。長久來， 物kF 通吊猎由減少穿遂氧化 / ^ 述目的。^，制單—電晶體快 引起明顧从、電儲存層 薄的穿遂氧化物層會 _ $漏電流問題。相較於厚的穿遂氧化 吕，儲存的電荷更有可· a匕、悉、岛@ μ + θ 仃更有了此透過薄的穿遂氧化物層而漏至 0503-A32585TWF/f〇rever769 5 200814301 基板。尤其是，由於電荷可以自由地流進浮動閘極的緣 故，所以如果穿遂氧化物層内有缺陷的話，則所有儲存 的電荷有可能透過此缺陷而漏出。 有一種使用矽氧氮氧矽（（poly_ ) Si-Si02-SiN-Si02-Si; SONOS)結構的方法，可以在不引 起嚴重電荷損失的情況下降低穿遂氧化物層之厚度。第i 圖係繪示一傳統SONOS快閃記憶胞之剖面圖。一穿遂氧 化物層2形成於一石夕基板3上。一包括區域1〇、I]之氮 化矽層（浮動閘極）4設置於穿遂氧化物層2上。氮化矽 層4包括用於俘獲且儲存代表數位數據“丨，，或之 電荷的局部陷阱（local trap)。一阻障層6形成於氮化 矽層4上，以避免電荷到達閘極電極8,其中該閘極電極 8通常由多晶矽組成。 在SONOS記憶胞中，電荷係儲存於由氮化矽構成之 不連續且電性隔離的陷阱中，而只有靠近氧化物缺陷之 被俘獲的電荷可以漏出。因此，在氮切層4内儲存不 只一個位兀是可能的。例如，藉由將源極區5接地，且 將汲極區7連接至-高轉，則f荷可以儲存於區域⑺ (位於所示結構之右側）。相反地，藉由將沒極區 =且將源極區5連接至—高電M，則電荷可以儲存於 域12 (位於所示結構之左側）。而且，業界正在探舍 ^儲存4個位元之方法與結構，其中每—側用於儲存^ 然而，現存之快閃記憶胞每一 個之容量無法超過 4 〇503-A32585TWF/forever769 6 200814301 右使:氮切作為儲存層之傳、统s_S記 通道而產生傳導帶不連續的現象。結 '、、、、有漏電流的問題而影響數據保留時間。為 題，則通常需要相對厚之氧化物。然而，厚的 乳化物會增加寫入/抹除之電壓。 予的 因此’業界亟需一種且有爭士奸六处1 保留時間之㈣記㈣。更大儲存能力與更長數據 【發明内容】 基於上述目的’本發明一較 導體元件，包括.—树佳貫㈣彳揭露了 一種半 半導體^ 切縣板；―頂部閘極，置於該 二堆疊閘極’介於該頂部閘極與該半 1基板之間’其中該堆疊閘極包括 ^^iSt〇ragelayer) =層所構成之群組，且;中該二:;丄n =二與二第二穿遂層鄰接之第二儲存層。上㈣ 體心牛更包括鄰接該第一儲存層之一阻障層。竹 包括本發實施例更揭露了-種；導體元件’ :括·一+導體基板；至少兩個複 體基板上方’其中該至少兩個複合層中每—;=+; 遂層與-位於該穿遂層上方之儲存層，：其; 兩個禝合層内之每一穿遂層之能帶間隙不小於下；穿遂 〇503-A32585TWF/forever769 7 200814301 層之能帶間隙，且i + + s , 穿遂層之能帶間隙; 3t ^ ^ ^ A卜万牙逐層之能帶間隙。上述半 方· It括：一阻障層，置於該至少兩個複合層上 :二頂部r雜’置於該阻障層上方；以及一源/汲 極^於位於該半導體基板内且鄰接該至少兩個複合層。 勺括:二月：一較佳實施例更揭露了-種半導體元件， 二二t體基板；—保留層，置於該半導體基板上； 一二稷5層’堆疊於該保留層上，其中每—個該至少 :::層包括一穿遂層與一位於該穿遂層上之儲存層， =中該保㈣之能帶切—鄰接之 間隙述半導體元件更包括：-阻障層，置於該至； 一複5層上方；一頂部閘極電極，置於該至少一複合層 =留:及一源/汲極區域，位於該半導體基板内且㈣: 本㈣另一較佳實施例更揭露了一種半導體元件， 包括：-半導體鰭（fin)，置於一基板之一頂部表面， 斜導體‘鰭具有兩個側壁與—頂部表面，其中該 二=_個源/汲極區域;-頂部閘： : 方且圍繞該半導體鰭之該兩個 貝'-堆㈣極’介於該頂部閘極與該半導體鰭之間。 j半導體元件更包括鄰接該第—儲存層之—阻障声。 ^該堆疊閘極包括：—第—穿遂層；-第-儲^ storage layer)，鄰接該第—穿遂層；以及—附加^ (add伽nallayer)，鄰接該第一穿遂層；其中該附加^ 〇503-A32585TWF/forever769 8 200814301 自由一保留層（retenti〇n 一。與一附加複合 ^ f之群組，且其中該附加複合層-第二穿遂層及一座 该第二穿遂層鄰接之第二儲存層。 "、 本發明另一較佳實施例揭露了 一種形成半導體元件 之方法’包括：提供—半導體基板，·形成—頂部閑極， 置於該半導體基板上方；形成—堆疊閘極，介於 二極與該半導體基板之間。其中形成該堆疊間極：步驟 广括.形成-第一穿遂層；形成一第一儲存層（ )，鄰接該第-穿遂層；以及形成一附加層（addhi〇nai layer)，鄰接該第一穿遂層，其中該附加層係選自由一 保留層（retention iayer)與一附加複合層所構成之群組， 且其中該附加複合層—第二穿遂層及—與該第二穿遂層 鄰接之第二儲存層。上述方法更包括形成與該第一儲； 層鄰接之一阻障層。 本發明另一較佳實施例揭露了 一種操作一多次俘獲 層（multi-trapping layer ; MTL)快閃記憶胞之方法，^ 括：提供該MTL快閃記憶胞；形成一頂部閘極，置於該 半導體基板上方，形成-堆疊閘極’介於該頂部閑極與 該半導體基板之間。其中形成該堆疊閘極之步驟包括： 形成一第一穿遂層；形成一第一儲存層（st〇ragelayer)， 鄰接該第-穿遂層；以及形成一附加層“—Μ layer)，鄰接該第一穿遂層，其中該附加層係選自由一 保留層（retention layer)與一附加複合層 且其中該附加複合層一第二穿遂層及一與該第二穿遂層 〇503-A32585TWF/forever769 9 200814301 = —儲存層。該MTL快閃記憶胞更包括與該第一 =:鄰接之一阻障層。上述方法更包括藉由在該頂部 ，才亟與該基板之間施加—第—電壓以編譯該mtl快閃記 :¾ I且藉由在该頂部閘極與該基板之間施加一第二電 壓以抹除該MTL快閃記憶胞的步驟。 【實施方式】 「 4了讓本發明之目的、特徵、及優點能更明顯易懂， 下文特舉較佳貫施例，並配合所附圖示，做詳細之說明。 本务月口兒明書k供不同的實施例來說明本發明不同實施 方式的技術特欲。其中，實施例中的各元件之配置係為 虎立月之用，並非用以限制本發明。且實施例中圖式標號 之邛刀重複，係為了簡化說明，並非意指不同實施例之 間的關聯性。 ^ 請參考圖式，其中相似的參考符號係透過不同角度 l 說明相似的元件，且下列圖式說明本發明之實施例。這 些圖式並不需要被縮放，而且為了說明之目的而在某些 例子中這些圖式已經被放大或簡化。熟悉此記憶之人士 應"亥了解根據本發明下列之實施可以做一些可能的應用 及變動。 第2圖係緣示本發明第一實施例之剖面圖，其中形 成一快閃記憶胞於一基板20之一頂部表面上。在一較佳 只加例中’基板2〇係由石夕或石夕錯等塊材所形成。在另一 較佳實施例中，基板20具有一絕緣層上覆矽（ s〇I)結 0503-A32585TWF/f〇rever769 10 200814301 ’ 構。基板20可以輕摻雜一 P型或N型雜質。因而在基板 20内形成包括P型或N型雜質之汲極區域22與源極區 域24 〇 在基板2 0内形成一堆疊閘極（閘極疊層）^而此堆 疊閘極包括複數個儲存層、複數個穿遂層、與一阻擋層 26。複數個儲存層係指儲存層20-1、儲存層20-2、…與 儲存層20-N。上述儲存層（與基板20)係被複數層穿遂 層隔開，而此複數層穿遂層就是指穿遂層18-1、穿遂層 18-2、…與穿遂層18-N，其中穿遂層18-N是一個大於0 的整數。較佳者，儲存層20-1〜20-N中每一層係由具有 電荷儲存能力的材料形成，包括（但不限於）氮化物、 多晶矽、含金屬之材料、氮化鋁（A1N )、氮化鎵鋁 (AlGaN )、奈米晶體（nano crystal )或其組合。 儲存層20-1〜20-N可以由具有高陷阱（trap)密度 之介電材料所構成，所以其電荷儲存能力高。在一較佳 實施例中，穿遂層18-1〜18-N中每一層包括Si02。另外， ^ 穿遂層18-1〜18-N可由高介電常數材料形成。有關於上 述儲存層、穿遂層之材料更詳細的内容將在後續段落敘 述。 於儲存層20-N上形成一阻障層。較佳者，此阻障層 具有低的漏電荷。因此，阻擋層26具有高傳導帶較好， 以致於有一高的阻障高度介於此阻擋層26之傳導帶與此 頂部閘極28之傳導帶之間，其中此阻障高度以大於3.1eV 者較佳。較佳者，此阻擋層26係由一高介電常數（k) 0503-A32585TWF/forever769 11 200814301 介電材料所組成，例如A1La〇3、HfA1〇3、Hf〇2、Ta 〇、 „、Zr〇2、Ti〇2、SrTi〇3或其組合。此阻擔層262 5 大於3.9者較佳，且以大於9者更佳。使用高介電 :數（Ή材料會在輯層26引起低的料，則在 :逐^之I降因而增加’使得編譯與抹除操作更有效 率。、，'σ果，編譯與抹除電壓因而降低。 頂部閘極28由導電材料形成，包 3雜多晶^型摻雜多晶秒、金屬、金屬石夕化物咬其 並中第係㈣第2圖所示—較佳實施例之能帶圖， 佳之，閘極28係由摻雜多晶物成。在一較 = := -1至穿遂層18_N，每一穿遂層 方穿遂層之傳導帶;且每一；==佳，於下 者低於下方穿遂層之價帶。因此， 等於下方穿象 中，至少-穿遂層 其餘穿遂層皆具有相同能帶間隙 在一較佳實_巾帶及/或能帶間隙。 ，用不同材料形成穿遂層18」〜18_Ν γ 例中，所有穿遂層叫叫 “轭 與多餘石夕等雜質以調整穿❹=S102。例如’添加氮 牙逐層18-1〜18-N之傳導帶與價 0503-A32585TWF/f〇reVer769 12 200814301 ;』虱’矽。在一第-較佳實施例中，穿遂層18 — 1、 :1〇、〇/ _3與^含氮之比率分別為25%、2〇%、15% -、〇在第一較佳實施例中，穿遂層18_〗、18_2、 5〇/3。:18 4 3 ^躲之比率分料 2G%、15%、10%與 〇一…、而’穿遂層18]所含之氮及/或多餘梦之比率可 以=於或低於上述料之數值。而且，相鄰穿遂層間之 比率差異可以大於或小於。 在si〇2 t添加氮具有降低穿遂層之能帶間隙的效 果’且添加愈多氮則愈能降低能帶間隙。相似地，在桃 中添加多射具有降低Si〇2層與附近層間之阻障高度的 效果。因此，同時添加氮與多餘石夕有助於形成第3圖所 示之理想能帶圖。 在其它實施例中，穿遂層以—丨〜以…中每一層可由 不同材料組成，且選自可以達成第3圖所示之理‘能帶 ^的材料。在又一其它實施例巾’ Si〇2 (具有不同量之 氮及/或多餘矽）可結合不同材料（Si〇2之外）之使用而 形成所欲之穿遂層。 在又一其它實施例中，所有穿遂層18_1〜18_N可由 例如是Si〇2等相同材料組成。因此，穿遂層之傳導帶與 價帶將會相同。然而，相較於第3圖所示之實施例此 :施例之編譯與抹除較難以控制。詳細討論將‘二續= 洛提供。 多次俘獲層（multi-trapping layer ; MTL)快閃 士己6 〇5〇3-A32585TWF/forever769 13 200814301 ==乍可藉由在頂部_與基板2。之間施加 於美板20二厂且二於頂部閘極28之電壓係高於施加 =板20之電壓（參考第2圖）。在電場 電：穿透穿遂層且被編譯至儲存層内。第/A 在-較佳實二 沪餵鬥1%、 Η .- 牙逐層18_i〜18-Ν具有增加之 :^隙，即使猎由在頂部_28施加電壓 二Ϊ;:透高ί:Γ層之傳軸 ==二層二更!—對在穿透其餘穿 守侍面對更鬲的阻障（能障）。為了穿 fr一額外的穿遂層，電子需要額外的能量。因此，例 如猎由控制施加於頂部閘極28之電壓，電子可以被編譯 π特定層（以點線前碩標示者）。較高的電壓傾向於 使传更多位70被編譯；而較低的電壓傾向於使得較少位 元被編譯。相較之下，假如所有穿遂㉟18]〜⑽由相 同材料組成，則能帶圖會相似於第4Β圖所示者。值的注 意的是，在穿透穿遂層18]之後，電子無須面對進一步 的旎I1早，原因在於穿遂層18_2〜18_Ν之傳導帶低於電子 之月自.。電子在穿遂層18_2〜18_Ν内之移動類似於彈道 (ballistic)，且電子可以降落在穿遂層18_2〜18_ν中任 一層（以點線箭頭標示者）。因此更難以有系統地第4β 圖所示之多次俘獲層（multi七appinglayer; MTL)快閃 記憶胞之編譯。 夕-人俘獲層（multi-trapping layer ; MTL)快閃記憶 0503-A32585TWF/forever769 14 200814301 肊内之電子影響通道區内之電荷分布，因此引 軸係測定了大量的快閃記憶胞，且顯示具 有特疋閥電壓之快閃記憶胞之數目（取對數）與相對闊 ，壓之關係’其中閥電壓被歸為不同能階。當電子被儲 存於一儲存層時，_壓會改變，且此改變可由特別設 計用於债測記憶胞之閥電壓的控制電路而偵測出。偵測 出之閥電壓值係於-特定範_變化。例如，在沒有電 子被編譯至儲存層的情況下，偵測出之多次俘獲層 (multi-trapping layer ; MTL )快閃記憶胞之閥電壓係在 第一，峰（標記為能階D，其介於—最大閥電壓Vmaxi 隶小閥電壓Vminl之間。因此，假如任何一個記憶 胞被發現具有一介於最大閥電壓Vmaxl與最小閥電壓 Vminl間之閥電壓的話，就可決定無任何儲存層被編譯。 將電子編譯至儲存層20-1會造成記憶胞之閥電壓增加， 例如’丨於Vmax2與Vmin2之值，其中該值對應於一標記 為能階2之波峰。持續編譯更多電子會導致閥電壓增至 更南的值，例如能階3、能階4。能階1、2、3與4可用 於代表狀態（0,0)、（Oj)、（1，〇)與（u)，因此 可以表示2位元。因此，對於儲存層204而言，藉由儲 存並決定記憶胞之閥電壓，則2位元之狀態可被編譯且 決定。相似地，在儲存層2〇-1提供第1至第4低能階且 儲存層20-4提供第13至第16高能階的情況下，儲存層 20-1〜20-4可表示4位元。因此，表現4位元則需24能 階。 0503- A325 85TWF/fore ver7 6 9 15 200814301 參考第^圖，對於儲存層2(M〜2㈣而言，將觀 „閥電壓之2能階，其中儲存層之高能階對應於高閥電 壓。错由控制電路而控制編譯一特定量之電子至一特定 儲存層。相似地，決定—閥電壓與決定被編譯之位元也 都是由控制電路來控制。 另外種决疋疋否編譯一儲存層的方法則是決定參 考電壓Vrefi〜VrefN;較佳者，此參考電壓乂时i〜 係為介於鄰近波峰之中間點。此程序包括測量大量樣品 ，決定〜Vrem之值，然後決定㈣記憶胞之闕電 t猎由決定所偵測之參考電壓介於哪兩個鄰近之參考 電廢1可以決定㈣記憶胞被編譯之儲存層（與相對 之位το)。因此，此較佳實施例可以用於4位元編譯。 為了降低錯誤編釋與讀取之機率，第5A與5B圖所 不之波㈣以平均分布且彼此明顯分開者較佳。這可藉 ㈣整^遂層叫〜财之厚度、儲存層2(m〜則之 厚度與穿逑層18_1〜18以之傳導帶與價帶而達成。如上 所述’穿逐層之傳導帶與價帶可以藉由 料而調整’且-較佳實施例之方法係添加雜； 本發明較佳實施例係可以在每一儲存層 再一：參考第2圖並使用儲存層⑹作為例子， 編譯至至左側部分及/或右側部分。為了將電子 外，/ σ卩为，除了在基板20與底部閘極施加電壓 -低電及:L:2二加了一高㈣’且在源極區24施加 相反地，為了將電子編譯至左側部分，則在 0503-A32585TWF/f〇rever769 16 200814301 源極區24施加一高電壓，且在没極區22施加一低電壓。 MTL快閃記憶胞之一個有利功能在於其本身係自我 限制（self-limiting)，當電子被編譯並組織的時候，則 儲存層與穿遂層之能階（傳導帶）變高，因此能帶圖會 由第4A圖所示之狀態轉變成第6圖所示之狀態。隨著位 於圖右侧之儲存層之傳導帶增加，電子會面臨增加之能 障，而且最後上方儲存層之傳導帶會克服被注射之電子 的能階，因此電子不再穿透穿遂層（以有打X的箭頭標 示），而完成編譯。 第7圖係繪示本發明一較佳實施例在抹除操作中之 能帶圖，其中較佳者係在基板20與頂部閘極28之間施 加一電壓，而施加在基板20之電壓較高。在電場影響下， 電洞穿透至儲存層以中和儲存之電子（相當於從儲存層 釋放電子至基板20)。再一次，因為儲存層18-1〜18-N 具有增加之傳導帶、價帶與能帶間隙，因此每一儲存層 會表現得像是電洞的能障，因而可以控制抹除操作。用 於多位元編譯MTL記憶胞之電荷可以藉由控制施加在源 /汲極區之電壓與施加在頂部閘極28與基板20間之電壓 而抹除。 相似於編譯操作，此抹除操作也是自我限制。當電 洞被驅動至儲存層時，則儲存層與穿遂層之能階變低， 因此能帶圖會由第7圖所示之狀態轉變成第8圖所示之 狀態。隨著位於圖右側之儲存層之價帶減少，電洞會面 臨增加之能障，而且最後上方儲存層之價帶會克服被注 0503-A32585TWF/forever769 17 200814301 …射之電洞的能階，因此電洞不再穿透穿遂層（以有h 的箭頭標示），而完成編譯。 在軏佳貫施例中，可以控制用於編譯與抹除操作 之機制。例如，藉由形成較薄的穿遂層，則直接穿遂會 支配編澤與抹除操作。藉由形成較厚的穿遂層並增加編 譯與抹除電壓，F〇lwer_Nordheim穿遂會支配編譯與抹除 操作。假使彈道編譯與抹除操作較佳，則可以使穿遂層 ^能帶間隙較小。假使熱電子（電洞）編譯與抹除操作 較佳，則可以在源/没極之間施加較大的電壓。 再次參考第4A圖，穿遂層l8q具有一低的能帶間 隙，其具有低的傳導帶與高的價帶。這提升了編譯與抹 除操作之控制性。然而，反倒影響電荷保留能力。參考 第9A圖，在基板20與穿遂層18_丨之間添加一薄的氧化 矽層（在此之後指一保留層）以增進數據保留能力。較 佳者，此保留層之能帶間隙大於穿遂層之能帶間隙 (參照第9B圖），且以薄者較佳，則直接穿遂可輕易發 生。在一較佳實施例中，此保留層係由無添加雜質之氧 化石夕組成。在其它實施例中’假如在Si02摻雜雜質的話， 則保留層係由具有大於gi〇2之能帶間隙的材料組成，例 如八丨2〇3或HfAlOx。此保留層之厚度係以較穿遂層18-1 之尽度小50%者較佳。 除了以上所述之實施例之外，還有各種可以用於形 成MTL·快閃記憶胞之材料。上述材料與形成方法之一部 分已經載於美國申請號N〇.ll/440,667之申請案中。在一 〇5〇3-A32585TWF/f〇rever769 18 200814301 較佳實施例中，穿遂層可由HfAl〇3、Hf 〇2、Ta205、或 Zr=等高介電常數介電材料形成。另外，使用高介電常 數’I電材料之另一個有利功能係介於高介電常數穿遂層 /、下方石夕基板20之阻障高度通常是低的，使得編譯 與抹除更容易。這對於具有多層儲存層（具有高閘極疊 層）之較佳實施例而言是特別有利的，因此大 穿遂層與儲存層之電場降低。 于 在較佳實施例中，儲存層20-1〜20-N以包含氮北鋁 者較佳。在其它實施例中，儲存層可包含其它高介電常 數介電材料，包括氧化物、氮化物與氮氧化物，例如 Sl3N4、Al2〇3、Hf02、HfON、Zr〇N 或其組合。在儲存層 内使用A1N之好處在於其傳導帶低於常用之8机的^ 導帶，因此介於儲存層204與矽基板2〇間之帶不連續被 降低，而使得儲存於儲存層中之漏電荷減少。在更多實 施例中，除了綱之外，儲存層更包括Ga或⑽，^ 形成AlGaN。在其它實施例中，可以在儲存層中形成雙 相結構。除了儲存層中的介電材料之外（例如ain、 AlGaN)，此雙相結構也可以包括被介電材料隔離之奈米 晶體島（nano crystal islands)。這樣的晶體島具有高的 電荷儲存能力，有時可與金屬之的電荷儲存能力匹敵。 因此具有雙相結構之儲存層的健存能力很高。 第2圖所示之MTL記憶胞係為2度空間（平面）。 此MTL記憶胞也可以具有3維結構，亦指第1〇圖所示 之鰭式場效電晶體（FinFET)結構。如第1〇圖所示，在 0503-A32585TWF/forever769 19 200814301 基板40上形成MTL記憶胞，此基板4〇可以是半導體美 板或絕緣體。在基板4G上形成半導體條帶（stdp) 頂部閘極48包圍半導體條帶42之兩側與頂部。堆 才° 4 或多個冑遂層、一或多個儲存層、一阻擔層、 與：選擇性的保留層（參考第2與从圖）。源/汲極區 為配置於上述堆疊層與頂部閘極之相對側之半導體條 帶42的部分。 ” ^第11圖係繪示本發明較佳實施例之變化，其乃是將 第2圖所示之結構中基板2〇與頂部間極28間之疊層反 置所得之結構，中間部分大體上相同。第n圖中元^之 敘述大體上同於第2圖之實施例。在本實施例中，阻播 層26係形成於基板2〇上。穿遂層㈣〜⑽與儲存層田 20-N〜20-1接著交錯地形成於阻擋層％上方。較佳者， 本實施例係透過頂部閘極28而被編譯與抹除。在編譯操 作中’在基板20與頂部閘極28間施加一電壓，且基板 20之電壓高於頂部閘極28之電壓，而電子係從頂部閉極 28而被編譯至儲存層2(M〜2〇_N。在抹除操作中，在基 板2〇與頂部閘極28間施加一電壓，且基板2〇之電壓ς 於頂部閘極28之電壓，而電洞係從頂部閑極28而被驅 動至儲存層20-1〜20-Ν。 第12圖係繪示第U圖所示實施例之進一步變化， 其中在穿遂層叫與頂部閘極28間形成一保留層9〇以 提升電荷保留能力。較佳之材料與機制已使用第从與 9B圖加以討論，在此不再贅述。 ^ 〇503-A32585TWF/forever769 20 200814301 本發明之實施例可用於儲存多位元。藉由調整穿遂 層與儲存層之組成，不僅MTL記憶胞之性能高，而且數 據保留時間也長。 雖然本發明已以較佳實施例揭露如上，然其並非用 以限定本發明，任何熟習此技藝者，在不脫離本發明之 精神和範圍内，當可作各種之更動與潤飾，因此本發明 之保護範圍當視後附之申請專利範圍所界定者為準。
0503-A32585TWF/forever769 21 200814301 【圖式簡單說明】 第1圖係繪示一傳統SONOS快閃記憶胞之剖面圖。 第2圖係繪示本發明一較佳實施例之剖面圖，其中 形成複數層儲存層。 第3圖係繪示本發明一較佳實施例之能帶圖。 第4A圖係繪示本發明一較佳實施例在編譯操作中 之能帶圖，其中電子在穿透一第一穿遂層之後面對更大 之能量障礙。 第4B圖係繪示本發明一較佳實施例在編譯操作中 之能帶圖，其中電子在穿透一第一穿遂層之後面對沒有 更大之能量障礙。 第5A圖係顯示快閃記憶胞之數目與相對閥電壓之 關係，其中每一儲存層儲存一位元。 第5B圖係顯示快閃記憶胞之數目與相對閥電壓之 關係，其中每一儲存層儲存二位元。 第6圖係顯示發生於編譯操作中之自我限制 (self-limiting)效應。 第7圖係繪示本發明一較佳實施例在抹除操作中之 能帶圖。 第8圖係顯示發生於抹除操作中之自我限制 (self-limiting)效應。 第9A圖係繪示本發明一較佳實施例，其中一保留層 形成於一第一穿遂層與一半導體基板之間。 第9B圖係繪示第9A圖所示之實施例在編譯操作之 0503-A32585TWF/forever769 22 200814301 能帶圖。 第ίο圖係繪示一較佳實施例之立體結構。 第11與12圖係繪示本發明之較佳實施例，其中此 快閃記憶胞係閘極編譯（gate programmed )。 【主要元件符號說明】 2〜穿遂氧化物層； 3〜碎基板； 4〜氮化矽層； 5〜源極區； 6〜阻障層； 7〜〉及極區， 8〜閘極電極； 10〜區域； 12〜區域； 18-1...18-N〜穿遂層； 20〜基板； 20-1...20-N〜儲存層； 22〜汲極區； 24〜源極區； 26〜阻檔層； 28〜頂部閘極； Vmaxl...VmaxN〜最大閥電壓； Vminl...VminN〜最小閥電壓； Vrefl…VrefN〜參考電壓 9 30〜氧化砍層； 40〜基板； 42〜半導體條帶； 44〜堆疊閘極； 48〜頂部閘極； 90〜保留層。 0503-A32585TWF/forever769 23

Claims (1)

  1. 200814301 申請專利範圍： L—種半導體元件，包括： 一半導體基板； 二貝部閘極，置於該半導體基板上方； 間 ::疊閘極，介於該頂部閘極與該半導體基板之 其中該堆疊閘極包括： 又 一第一穿遂層； 以及 第儲存層（storage layer)，鄰接該第一穿遂層； 附加層（additional layer)，粼垃兮筮介、老a 其中該附加層係選自由―仅Γ ^ 逐層， R 、— ' 由保召層（retention layer)與〆 ★遂，α層所構成之群組，且其中該附加複合層一第二 牙二及-與戎第二穿遂層鄰接之第二儲存層；以及 一阻障層，鄰接該第一儲存層。 ρ且产中料利範圍第1項所述之半導體元件，其中該 早層與該頂部閘極鄰接。 阻产3::申请專利範圍f 1項所述之半導體元件，其中該 p p早層與該半導體基板極鄰接。 祖a如中Μ專利範圍第1項所述之半導體元件，其中該 保逼層之能帶間隙高於該第一穿遂層。 楚_5办如，申料利範圍第1項所述之半導體元件，其中該 牙逐層之能帶間隙與傳導帶高於 ，而 價帶低於該第二穿遂層。 6·如申凊專利範圍帛5項所述之半導體元件，其中每 »rever769 °5〇3-A32585TWF/f0] 24 200814301 口亥第、一穿遂層包括Si〇2與一選自大體上由矽、氮 及其組合所構成之群組的附加材料，且其中該第一穿… 層之附加材料濃度低於該第二穿遂層，且其中該第一= 遂層之附加材料濃度高於該阻障層。 牙 /·如申請專利範圍帛i項所述之半導體元件，其中該 堆®閘極與該頂部閘極包圍該半導體基板之兩側。 8·如中請專利範圍第1項所述之半導體元件，更包 閘極U汲極^域’位於該半導縣㈣且鄰接該堆疊 儲#9^/料利範圍第1項所述之半導體元件，其中該 二：θ匕括一材料’選自大體上由-高介電常數材料、 夕、氮化銘、氮化鎵銘、奈米晶體（η_ _) 及/、組合所構成之群組。 10· —種半導體元件，包括·· 一半導體基板； ,少兩個複合層，堆疊於該半導體基板上 個複合層中每一個包括一穿遂層與一位於該穿 …Μ之儲存層’且其中在該至少兩個複合層内之每 盆中在；：能帶間隙不小於下方穿遂層之能帶間隙，且 大心4:個複合層内之至少一穿遂層之能帶間隙 八趴下方牙逐層之能帶間隙； 阻IV層，置於該至少兩個複合層上方； —頂部閘極電極，置於該阻障層上方；以及 〇503-A32585TWF/f〇rever769 25 200814301 一源/汲極區域，位於該半導體基板内且鄰接該至少 兩個複合層。 η·如申請專利範圍第10項所述之半導體元件，其中 在该至少兩個複合層内之每一穿遂層之能帶間隙大於下 方穿遂層之能帶間隙。 12·如申請專利範圍第1〇項所述之半導體元件，其中 在遠至少兩個複合層内之穿遂層包括不同材料。 13·如申請專利範圍第10項所述之半導體元件，其中 在該至少兩個複合層内之每一穿遂層包括Si〇2與一選自 大體上由矽、氮及其組合所構成之群組的附加材料，且 其中每一穿遂層之附加材料濃度低於下方穿遂層之附加 材料濃度。 14·如申請專利範圍第1〇項所述之半導體元件，更包 括： 一保留層，介於該至少兩個複合層與該半導體基板 之間，其中該保留層之能帶間隙大於在該至少兩個^合 層内-鄰接之穿遂層之能帶間隙，且該保留層之厚 该鄰接之穿遂層之厚度小。 15.如申請專利範圍第14項所述之半導體元件，其 該保留層包括大體上純的Si〇2。 '、 ^ I6.如申請專利範圍第14項所述之半導體元件，其 该保留層之能帶間隙大於具有雜質之si〇2的能帶間隙。 17· —種半導體元件，包括： 、 一半導體基板； 0503-A32585TWF/f〇rever769 26 200814301 —保留層，置於該半導體基板上； 至少堆疊於該保留層上，其中每-個該 合層包括一穿遂層與一位於該穿遂層上之儲存 曰且其中該保留層之能帶間隙大於一鄰接穿遂 能帶間隙； 叫接之牙逐層之 阻障層，置於該至少一複合層上方； 一頂部閘極電極，置於該至少一複合層上方；以及 層。—源/汲極區域，位於該半導體基板内且鄰接該保留 二18.如申請專利範圍第17項所述之半導體元件，其中 該保留層之厚度較該鄰接之穿遂層之厚度小50%。八 二19.如申請專利範圍第18項所述之半導體元件，其中 該保留層包括大體上純的Si〇2,且該保留層之能帶間隙 大於具有雜質之Si〇2的能帶間隙。 20.如申請專利範圍第17項所述之半導體元件，其中 在5亥至少一複合層内之每一個穿遂層之能帶間隙大於下 方穿遂層之能帶間隙。 21·如申請專利範圍第20項所述之半導體元件，其中 在該至少一複合層内之穿遂層包括不同材料。 22·如申請專利範圍第20項所述之半導體元件，其中 在該至少一複合層内之穿遂層包括Si〇2與一選自大體上 由石夕、氮及其組合所構成之群組的附加材料，且其中在 該至少一複合層内之每一穿遂層之附加材料濃度低於下 方穿遂層之附加材料濃度。 0503-A32585TWF/f〇rever769 200814301 23·一種半導體元件，包括： 一半導體鰭（fin )，罟& _ # A 半導體鍵呈右 ；土板之一頂部表面，該 2體,、、、〇、有兩個侧壁與一頂部表 包括一中間通道部分與兩個源/汲極區域；t + -頂部閘極電極，置於該 導體鰭之該兩個側壁； 々且国、凡及牛 盆中閘極’介於該頂部閘極與該半導制之間， 中11亥堆®間極包括： 一第一穿遂層； 以及 第一儲存層（storage layer)，鄰接該第一穿遂層； 附加層（addltl〇nallayer) ’鄰接該第一穿遂層； /、中該附加層係選自由一保留層（retem 一 ^加複合層所構成之群組，且其中該附加複合層一第二 遂層及-與該第二穿遂層鄰接之第二儲存層；以及 一阻障層，鄰接該第一儲存層。 ^申請專利範圍第23項所述之半導體元件，其中 ;广穿遂層之能帶間隙大於該第二穿遂層之能帶間 2一5·如申請專利範圍第23項所述之半導體元件，其中 ^第、弟一穿遂層包括不同材料。 —26.如巾請專職_23項所述之半導體元件， :-該第-、第二穿遂_ Sl〇2與一選 ： 石夕、氮及其組合所構成之群組的附加材料，且其中^ 〇503-A32585TWF/f〇reVer769 28 200814301 一穿遂層之附加材料濃度低於該第二穿遂層之附加材料 濃度。 27. 如申請專利範圍第23項所述之半導體元件，其中 該保留層之能帶間隙大於該第一穿遂層之能帶間隙。 28. 如申請專利範圍第27項所述之半導體元件，其中 該保留層包括大體上純的Si02。 0503-A32585TWF/forever769 29
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