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TW200814240A - Nonvolatile semiconductor memory device - Google Patents

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TW200814240A
TW200814240A TW096118226A TW96118226A TW200814240A TW 200814240 A TW200814240 A TW 200814240A TW 096118226 A TW096118226 A TW 096118226A TW 96118226 A TW96118226 A TW 96118226A TW 200814240 A TW200814240 A TW 200814240A
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insulating layer
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semiconductor
memory device
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Tamae Takano
Atsushi Tokuda
Ryota Tajima
Shunpei Yamazaki
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Semiconductor Energy Lab
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Publication date
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Description

200814240 九、發明說明 【發明所屬之技術領域】 本發明係關於一種能夠電寫入、電讀取以及電抹除的 非揮發性半導體記憶體裝置以及其製造方法。本發明特別 關於該非揮發性半導體記憶體裝置中的電荷儲存層的結構
【先前技術】 能夠電改寫資料並且在切斷電源後也能夠儲存資料的 非揮發性記憶體的市場正在擴大。非揮發性記憶體的特徵 在於：具有與MOSFET (金麝氧化物半導體場效應電晶體 )類似的結構，並且在通道形成區上設置有能夠長時間儲 存電荷的區域。該電荷儲存區形成在絕緣層上並且與周圍 絕緣分離，因此也被稱爲浮動閘極。在浮動閘極上中間夾 著絕緣層還具有控制閘極。 具有這種結構的所謂浮動閘極型非揮發性記憶體利用 施加給控制閘極的電壓在浮動閘極中儲存電荷且從浮動閘 極釋放出電荷。換句話說，浮動閘極型非揮發性記憶體具 有透過儲存或釋放保持在浮動閘極中的電荷而記錄資料的 結構。具體而言，透過在形成有通道形成區的半導體層和 控制閘極之間施加高電壓，來將電荷注入到浮動閘極中或 從浮動閘極抽出電荷。一般認爲，此時，在通道形成區上 的絕緣層中流過福勒-諾德海姆（Fowler-Nordheim)型（ F-N型）隧道電流（NAND型）或熱電子（NOR型）。因 200814240 此，該絕緣層也被稱爲隧道絕緣層。 浮動閘極型非揮發性記憶體被要求具有能夠將儲存在 浮動閘極中的電荷保持十年以上的特性，以便保證可靠性 。由此，隧道絕緣層不但需要以隧道電流可流過的厚度被 形成，而且爲了防止電荷洩漏被要求具有高絕緣性。
此外，形成在隧道絕緣層上的浮動閘極由矽形成，矽 是與形成通道形成區的半導體層相同的半導體材料。具體 而园’由多晶砂形成浮動閘極的方法已經普及，例如普遍 知道以400nm的厚度堆積多晶矽膜來形成浮動閘極的方 法（參照專利文獻1 )。 〔專利文獻1〕日本專利申-請公開第2000-5 8685號 公報（第7頁、第7圖） 由於非揮發性記憶體的浮動閘極由多晶矽形成，所以 其傳導帶的底部的能級與由相同的矽材料形成的半導體層 (通道形成區）相同。反而是如果使浮動閘極的多晶矽的 φ 厚度薄膜化，其傳導帶的底部的能級變得比形成通道形成 區的半導體層高。如果產生這種能級差，則不容易將電子 從半導體層注入到浮動閘極中，從而提高寫入電壓。 對提供在浮動閘極和半導體層之間的隧道絕緣層而言 ，當要以低電壓寫入時，需要減薄所述隧道絕緣層的厚度 。另一方面，當要在長時間穩定地保持電荷時’需要增加 其厚度，以便防止電荷的洩漏或雜質的侵入。 因爲上述情況，當寫入資訊時，現有的非揮發性記憶 體需要高寫入電壓。此外，對由電荷保持特性的重復改寫 - 6 - 200814240 產生的退化進行如下處理來確保其可靠性，即安裝冗餘儲 存單元或改善控制器來進行檢錯及糾錯等。 【發明內容】
鑒於上述問題，本發明的目的在於提供一種具有優異 的寫入特性及電荷保持特性的非揮發性半導體記憶體裝置 。另外，本發明的目的還在於提供一種能夠降低寫入電壓 的非揮發性半導體記憶體裝置。 本發明是一種非揮發性半導體記憶體裝置，包括：在 彼此相離而形成的一對雜質區之間具有通道形成區的半導 體層或半導體基板；設置在半導體層或半導體基板的上方 且與通道形成區重疊的位置的第一絕緣層、由不同氮化物 化合物形成的多個層、第二絕緣層、以及控制閘極。在本 發明中，透過使用具有絕緣性且能夠捕捉電荷的層來形成 由不同氮化物化合物形成的多個層中的至少一個以上，而 在不同氮化物化合物層的至少一個或在不同氮化物化合物 層的介面具有保持電荷的多個位置（陷阱），因此，可以 將電荷保持在該區域中且使它用作電荷儲存層。 作爲由不同氮化物化合物形成的多個層中的至少一種 材料，有氮化鍺、添加了氧的氮化鍺、以及添加了氧及氫 的氮化鍺等。另外，可以選擇氧化鍺、添加了氮的氧化鍺 、以及添加了氮及氫的氧化鍺等鍺化合物等。 另外，作爲由不同氮化物化合物形成的多個層中的至 少一種材料，有氮化矽、添加了氧的氮化矽、以及添加了 200814240 氧及氫的氮化矽等。另外，可以選擇氮化矽化合物等如添 加了氮的氧化矽、以及添加了氮及氫的氧化矽等。 另外，作爲由不同氮化物化合物形成的多個層中的至 少一種材料，可以選擇氮化鋁化合物等如氮化鋁、添加了 氧的氮化鋁、以及添加了氧及氫的氮化鋁等。
另外’較佳的透過電漿處理使半導體層或半導體基板 的表面固相氧化或固相氮化來形成第一絕緣層。透過該方 法形成的絕緣層很細緻、具有高絕緣耐壓性、而且具有優 異的可靠性，所以可以形成得較薄，並且適用於用作將電 荷注入到電荷儲存層中的隧道絕緣層即第一絕緣層。 在根據本發明的非揮發性半導體記憶體裝置中，半導 體層較佳的形成在絕緣表面上，並且以島狀相離。較佳的 至少是形成記憶元件的半導體層和形成邏輯電路的半導體 層彼此分開。即，本發明是一種非揮發性半導體記憶體裝 置，包括：在彼此相離而形成的一對雜質區之間具有通道 形成區的半導體層；設置在半導體層的上方且與通道形成 區重疊的位置的第一絕緣層、電荷儲存層、第二絕緣層、 以及控制閘極，其中在絕緣表面上形成有半導體層。 透過中間夾著用作隧道絕緣層的第一絕緣層在半導體 區（半導體層或半導體基板）上層疊形成不同氮化物化合 物層，並且將該氮化物化合物層中的一個以上的層用作電 荷儲存層，而在不同氮化物化合物層的至少一個或在不同 氮化物化合物層的介面具有保持電荷的多個位置（陷阱） ，因此，容易保持電荷。另外，透過使用由具有絕緣性的 -8 - 200814240 鍺化合物、氮化矽化合物、或氮化鋁化合物等形成的層作 爲上述不同氮化物化合物層的一個，而電荷儲存層具有絕 緣性，因此，即使在第一絕緣層具有缺陷，也可以降低保 持在電荷儲存層中的電荷洩漏到半導體層中。其結果，可 以提高在電荷儲存層中的電荷保持性，並且可以減薄第一 絕緣層的厚度，從而可以以低電壓進行寫入。
【實施方式】 下面，關於本發明的實施例模式將參照附圖給予說明 。但是，本發明不侷限於以下說明，所屬技術領域的普通 人員可以很容易地理解一個事賓就是其方式和詳細內容在 不脫離本發明的宗旨及其範圍下可以被變換爲各種各樣的 形式。因此，本發明不應該被解釋爲僅限定在以下所示的 本實施例模式所記載的內容中。注意，在以下說明的本發 明的結構中，有時在不同附圖中共同使用相同的符號來表 示相同的部分。 實施例模式1 圖1 A和1 B是用於說明根據本發明的非揮發性半導 體記憶體裝置的主要結構的截面圖。圖1 A尤其顯示非揮 發性記憶體元件的主要部分。該非揮發性記憶體元件是使 用具有絕緣表面的基板1 〇來製造的。作爲具有絕緣表面 的基板1 0，可以使用玻璃基板、石英基板、藍寶石基板 、陶瓷基板、或在其表面上形成有絕緣層的金屬基板等。 -9- 200814240 在所述具有絕緣表面的基板10上形成有半導體層18 。也可以在基板1 0和半導體層1 8之間設置用作底膜的絕 緣層1 2。該絕緣層1 2防止雜質如鹼金屬等從基板〗〇擴 散到半導體層1 8而引起污染。適當地設置該絕緣層1 2作 爲阻擋膜即可。
使用CVD法或濺射法等並且使用絕緣材料如氧化砍 、氮化矽、以及含有氧和氮的矽（氧氮化矽）等來形成絕 緣層1 2。例如，當使絕緣層丨2具有雙層結構時，較佳的 形成氧氮化砂層作爲第一層絕緣層，並且形成具有與第一 層氧氮化矽層不同組成的氧氮化矽層作爲第二層絕緣層。 另外，也可以形成氮化矽層作爲第一層絕緣層，並且形成 氧化矽層作爲第二層絕緣層。 作爲半導體層1 8，較佳的使用由單晶半導體或多晶 半導體形成的半導體層。例如，在使透過濺射法、電漿 CVD法或減壓CVD法形成在基板1〇的整個表面上的半導 體層結晶之後，選擇性地蝕刻它，以可以形成多個半導體 層1 8。即，爲了進行元件分離，較佳的在絕緣表面上形 成多個島狀半導體層，並且使用該半導體層形成一個或多 個非揮發性記憶體元件。作爲半導體材料，較佳的使用矽 ’另外還可以使用矽鍺半導體。作爲半導體膜的晶化法， 可以採用鐳射晶化法、利用快速熱退火（RTA )或使用退 火爐的熱處理的晶化法、使用促進晶化的金屬元素的晶化 法、或者組合這些方法的方法。 像這樣，透過將形成在絕緣表面上的半導體層分離而 -10- 200814240 形成爲島狀，即使在將記憶體元件陣列和週邊電路形成在 相同基板上的情況下，也可以有效地進行元件分離。就是 說，即使在將需要以10V至20V左右的電壓進行寫入或 抹除的記憶體元件陣列和以3V至7V左右的電壓工作且 主要輸入/輸出資料或控制指令的週邊電路形成在相同基 板上的情況下，也可以防止施加到各個元件的電壓的差異 引起的相互干涉。
也可以在半導體層18中注入p型雜質。作爲p型雜 質，例如使用硼，並且可以以5xl015atoms/cm3至1χ1〇16 atoms/cm3左右的濃度添加到半導體層1 8中。p型雜質是 爲了控制電晶體的臨界値電壓而添加的，並且在添加到通 道形成區中時有效地起作用。通道形成區形成在與控制閘 極24大致重疊的區域中，並且位於半導體層1 8中的一對 雜質區之間。 一對雜質區1 8a、1 8b在非揮發性記憶體元件中用作 源區及汲區。透過以 lxlO19 atom s/cm3 至 IxlO21 a tom s/cm3 左右的濃度添加n型雜質的磷或砷，形成一對雜質區1 8a 、1 8b ° 第一絕緣層16在非揮發性記憶體元件中可以用作隧 道絕緣層。第二絕緣層22在非揮發性記憶體元件中可以 用作控制絕緣層。第一絕緣層1 6由氧化砂、或者氧化石夕 和氮化矽的疊層結構形成。第一絕緣層1 6還可以透過電 漿CVD法或減壓Cvd法堆積絕緣層來形成，但是較佳的 透過利用電漿處理的固相氧化或固相氮化形成。這是因爲 -11 - 200814240
透過對半導體層（典型爲矽層）進行電漿處理來使它氧化 或氮化而形成的絕緣層很細緻且具有高絕緣耐壓性和良好 的可靠性的緣故。第一絕緣層1 6用作向電荷儲存層20中 注入電荷的隧道絕緣層，所以較佳的如上所述將第一絕緣 層1 6形成得較結實，則即使減少其厚度，也能夠保持絕 緣性。該第一絕緣層16較佳的以Inm以上至l〇nm以下 ，更佳的以1 nm以上至5nm以下的厚度形成。例如，在 將閘極長度設定爲600nm的情況下，可以將第一絕緣層 1 6形成爲1 nm以上至3nm以下的厚度。 在利用電漿處理的固相氧化處理或固相氮化處理中， 較佳的利用如下電漿：使用微波（典型爲2.45GHz)來激 發，並且其電子密度爲IxlOncnT3以上至lxl013cm·3以 下，並且其電子溫度爲〇·5 eV以上至1.5 eV以下。這是爲 了在固相氧化處理或固相氮化處理中，在500°C以下的溫 度下形成細緻的絕緣層並且獲得實用的反應速度。 在透過該電漿處理使半導體層1 8的表面氧化的情況 下，在氧氣氣氛中（例如，在氧（〇2)和稀有氣體（含有 He、Ne、Ar、Kr、Xe中的至少一個）的氣氛中或一氧化 二氮（N20 )和稀有氣體（含有He、Ne、Ar、Kr、Xe中 的至少一個）的氣氛中；或者在氧和氫（H2)和稀有氣體 的氣氛中、或一氧化二氮和氫（Η 2 )和稀有氣體的氣氛中 )進行電漿處理。此外，在透過電漿處理使半導體層1 8 的表面氮化的情況下，在氮氣氣氛中（例如，在氮（Ν2 ) 和稀有氣體（含有He、Ne、Ar、Kr、Xe中的至少一個） -12- 200814240 的氣氛中；在氮、氫和稀有氣體的氣氛中；或者在nh3 和稀有氣體的氣氛中）進行電漿處理。作爲稀有氣體，例 如可以使用Ar。此外，也可以使用Ar和Kr的混合氣體
圖1 5示出用於進行電漿處理的設備的結構例子。該 電漿處理設備包括：用於佈置基板1 〇的支撐座80、用於 引入氣體的氣體供應部76、爲了排除氣體而連接到真空 泵的排氣口 78、天線72、介電板74、以及供應用於產生 電漿的微波的微波供應部84。另外，也能夠透過在支撐 座8 0上設置溫度控制部8 2，而控制基板1 0的溫度。 下面，對電漿處理進行說明。電漿處理包括對半導-體 基板、絕緣層、以及導電層進行的氧化處理、氮化處理、 氧氮化處理、氫化處理、以及改變表面性質的處理。當進 行這些處理時，根據其目的來選擇從氣體供應部76供應 的氣體即可。 如下那樣進行氧化處理或氮化處理即可。首先，使處 理室成爲真空狀態，然後從氣體供應部76引入含氧或氮 的電漿處理用氣體。將基板1 〇加熱到室溫或利用溫度控 制部8 2加熱到1 0 0 t：至5 5 0 °C。另外，基板1 〇和介電板 74之間的距離大約有20nm至80mm (較佳的爲20nm至 60mm)。接著，將微波從微波供應部84供應給天線72 。然後，透過介電板74將微波從天線72引入到處理室中 ，來產生電漿86。透過引入微波來激發電漿，可以產生 低電子溫度（3eV以下，較佳的爲1.5 eV以下）且高電子 -13- 200814240 密度（ΙχΙΟ^οπΓ3以上）的電漿。可以透過利用由該高密 度電漿產生的氧基（有時也包括0H基）及/或氮基（有 時也包括NH基），使半導體基板的表面氧化或氮化。在 將稀有氣體如氬等混合於電漿處理用氣體中時，可以利用 稀有氣體的受激種來有效地產生氧基或氮基。在該方法中 ，透過有效地使用由電漿激發的活性基，而可以在5 00 °C 以下的低溫度下進行利用固相反應的氧化或氮化。
在圖1 A和1 B中，透過電漿處理形成的理想的第一 絕緣層1 6的一例爲如下疊層結構：在氧氣氣氛中進行電 漿處理來在半導體層18的表面上以3nm以上至6nm以下 的厚度形成氧化矽層1 6a，然後在氮氣氣氛中對該氧化矽 層的表面進行氮化電漿處理來形成氮電漿處理層16b。具 體而言，首先，在氧氣氣氛中透過電漿處理在半導體層 18上以3nm以上至6nm以下的厚度形成氧化砂層16a。 之後，透過在氮氣氣氛中連續進行電漿處理而在氧化矽層 的表面或表面附近設置氮濃度高的氮電漿處理層16b。表 面附近是指從氧化矽層的表面大約有〇.5nm以上至1.5nm 以下的深度的部分。例如，透過在氮氣氣氛中進行電漿處 理，第一絕緣層16具有在從氧化矽層16a的表面大約有 lnm的深度的部分以20至50原子％的比例含有氮的結構 透過電漿處理使矽層的表面氧化，可以形成介面沒有 彎曲的細緻的氧化層，所述矽層是作爲半導體層1 8的代 表例子。另外，透過電漿處理使該氧化層氮化，以氮置換 -14- 200814240 表層部的氧形成氮化層，而可以進一步實現細緻化。可以 透過該處理，形成絕緣耐壓性高的絕緣層。
總之，透過使用利用如上所述的電漿處理的固相氧化 處理或固相氮化處理，即使使用耐熱溫度是700°C以下的 坡璃基板，也可以獲得與以95 0°C至1 05 0 °C形成的熱氧化 膜同等的絕緣層。換句話說，可以形成可靠性高的隧道絕 緣層作爲非揮發性記憶體元件的隧道絕緣層，並且可以形 成進一步薄的絕緣層。另外，在利用電漿處理進行氮化時 ，有如下優點：在非揮發性記憶體元件中電洞傳導性提高 而容易抹除。 在第一絕緣層16上層疊形成不同的氮化物層。不同 的氮化物層的至少一個以上的層較佳的是這樣一種層，即 具有絕緣性並且具有保持電荷的陷阱。另外，也可以是如 下結構：不同的氮化物層的一方沒有保持電荷的陷阱，而 僅另一方具有保持電荷的陷阱。另外，也可以在不同的氮 化物層的層間具有保持電荷的陷阱。透過採用這種結構， 不同的氮化物層用作電荷儲存層。 另外，不同的氮化物層也可以由三層以上的多個氮化 物層形成。作爲不同的氮化物層的材料之一有鍺化合物。 作爲鍺化合物，可以使用氮化鍺、添加了氧的氮化鍺、添 加了氧及氫的氮化鍺等。另外，可以使用氧化鍺、添加了 氮的氧化鍺、添加了氮及氫的氧化鍺等。 在將鍺化合物如氮化鍺、添加了氧的氮化鍺、添加了 氧及氫的氮化鍺、氧化鍺、添加了氮的氧化鍺、以及添加 -15- 200814240 了氮及氫的氧化鍺等用作電荷儲存層時，可以透過在含有 鍺元素的氣氛中（例如，含有GeH4及N2、GeH4及NH3 、或GeH4及N20等的氣氛）進行電漿CVD法，而形成 電荷儲存層。另外，可以透過氣相沈積在氬氣氛中加熱氧 化鍺的燒結體，而形成使用氮化鍺的電荷儲存層。
另外’作爲不同的氮化物層的材料之一有氮化矽化合 物。怍爲氮化矽化合物，有氮化矽、添加了氧的氮化矽、 添加了氧及氫的氮化矽等。另外，可以使用添加了氮的氧 化矽、添加了氮及氫的氧化矽等。 在將氮化矽化合物、添加了氮的氧化矽、添加了氮及 氫的氧化矽等用作電荷儲存層時-，可以透過在含有矽-元素 的氣氛中（例如，含有SiH4及N2、SiH4及NH3、或SiH4 及N2〇等的氣氛）進行電漿CVD法，而形成電荷儲存層 。另外，透過使用將矽用作靶並且將氮用作反應氣體的反 應性濺射法，可以形成電荷儲存層。 另外，作爲不同的氮化物層的材料之一有氮化鋁化合 物。作爲氮化銘化合物，有氮化鋁、添加了氧的氮化鋁、 添加了氧及氫的氮化鋁等。 在使用氮化鋁化合物作爲電荷儲存層時，可以透過在 含有鋁元素的氣氛（例如，含有A1C13 lNH3、AlBr3& NH3、或A1C13及3NH3等的氣氛）中進行熱CVD法，而 形成電荷儲存層。另外，可以使用鋁金屬作爲靶並且使用 將氮用作反應氣體的反應性濺射法，來形成電荷儲存層。 這裏，不同的氮化物層是電荷儲存層20，並且將它 -16- 200814240 分別示爲第一電荷儲存層20a和第二電荷儲存層20b。另 外，透過電漿CVD法使用氮化鍺形成第一電荷儲存層 20a，並且透過電漿CVD法使用氮化矽形成第二電荷儲存 層 20b °
第二絕緣層22透過減壓CVD法或電漿CVD法等使 用由氧化矽、氮化矽、氧氮化矽、或氧化鋁等構成的一層 或多層來形成。第二絕緣層22以lnm以上至20nm以下 ，較佳的以5nm以上至1Gnm以下的厚度形成。例如’可 以使用堆積爲1 〇nm厚度的氧氮化矽層。另外’可以使用 在電荷儲存層20上以3nm的厚度堆積氮化矽層’並且在 氮化矽層上以5nm的厚度堆積氧化矽層的絕緣層。 控制閘極電極24較佳的由選自鉅（Ta )、鎢（W ) 、鈦（Ti )、鉬（Mo )、鉻（Cr )、鈮（Nb )等的金屬 ;以這些金屬爲主要成分的合金材料或化合物材料形成。 另外，還可以使用摻雜了磷等雜質元素的多晶矽。另外， 也可以使用由一層或多層的金屬氮化物層24a和上述金屬 層2 4b構成的疊層結構來形成控制閘極電極24。作爲金 屬氮化物，可以使用氮化鎢、氮化鉬、或氮化鈦。透過提 供金屬氮化物層24a，可以提高金屬層24b的緊密性，而 且防止金屬層24b的剝離。另外，因爲氮化鉅等金屬氮化 物的功函數高，所以可以利用與第二絕緣層22的乘數效 應，來增加第一絕緣層1 6的厚度。 另外，如圖1 B所示，非揮發性記憶體元件也可以使 用半導體基板3 0來製造。作爲半導體基板3 0，較佳的使 -17- 200814240 用單晶矽基板（矽片）。另外，也可以使用SOI (絕緣體 上載矽）基板。作爲SOI基板，也可以使用如下基板：透 過在對鏡面抛光晶片注入氧離子之後進行高溫度退火，在 離表面一定深度的部分形成氧化層並且消滅在表面層中產 生的缺陷，而製造的所謂的SIM0X (注入氧隔離）基板
在半導體基板3 〇是η型的情況下，形成有注入了 P 型雜質的Ρ阱32。作爲ρ型雜質，例如使用硼，並且以 5x1 015cm_3至IxlO1 6cnT3左右的濃度添加。透過形成ρ阱 32，可以在該區域形成η通道型電晶體。另外，添加到ρ 阱32中的ρ型雜質也具有控制電晶體的臨界値電壓的作 用。形成在半導體基板3 〇上的通道形成區是在與控制閘 極電極24大致一致的區域形成的，並且位於形成在半導 體基板30上的一對雜質區38a、38b之間。 一對雜質區38a、38b是在非揮發性記憶體元件中用 作源極及汲極的區域。另外，透過以 lxl〇19cm3至 lxl 021 cm3左右的濃度添加n型雜質的磷或砷，形成一對 雜質區38a、38b。 與圖1 A所示的非揮發性記憶體元件相同，在半導體 基板3 0上形成第一絕緣層1 6、電荷儲存層2 0、第二絕緣 層2 2、以及控制閘極電極2 4。另外，也可以透過熱氧化 使半導體基板3 0的表面氧化來形成第一絕緣層1 6。 圖1 A和1B所示的非揮發性記憶體元件中，電荷儲 存層2 0及控制閘極電極2 4的端部一致。換句話說，使用 - 18- 200814240 一個掩模來蝕刻電荷儲存層20、第二絕緣層22、以及控 制閘極電極24。因此，可以減少蝕刻步驟數，而可以提 局處理量。
在圖ZA及2B所示的非揮發性記憶元件中，在電荷 儲存層20、第二絕緣層22、以及控制閘極電極24的側壁 形成有間隔物28。另外，該間隔物28也可以形成在第一 絕緣層1 6的側壁。透過形成間隔物28，可以獲得防止在 電荷儲存層20或控制閘極電極24的端部產生漏電流（例 如，在電荷儲存層20和控制閘極電極24之間流過的電流 )的效果。另外，可以利用該間隔物28，在控制閘極電 極2 4的通道長度方向上的兩端的下方形成低濃度雜質區 18c、18d (圖2A) 、3 8c、3 8d (圖2B)。該低濃度雜質 區 1 8c、1 8d、38c、3 8d用作低濃度汲極（LDD )。雖然 低濃度雜質區18c、18d不是必需要的結構，但是，透過 設置該區域，可以緩和汲極端部的電場，並且可以抑制因 重復進行寫入及抹除而導致的劣化。 圖3A和3B所示的非揮發性記憶元件具有電荷儲存 層2 0的頂面面積大於控制閘極電極24的頂面面積的結構 。換句話說，其形狀爲電荷儲存層20向外側突出。中間 夾著第一絕緣層1 6在電荷儲存層20中的形成在控制閘極 電極24外側的區域與低濃度雜質區18c、18d (圖3A)、 3 8c、3 8d (圖3B)重疊。可以透過將電荷儲存層20及控 制閘極電極24形成爲上述形狀，將雜質透過在電荷儲存 層20中的形成在控制閘極電極24外側的區域添加到半導 -19- 200814240 體層中。換句話說，透過添加雜質的步驟，可以在半導體 層1 8中同時形成通道形成區1 4、高濃度雜質區1 8a、1 8b 、以及低濃度雜質區18c、18d。另外，可以在p阱32中 同時形成高濃度雜質區38a、38b、以及低濃度雜質區38c 、38d。因此，可以提高處理量。 圖4A和4B所示的非揮發性記憶元件具有電荷儲存 層2 0的頂面面積小於控制閘極電極24的頂面面積的結構
透過如下步驟來製造具有這種結構的薄膜電晶體：在 形成控制閘極電極24之前將低濃度的雜質添加到半導體 層1 8中，以形成低濃度雜質區1 8 c、1 8 d，然後形成控制 閘極電極24。接著，透過將控制閘極電極24作爲掩模， 對半導體層1 8以高濃度添加雜質，而可以形成高濃度雜 質區1 8 a、1 8 b。另外，同樣地，在形成控制閘極2 4之前 將低濃度的雜質添加到P阱3 2中，以形成低濃度雜質區 ^ 38c、38d，然後形成控制閘極電極24。接著，透過將控 制閘極電極24作爲掩模對p阱32以高濃度添加雜質，而 可以形成高濃度雜質區38a、38b。 圖5 A和5B所示的非揮發性記憶元件具有如下形狀 ••與圖1 A至圖4B所示的非揮發性記憶元件的電荷儲存 層20不同，不將電荷儲存層20與控制閘極電極24或半 導體層1 8對應地蝕刻成所要求的形狀。換句話說，其結 構是形成有在相鄰的非揮發性記憶元件中共通的電荷儲存 層2 0的結構。其結構也是覆蓋高濃度雜質區18a、18b、 -20- 200814240 3 8a、3 8b地形成電荷儲存層20的結構。在此情況下，在 製造步驟中可以不透過蝕刻使半導體層1 8或P阱32露出 ，所以能夠減輕對半導體層18或P阱32的損害。另外’ 可以提尚處理量。 以下參照帶圖來說明圖1 A和1 B所示的非揮發性記 憶體元件的工作機理。在以下所示的帶圖中，與圖1 A和 1 B相同的組成部分使用相同的符號。這裏，使用具有圖
1 A所示的薄的半導體層的非揮發性記憶元件來說明，但 是，也可以應用於使用圖1 B所示的單晶半導體基板的非 揮發性記憶元件。另外，下面示出如下方式：使用氮化鍺 層作爲電荷儲存層20a，使用氮化矽層作爲電荷儲存層 2 0b，並且在電荷儲存層20a的陷阱能級中捕捉電子。 圖47顯示層疊半導體層1 8、第一絕緣層1 6、電荷儲 存層20、第二絕緣層22、以及控制閘極電極24的狀態。 圖47顯示對控制閘極電極24不施加電壓的情況，並且半 導體層1 8的費密能級Ef和控制閘極電極24的費密能級 Efm相等的情況。 中間夾著第一絕緣層1 6，半導體層1 8和電荷儲存層 20由彼此不同的材料形成。使半導體層1 &的帶隙E县1 ( 傳導帶的下端Ec和價電子帶的上端Ev的能量差）和電荷 儲存層20a的帶隙Eg2不同，並且以後者的帶隙變大的方 式進行組合。例如，作爲半導體層1 8和電荷儲存層2 0 a ，可以組合矽（1 · 12eV )和氮化鍺（3至5eV )。也可以 使氮化鍺氫化。此時，相對於鍺的氫的含量是1至3 0原 -21 - 200814240 子％即可。透過使用含有氫的氮化鍺形成電荷儲存層20a ，可以減少在與第一絕緣層1 6的介面的再結合中心。另 外，電荷儲存層20a具有陷阱能級20c、20d。 另外，第一絕緣層1 6由氧化砂層1 6 a (大約8 e V )和 透過電漿處理使該氧化矽氮化的氮電漿處理層1 6b (大約 5 eV )構成。另外，第二絕緣層2 2是氧化矽層。
作爲將電子注入到電荷儲存層20中的方法，有利用 熱電子的方法以及利用F-N型隧道電流的方法。在利用熱 電子的情況下，對控制閘極電極24施加正向電壓並且對 汲極施加高電壓，來產生熱電子。由此，可以將熱電子注 入到電荷儲存層20中。在利用F-N型隧道電流的情況下 ，對控制閘極電極24施加正向電壓，利用F-N型隧道電 流將電子從半導體層1 8注入到電荷儲存層20中。 圖55A顯示當利用F-N型隧道電流將電子注入到電 荷儲存層20中時的外加電壓。另外，圖6A顯示如圖1 B 所示那樣代替半導體層1 S使用半導體基板3 0來形成非揮 發性記憶體的例子。對控制閘極電極24施加正向高電壓 (10V至20V )，並且使源區18a和汲區18b成爲0V。 此時，帶圖成爲像圖48所示的圖。由於高電場而注入到 第一絕緣層1 6中的半導體層1 8的一部分電子被電荷儲存 層2 0a的陷阱能級捕捉。捕捉電子的陷阱帶負電，以使臨 界値電壓向正方向移動。 當在電荷儲存層20中保持電子時，非揮發性記憶體 元件的臨界値電壓向正方向移動。該狀態可以爲資料“ 0 -22 - 200814240 ”被寫入的狀態。圖49顯示電荷保持狀態的帶圖。電荷 儲存層20a的電子夾在第一絕緣層16和第二絕緣層22之 間，因此處於在能量上被關在裏面的狀態。雖然由於儲存 在電荷儲存層20a中的載流子（電子），電位提高，但是 只有將超過屏障能的能量供應給電子，才能從電荷儲存層 20a釋放出電子。
爲了檢出資料“ 0 ”掖寫入的狀態，當將中間電位 Vread施加到控制閘極電極24時，由電路判斷電晶體不 接通即可。中間電位就是資料“ 1 ”時的臨界値電壓Vthl 和資料“ 0”時的臨界値電壓Vth2的中間的電位（在此情 況下，Vthl<Vread<Vth2)。或者，如圖 6B或圖 55B所 示，根據當在源區1 8 a和汲區1 8b之間施加偏壓來使控制 閘極電極24成爲0V時，非揮發性記億體元件是否導通 ，而可以進行判斷。 圖5 6A顯示從電荷儲存層20釋放出電荷，來在非揮 ^ 發性記憶體元件中抹除資料的狀態。在此情況下，透過對 控制閘極電極24施加負偏壓，並且在半導體層1 8和電荷 儲存層20之間流過F-N型隧道電流，來進行資料的抹除 。或者，如圖7B所示，還可以透過對控制閘極電極24施 加負偏壓，並且對源區1 8 a施加正向高電壓，而產生ρ -N 型隧道電流，來將電子抽出到源區1 8 a —側。 另外，當代替半導體層18使用如圖1B所示的半導體 基板來形成非揮發性記憶體時，如圖7A和7B所示，將 控制閘極電極24接地，對半導體基板3 0的ρ阱3 2施加 -23- 200814240 負偏壓，並且在半導體基板3 0的通道形成區和電荷儲存 層20之間流過F-N隧道電流，來進行資料的抹除。或者 ，如圖7Β所示，還可以透過對控制閘極電極24施加負偏 壓，並且對源區18a施加正向高電壓，產生F-N型隧道電 流，來將電子抽出到源區1 8 a —側。
圖5 0顯示該抹除狀態的帶圖。因爲在抹除工作中， 可以將第一絕緣層1 6形成得薄，所以可以利用F-N型隧 道電流將電荷儲存層20中的電子釋放到半導體層1 8 —側 。此外，因爲更容易從半導體層1 8的通道形成區注入電 洞，所以可以透過將電洞注入到電荷儲存層20中，而進 行實際的抹除工作。 這裏，雖然說明了在電荷儲存層20a的陷阱能級中捕 捉電子的方式，但是其方式不侷限於此。例如，可以在由 氮化矽形成的電荷儲存層20b的陷阱能級中捕捉電子。另 外，可以在由氮化鍺形成的電荷儲存層20a及由氮化矽形 成的電荷儲存層20b的介面捕捉電子。 如上所說明，根據本發明的非揮發性記憶體元件可以 容易將電荷從半導體層注入到電荷儲存層20中，並且可 以防止電荷從電荷儲存層20中消失。就是說，當使根據 本發明的非揮發性記憶體元件作爲記憶體工作時，可以以 低電壓且有效率進行寫入，並且可以提高電荷保持特性。 透過使用這種非揮發性記憶體元件，可以製作各種各 樣的非揮發性半導體記憶體裝置。圖8顯示非揮發性記憶 體單元陣列的等效電路的一例。儲存一位元資訊的記憶體 -24- 200814240
單元MS01由選擇電晶體SOI和非揮發性記憶體元件M01 構成。選擇電晶體SO 1串聯插入到位元線BL0和非揮發 性記憶體元件MO 1之間，並且閘極連接到字線WL 1。非 揮發性記憶體元件MO 1的閘極連接到字線WL 1 1。當對非 揮發性記憶體元件MO 1寫入資料時，透過使字線WL 1和 位元線BL0爲Η位準且使BL1爲L位準，當對字線 WL 1 1施加高電壓時，如上述那樣電荷儲存在電荷儲存層 20中。當抹除資料時，使字線WL1和位元線BL0爲Η位 準並且對字線WL 1 1施加負向高電壓，即可。 在上述記憶體單元MS01中，透過選擇電晶體S01和 非揮發性記憶體元件MO 1 -分別由在絕緣表面上以島狀彼 此分離而形成的半導體層形成，即使不特別設置元件分離 區，也可以防止與其他選擇電晶體或非揮發性記憶體元件 彼此干涉。此外，由於在記憶體單元MS0 1內的選擇電晶 體SO 1和非揮發性記憶體元件MO 1都是η通道型的，所 以透過它們兩者由分離成島狀的一個半導體層形成，而可 以免去形成連接該兩個元件的佈線。 圖9顯示將非揮發性記憶體元件直接連接到位元線的 NOR型等效電路。在其記憶體單元陣列中，彼此交叉地 佈置字線WL和位元線BL，並且在各個交叉部分佈置有 非揮發性記憶體元件。在NOR型中，各個非揮發性記憶 體元件的汲極連接到位元線BL。在源極線SL上共同連接 有非揮發性記憶體元件的源極。 此時，也在該記憶體單元MS 0 1中透過非揮發性記憶 -25-
200814240 體元件MO 1由在絕緣表面上以島狀彼此分離而形 導體層形成，即使不特別設置元件分離區，也可以 其他非揮發性記憶體元件彼此干涉。此外，將多個 性記憶體元件（例如，亂9所示的Μ 01至Μ 2 3 ) 個區塊，並且將這些非揮發性記憶體元件由分離成 一個半導體層形成，而可以以每個區塊爲一個單位 抹除工作。 NOR型的工作例如爲如下。對資料的寫入而 源極線SL爲0V，對爲了寫入資料而被選擇的字線 加高電壓，並且對位元線B L施加對應於資料“ 〇 ” ”的電位。例如，將分別對應於“ 0”和“ 1 ”的 電位、L位準電位施加給位元線BL。爲了寫入“ 〇 ，在提供了 Η位準的非揮發性記憶體元件的汲極 生熱電子，並且該熱電子注入到浮動閘極中。而當 1 ”資料時，沒有進行這種電子注入。 在提供了 “ 0”資料的記憶體單元中，因爲在 源極之間的強橫向電場而在汲極附近產生熱電子， 子注入到電荷儲存層中。據此，電子注入到電荷儲 而臨界値電壓提高的狀態爲“ 0” 。當寫入“ 1 ”資 沒有產生熱電子並且電子不注入到電荷儲存層中， 持臨界値電壓低的狀態，即抹除狀態。 當抹除資料時，對源極線S L施加1 0V左右的 壓，並且使位元線BL處於浮動狀態。然後對字線 向高電壓（對控制閘極施加負向高電壓），以從電 成的半 防止與 非揮發 當作一 島狀的 地進行 言，使 WL施 和“ 1 Η位準 資料 附近產 寫入“ 汲極和 該熱電 存層中 料時， 從而保 ^正向電 :施加負 :荷儲存 -26- 200814240 層抽出電子。由此，成爲資料“ 1 ”的抹除狀態。 讀取資料透過如下步驟而進行··使源極線SL爲0V 且使位元線BL爲0.8V左右，對被選擇的字線WL施加設 定爲資料“ 0”和“ 1 ”的臨界値的中間値的讀取電壓，並 且由連接到位元線BL的讀出放大器判斷非揮發性記憶體 元件的變化。
圖1 〇顯示NAND型記憶體單元陣列的等效電路。將 串聯連接了多個非揮發性記憶體元件的NAND單元NS 1 連接到位元線 BL。多個 NAND單元彙集來構成區塊 BLK1。在圖10所示的區塊BLK1的字線有三十二條（字 線WL0至WL3 1 )。對應於該列的字線共同連接到位於與 區塊BLK 1相同的列的非揮發性記憶體元件。 在此情況下，因爲選擇電晶體S 1、S2和非揮發性記 憶體元件M0至M3 1串聯連接，所以也可以將這些作爲一 個單元用一個半導體層形成。據此，可以免去形成連接非 揮發性記憶體元件的佈線，而可以實現整合化。另外，可 以容易地與鄰接的NAND單元分離。此外’還可以分離地 形成選擇電晶體SI、S2的半導體層和NAND單元NS1的 半導體層。當進行從非揮發性記憶體元件M0至M3 1的電 荷儲存層抽出電荷的抹除工作時，可以以每個NAND單元 爲一個單位地進行抹除工作。另外，還可以使用一個半導 體層形成共同連接到一條字線的非揮發性記憶體元件（例 如M30的列）。
在使NAND單元NS1成爲抹除狀態’即，使nAND -27- 200814240 單元NS 1的各個非揮發性記憶體元件的臨界値成爲負向 電壓的狀態之後，執行寫入工作。從源極線S L —側的非 揮發性記憶體元件M0按順序進行寫入。以下大體說明向 非揮發性記憶體元件M0寫入的例子。
圖11A顯示寫入“0”的情況，其中對選擇閘極線 SG2例如施加Vcc (電源電壓）使選擇電晶體S2接通， 並且使位元線BL成爲0V (接地電壓）。使選擇閘極線 SG1爲0V，並且使選擇電晶體S1截斷（OFF)。接著， 使非揮發性記憶體元件M0的字線WL0爲高電壓Vpgm ( 20V左右），並且使其他字線爲中間電壓Vpass ( 10V左 右）。因爲位元線BL的電壓爲0V，所以被選擇的非揮發 性記憶體元件M0的通道形成區的電位成爲0V。因爲字 線WL0和通道形成區之間的電位差很大，所以如上所述 那樣利用F-N隧道電流將電子注入到非揮發性記憶體元件 M0的電荷儲存層中。因此，非揮發性記憶體元件M0的 臨界値電壓成爲正的狀態（即，寫入“ 的狀態）。 另一方面，當寫入“ 1”時，如圖1 1B所示，使位元 線B L例如成爲V c c (電源電壓）。因爲選擇閘極線S G 2 的電壓爲Vcc，所以如果相對於選擇電晶體S2的臨界値 電壓Vth成爲Vcc減Vth ( Vcc-Vth)，則選擇電晶體S2 成爲截止狀態。因此，非揮發性記憶體元件M0的通道形 成區成爲浮動狀態。其次，當對字線WL0施加高電壓 Vpgm ( 20V )，並且對其他字線施加中間電壓 Vpass ( 1 0V )時，由於各個字線和通道形成區的電容耦合，通道 -28- 200814240 形成區的電壓從Vcc-Vth上升到例如8V左右。因爲通道 形成區的電壓上升到高電壓，所以與寫入“ 0，，的情況不 同，字線WL0和通道形成區之間的電位差很小。由此， 在非揮發性記憶體元件Μ 0的浮動閘極中不發生由於F - N 型隧道電流的電子注入。因此，非揮發性記憶體元件M3 1 的臨界値保持爲負的狀態（寫入“ 1”的狀態）。
當進行抹除工作時，如圖57所示，對被選擇的區塊 內的所有字線施加負向高電壓（Vers )。使位元線BL、 源極線S L成爲浮動狀態。由此，在區塊中的所有記憶體 單元中，由於隧道電流，浮動閘極中的電子釋放到半導體 層。結果，這些記憶體-單元的臨界値電壓向負方向移動。 另外，在代替半導體層18使用半導體基板30來形成 非揮發性記憶體的情況下，如圖1 2 A所示那樣使被選擇 的區塊內的所有字線爲〇V，而對p阱施加負向高電壓（ Vers)。使位元線BL、源極線SL成爲浮動狀態。由此， 在區塊中的所有記憶體單元中，由於隧道電流，浮動閘極 中的電子釋放到半導體層。結果，這些記憶體單元的臨界 値電壓向負方向移動。 在圖1 2B所示的讀取工作中，使選擇了讀取的非易失 性記憶體元件M0的字線WL0的電壓爲Vr (例如0V )， 並且使沒有選擇讀取的非揮發性記憶體元件的字線WL 1 至WL3 1以及選擇閘極線SGI、SG2爲比電源電壓高少許 的讀取用中間電壓V r e a d。就是說，如圖1 3所示，選擇 記憶體元件以外的記憶體元件作爲轉移電晶體而工作。由 -29- 200814240 此，檢測出在選擇了讀取的非揮發性記憶體元件MO中是 否流過電流。換句話說，在儲存於非揮發性記憶體元件 M3 0中的資料爲“ 0 ”的情況下，記憶體元件M0截斷， 所以位元線B L不放電。另一方面，在儲存於非揮發性記 憶體元件M3 0中的資料爲“ 1”的情況下，非揮發性記憶 體元件M0接通，所以位元線BL放電。
圖1 4顯示非揮發性半導體記憶體裝置的電路方塊圖 的一例。在非揮發性半導體記憶體裝置中，在相同基板上 形成有記憶體單元陣列5 2和週邊電路5 4。記憶體單元陣 列5 2具有如圖8至圖1 〇所示的結構。週邊電路5 4的結 構爲如下。 在記憶體單元陣列5 2的周圍設置有用於選擇字線的 列解碼器62和用於選擇位元線的行解碼器64。位址透過 位址緩衝器5 6而傳送到控制電路5 8，並且內部列位址信 號及內部行位址信號分別轉送到列解碼器6 2及行解碼器 64 〇 當進行資料的寫入以及抹除時，使用使電源電位升壓 的電位。因此’提供有由控制電路5 8根據工作模式而控 制的升壓電路60。升壓電路6〇的輸出經過列解碼器62 或行解碼器64供給到字線WL或位元線。從行解碼器 64輸出的貪料輸入到感應放大器66。由感應放大器66讀 取的貪料保持在資料緩衝器6 8中，然後由於控制電路5 8 的控制封資料進行隨機存取，並且經過資料輸入/輸出緩 衝益7〇而輸出。寫入資料經過資料輸入/輸出緩衝器70 -30- 200814240 暫時保持在貪料緩衝器6 8中’而且由於控制電路5 8的控 制，被轉送到行解碼器64。
如此，在非揮發性半導體記憶體裝置的記憶體單元陣 列5 2中，需要使用與電源電位不同的電位。因此，較佳 的至少使記憶體單元陣列5 2和週邊電路5 4之間電絕緣分 離。在此情況下，如以下說明的實施例1至3那樣透過使 用形成在絕緣表面上的半導體層形成非揮發性記憶體元件 及週邊電路的電晶體，可以容易地進行絕緣分離。因此， 可以減少不正常工作且製作低耗電量的非揮發性半導體記 憶體裝置。 實施例模式2 在本實施例模式中’以下說明可以減少如下影響的結 構：在上述實施例模式的非揮發性記憶元件中’由於在半 導體層1 8的端部的第一絕緣層1 6的覆蓋不足或隨著製造 步驟產生的電荷的積累等而導致的給非揮發性記憶體元件 的特性造成的影響，特別由於在第一絕緣層1 6的厚度薄 時產生的覆蓋不足或跟著製造步驟產生的電荷的積累等而 導致的給非揮發性記憶體元件造成的影響。 圖5 1 A示出非揮發性記憶元件的俯視圖’圖5 1 B及 5 1 C分別示出圖5 1 A中的A ! - B !間、A2 - B 2間的截面的模 式圖。 在圖5 1 A至5 1 C所示的結構中，設置爲島狀的半導 體層18具有：通道形成區14，該通道形成區14被設置 -31 - 200814240 在重疊於控制閘極電極24的區域；第一雜質區1 8 a、1 8b ，該第一雜質區1 8 a、1 8 b被設置在不重疊於控制閘極電 極的區域且與上述通道形成區1 4鄰接，並且形成源區或 汲區；以及第二雜質區18c、18d，該第二雜質區18c、 1 8d被設置在半導體層1 8的端部且與控制閘極電極24重 疊的區域及其附近。第二雜質區18c、18d與通道形成區 14-和第一雜質區18a、18b鄰接而設置。
第一雜質區18a、18b和第二雜質區18c、18d分別具 有不同導電性地設置。例如，以η型導電類型設置第一雜 質區18a、18b時，以ρ型導電類型設置第二雜質區18c 、18d，而在以p型導電類型設置第一雜質區18a、18b時 ，以η型導電類型設置第二雜質區18c、18d。這裏，以η 型導電類型設置用作源區或汲區的第一雜質區18a、18b ，並且以P型導電類型設置第二雜質區18c、18d。另外 ，在對半導體層1 8的通道形成區1 4預先進行通道摻雜時 ，也可以使第二雜質區18c、18d和通道形成區14成爲相 同濃度的P型雜質區。 像這樣，透過在半導體層1 8的端部且重疊於控制閛 極電極24的區域和其附近與通道形成區14、第一雜質區 18a、18b鄰接地設置具有與所述第一雜質區18a、18b不 同的導電類型的第二雜質區1 8 c、1 8 d，由於pn接而第一 雜質區18a、18b和第二雜質區18c、18d鄰接的部分的電 阻提高。結果，可以抑制由於以半導體層1 8的端部的第 一絕緣層1 6的覆蓋不足爲原因的漏電流或隨著製造步驟 -32- 200814240 產生的電荷的積累等而導致的給非揮發性記憶體元件的特 性造成的影響。
另外，第二雜質區18c、18d設置在半導體層18及控 制閘極電極24彼此重疊的區域即可。由此，如圖52A至 5 2C所示那樣也可以僅在半導體層18及控制閘極電極24 彼此重疊的區域的附近設置第二雜質區18c、18d。因此 ，也可以具有如下結構：在重疊於電荷儲存層2 0的一對 端部（這裏爲與載流子流過通道形成區的方向（連接源區 和汲區的方向）大致垂直的方向上的電荷儲存層20的端 部）的區域的半導體層1 8及其附近的區域選擇性地提供 雜質區18c、18d (參照圖52A )。另外，圖52A顯示非 揮發性記憶元件的俯視圖，圖52B及52C分別顯示圖 52A中的線Ai-Bi間、A2-B2間的截面的模式圖。 另外，也可以形成覆蓋半導體層的端部的絕緣層3 6 (參照圖53A)。另外，圖53A顯示非揮發性記憶元件的 俯視圖，圖53B及53C分別顯示圖53A中的線Ai-Bi間 、A2-B2間的截面的模式圖。絕緣層36是爲了防止半導體 層1 8和控制閘極電極24或半導體層1 8和電荷儲存層20 短路而形成的。因此，較佳的在半導體層1 8的端部和控 制閘極或電荷儲存層重疊的區域將絕緣層3 6形成在半導 體層18上。 在圖5 3 A中，虛線表示絕緣層3 6的端部，在虛線的 內側沒形成有絕緣層3 6，並且在虛線的外側形成有絕緣 層3 6，以覆蓋半導體層1 8的端部。即’絕緣層3 6在半 -33 - 200814240 導體層18上具有開口部。 這裏，在形成覆蓋半導體層1 8的端部的絕緣層3 6之 後形成用作隧道氧化膜的絕緣層1 6，但是，不侷限於該 結構。也可以在形成用作隧道氧化膜的絕緣層1 6之後形 成絕緣層3 6。
另外，覆蓋半導體層的端部的絕緣層3 6是爲了防止 半導體層1 8的端部和控制閘極電極24或半導體層1·8的 端部和電荷儲存層20短路而形成的，所以只要形成在半 導體層1 8的端部和控制聞極電極2 4或電荷儲存層2 0重 疊的區域即可。 代表性地，如圖54A至54C所示，在半導體層1 8的 端部和控制閘極電極2 4或電荷儲存層2 0重疊的區域形成 有絕緣層3 9 a、3 9 b即可。即，絕緣層3 9 a、3 9 b是在基板 上不連續形成的'不連續層。因此，如圖5 4B所示，在圖 54A中的線間的截面中沒形成有絕緣層39a、39b， 而如圖54C所示，在圖54A中的線a2-B2間的截面中僅 在半導體層1 8的端部的形成有控制閘極電極24或電荷儲 存層2 0的區域中形成有絕緣層39&、391>。 另外，在控制閘極電極的通道長度方向上的絕緣層 39a、39b的長度是3μηι以上至ι〇μπι以下，較佳的爲 3μιη以上至5μιη以下。 絕緣層3 6、3 9 a、3 9b由氧化矽、氮化鋁、氮化矽、 氧化矽和氮化矽的疊層結構、氧化矽和氮化鋁的疊層結構 等形成。另外’絕緣層3 6、3 9 a、3 9 b可以採用由如下材 -34- 200814240
料構成的單層或疊層結構形成··有機材料如環氧樹脂、聚 醯亞胺、聚醯胺、聚乙烯基苯酚、苯並環丁烯和丙烯樹脂 等；或矽氧烷材料如矽氧烷樹脂等。矽氧烷材料相當於包 含Si-0-Si鍵的材料。矽氧烷的骨架由矽（Si )和氧（〇 )的鍵構成。作爲取代基，使用至少含有氫的有機基（例 如，烷基或芳基）。作爲取代基，還可以使用氟基團。或 者’作爲取代基’還可以使用至少含有氫的有機基和氟基 團。 絕緣層36、39a、39b的厚度較佳的是避免如下情況 的厚度：半導體層18、絕緣層36、39a、39b、以及控制 閘極電極24用作電晶體。或者，其厚度較佳的是避免-如 下情況的厚度：半導體層18、絕緣層36、39a、39b、電 荷儲存層20、以及控制閘極電極24用作非揮發性記憶元 件。 像這樣，透過形成覆蓋半導體層的端部的絕緣層3 6 、3 9 a、3 9b，可以防止半導體層1 8的端部和控制閘極電 極24或電荷存儲層20短路。尤其在用作閘極絕緣膜的絕 緣層的厚度薄於半導體層的厚度時特別有效’例如其厚度 爲幾奈米至十幾奈米。另外’在透過蝕刻而去除形成在半 導體層1 8上的所有絕緣層時，有如下情況’即在半導體 層1 8的端部和絕緣層1 2相接觸的部分，凹部被形成在絕 緣層1 2中，但是，透過形成絕緣層3 6、3 9a、3 9b而可以 使用絕緣層塡充所述凹部。因此’在形成用作隧道氧化膜 的第一絕緣層等時，可以改善覆蓋不良等。結果’可以提 -35- 200814240 高之後形成的半導體元件的可靠性。 實施例1
在本實施例中，將參照附圖說明-非揮發性半導體記憶 體裝置的一例。注意，這裏示出這樣一種情況，即在非揮 發性半導體記憶體裝置中同時形成構成記憶體部的非揮發 性記憶體元件和構成邏輯部的電晶體等元件，所述邏輯部 提供在與所述記憶體部相同的基板上並且進行記憶體部的 控制等。 首先，將非揮發性半導體記憶體裝置的記憶體部的模 式圖示出於圖8。 在本實施例所示的記憶體部中提供有多個具有控制電 晶體S和非揮發性記憶體元件Μ的記憶體單元。在圖8 中，由控制電晶體S〇 1和非揮發性記憶體元件MO 1形成 一個記憶體單元。此外，同樣地，控制電晶體S 0 2和非揮 ^ 發性記憶體元件Μ 0 2、控制電晶體S 0 3和非揮發性記憶體 元件Μ03、控制電晶體S 1 1和非揮發性記憶體元件Μ丨】、 控制電晶體S 1 2和非揮發性記憶體元件μ 1 2、以及控制電 晶體S 1 3和非揮發性記憶體元件μ 1 3分別形成記憶體單 元0 在控制電晶體S 0 1中，閘極電極連接到字線w L 1， 源極和汲極的一方連接到位元線BLO，並且源極和汲極的 另一方連接到非揮發性記憶體元件MO 1的源極或汲極。 此外’非揮發性記憶體元件MO 1的閘極電極連接到字線 -* 36 - 200814240 WL 1 1，源極和汲極的一方連接到控制電晶體S 0 1的源極 或汲極，並且源極和汲極的另一方連接到源極線SLO。
另外，與提供在邏輯部的電晶體相比，提供在記憶體 部的控制電晶體的驅動電壓高，所以較佳的以不同的厚度 形成提供在記憶體部的電晶體和提供在邏輯部的電晶體的 閘極絕緣膜等。例如，在要使驅動電壓小且臨界値電壓的 不均勻性小的情況下，較佳的提供閘極絕緣膜薄的薄膜電 晶體，而在需要大驅動電壓和閘極絕緣膜的耐壓性的情況 下，較佳的提供閘極絕緣膜厚的薄膜電晶體。 因此，在本實施例中，將參照附圖說明以下情況：相 對於要使驅動電壓小且臨界値電壓的不均勻性小的邏輯部 的電晶體形成膜厚度小的絕緣層，而相對於需要大驅動電 壓和閘極絕緣膜的耐壓性的記憶體部的電晶體形成膜厚度 大的絕緣層。注意，圖22至圖24示出俯視圖，而圖16Α 至圖21Β示出沿圖22至圖24中的線Α-Β、C-D、E-F、 以及G-Η的截面圖。此外，Α-Β及C-D示出提供在邏輯 部中的薄膜電晶體，E-F示出提供在記憶體部中的非揮發 性記憶體元件，並且G-Η示出提供在記憶體部中的薄膜 電晶體。此外，在本實施例中，將說明提供在Α-Β的薄 膜電晶體爲Ρ通道型且提供在C-D、G-Η的薄膜電晶體爲 η通道型，並且提供在E-F的非揮發性記憶體元件的電荷 的積累透過電子而進行的情況。然而，本發明的非揮發性 半導體記憶體裝置不侷限於此。 首先，在基板1 〇〇上中間夾著絕緣層1 02形成島狀半 -37- 200814240 導體層104、106、l〇8和1 l〇，並且覆蓋該島狀半導體層 104、106、108和11〇地形成第一絕緣層112 (參照圖 16A 和圖 22 )。 島狀半導體層1 04、1 06、1 0 8和1 1 0可以透過如下步 驟來提供：在預先形成在基板1 〇〇上的絕緣層1 〇2上透過
使用濺射法、LPCVD法、電漿CVD法等並且使用以矽（ Si )爲主要成分的材料等形成非晶體半導體層，並且在使 該非晶體半導體層結晶後選擇性地飩刻該半導體層。另外 ，非晶體半導體層的晶化可以透過鐳射晶化法、使用RTA 或退火爐的熱晶化法、使用促進晶化的金屬元件的熱晶化 法、或組合這些方法的方法等來進行。 此外’當透過照射雷射光束進行半導體層的晶化或再 晶化時，作爲雷射光束的光源可以使用LD激發的連續振 蕩（CW )鐳射（YV04，第二高次諧波（波長爲532nm) )。並不需要特別侷限於第二高次諧波，但是第二高次諧 波的能量效率比更高次的高次諧波優越。因爲當將C W鐳 1寸照射到半導體層時，可以對半導體層連續供給能量，所 以一旦使半導體層成爲熔化狀態，可以使該熔化狀態繼續 下去。再者，可以透過掃描CW鐳射使半導體層的固液介 面移動，形成沿著該移動方向的朝向一個方向的長的晶粒 。此外，使用固體鐳射是因爲與氣體鐳射等相比，輸出的 穩定性高，而可以期待穩定的處理的緣故。注意，不侷限 於CW鐳射，也可以使用重復頻率爲10MHz以上的脈衝 鐳射。當使用重復頻率高的脈衝鐳射時，如果鐳射的脈衝 -38 - 200814240
間隔比半導體層從熔化到固化的時間短，則可以將半導體 層一直保留爲熔化狀態，並且可以透過固液介面的移動形 成由朝向一個方向的長的晶粒構成的半導體層。也可以使 用其他CW鐳射以及重復頻率爲10MHz以上的脈衝鐳射 。例如，作爲氣體鐳射，有Ar鐳射、Kr鐳射、C02鐳射 等。作爲固體鐳射，有YAG鐳射、YLF鐳射、YAl〇3鐳 射、GdVCU鐳射、KGW鐳射、KYW鐳射、變石鐳射、Ti: 藍寶石鐳射、Y2〇3鐳射、YV〇4鐳射等。將 YAG鐳射、 Y2〇3鐳射、GdV04鐳射、YV04鐳射等也稱作陶瓷鐳射。 作爲金屬蒸氣鐳射可以舉出氯鎘鐳射等。此外，當從鐳射 振蕩器中將雷射光束以TEMoo (單橫模）振蕩來發射時， 可以提高在被照射面上獲得的線狀射束點的能量均勻性， 所以是較佳的。另外，也可以使用脈衝振蕩的受激準分子 鐳射。 也可以使用SOI (絕緣體上載矽）基板而代替上述方 φ 法。作爲SOI基板，也可以使用如下基板：透過在對鏡面 抛光晶片注入氧離子之後進行高溫度退火，在從表面有一 定深度的部分形成氧化層並且消滅產生在表面層的缺陷， 來形成的所謂SIMOX (注入氧隔離）基板。可以將SOI 的半導體層用作半導體層104、106、108和110。 基板1 00是選自半導玻璃基板、石英基板、陶瓷基板 、金屬基板（例如，不鏽鋼基板等）、半導體基板如Si 基板等中的基板。另外，作爲塑膠基板可以選擇聚對苯二 甲酸乙二醇酯（PET )、聚萘二甲酸乙二醇酯（PEN )、 -39- 200814240 聚醚礪（PES )、以及丙烯等的基板^
絕緣層102透過使用CVD法或濺射法等並且使用氧 化矽、氮化矽、氧氮化矽等絕緣材料來形成。例如，在將 絕緣層1 02形成爲雙層結構的情況下，較佳的形成氧氮化 矽層作爲第一層絕緣層，並且形成具有與第一層氧氮化矽 層不同組成的氧氮化矽層作爲第二層絕緣層。此外，也可 以形成氮化矽層作爲第一層絕緣層，並且形成氧化矽層作 爲第二層絕緣層。像這樣，透過形成用作阻擋層的絕緣層 1 02 ’可以防止基板1 00中的Na等的鹼金屬或鹼土金屬給 形成在該絕緣層1 02上的元件造成負面影響。在使用石英 作爲基板1⑽的情況下，也可以不形成絕緣層1 02。 透過CVD法或濺射法等並且使用絕緣材料如氧化矽 、氮化矽、或氧氮化矽等，以單層或疊層形成第一絕緣層 1 1 2。例如，在以單層設置第一絕緣層〗〗2的情況下，透 過CVD法以5至50nm的厚度形成氧氮化矽層。另外，在 以三層結構設置第一絕緣層1 1 2的情況下，形成氧氮化矽 層作爲第一層絕緣層，形成氮化矽層作爲第二絕緣層，並 且形成氧氮化矽層作爲第三絕緣層。 另外，形成在半導體層110的上方的第一絕緣層112 在之後完成的薄膜電晶體中用作閘極絕緣膜。 接下來，選擇性地去除形成在半導體層i 〇4、1 06和 1 0 8上的第一絕緣層丨丨2，使半導體層1 〇 4、1 0 6和1 〇 8的 表面露出。這裏，透過使用抗鈾劑1 1 4選擇性地覆蓋設置 在記憶體部的半導體層1 1 〇並且蝕刻形成在半導體層1 0 4 -40- 200814240 、1 06和1 08上的第一絕緣層1 1 2，選擇性地去除它們並 在半導體層11〇上形成第一絕緣層121 (參照圖16B)。 接著，在半導體層104、106和108上分別形成第二 絕緣層116、118和120 (參照圖16C)。 第二絕緣層116、118和120可以透過對半導體層 104、106和108進行熱處理或電漿處理等來形成。例如 ，透過使用高密度電漿處理對所述半導體層104、106和
1 08進行氧化處理、氮化處理或氧氮化處理，而在該半導 體層104、106和108上分別形成成爲氧化層、氮化層或 氧氮化層的第二絕緣層1 16、1 18和120。另外，也可以 透過CVD法或濺射法形成第二絕緣層1 1 6、1 1 8和1 20， 或者也可以對透過CVD法或濺射法形成的層進行高密度 電漿處理來形成第二絕緣層1 1 6、1 1 8和1 2 0。 例如，在使用以Si爲主要成分的半導體層作爲半導 體層1 04、1 〇 6和1 0 8並且透過高密度電漿處理對該半導 體層1 04、1 06和1 08進行氧化處理或氮化處理的情況下 ，作爲第二絕緣層1 1 6、1 1 8和1 2 0形成氧化矽層或氮化 矽層。另外，也可以在透過高密度電漿處理對半導體層 104、106和1〇8進行氧化處理之後，再次進行高密度電 漿處理，而進行氮化處理。在此情況下，與半導體層1 〇4 、1 06和1 08接觸地形成氧化矽層，並且在該氧化矽層的 表面或表面附近形成氮電漿處理層。 迨裏，以lnm以上至10nm以下，較佳的以lnm以上 至5 nm以下形成第二絕緣層1 1 6、1 1 8和1 2 0。例如，透 -41 - 200814240
過高密度電漿處理對半導體層104、106和108進行氧化 處理，在該半導體層104、106和108的表面上形成大致 3 nm的氧化矽層，然後透過高密度電漿處理進行氮化處理 ，在氧化矽層的表面或表面附近形成氮電漿處理層。具體 而言，首先透過在氧氣氣氛中進行電漿處理在半導體層 104、106和 108上以3nm至6 nm的厚度形成氧化矽層 16a。之後，在氮氣氣氛中接著進行電漿處理來在氧化石夕 層的表面或表面附近設置氮濃度高的單電漿處理層。這裏 ，透過在氮化氣氛中進行電漿處理，而具有在距氧化矽層 的表面大約1 nm的深度的部分以20至50原子％的比例含 有氮的結構。在氮電漿處理層中形成有含有氧和氮的矽（ 氧氮化矽）。而且，此時，較佳的一次也不暴露於大氣地 連續進行利用高密度電漿處理的氧化處理和氮化處理。透 過連續進行高密度電漿處理，可以防止污染物的混入並且 提高生產效率。此時，有時形成在半導體層1 1 0上的第一 絕緣層1 2 1的表面也被氧化或氮化，而形成氧氮化砂層。 另外，在透過高密度電漿處理使半導體層氧化的情況 下，在含氧的氣氛中（例如，在氧（〇2)和稀有氣體（含 有He、Ne、Ar、Kr、Xe中的至少一個）的氣氛中、或一 氧化二氮（N20 )和稀有氣體（含有He、Ne、Ar、Kr、 Xe中的至少一個）的氣氛中；或者在氧和氫（H2 )和稀 有氣體的氣氛中、或一氧化二氮和氫（H2 )和稀有氣體的 氣氛中）進行該處理。另一方面，在透過高密度電漿處理 使半導體層氮化的情況下，在含氮的氣氛中（例如，在氮 -42- 200814240 (N2)和稀有氣體（含有He、Ne、Ar' Kr、Xe中的至少 一個）的氣氛中；在氮和氫和稀有氣體的氣氛中；或者在 NH3和稀有氣體的氣氛中）進行電漿處理。 作爲稀有氣體，例如可以使用Αι·。此外，也可以使 用Ar和Κι:的混合氣體。當在稀有氣體氣氛中進行高密度 電漿處理時，第一絕緣層121、第二絕緣層116、118和 1 20中有時含有用於電漿處理的稀有氣體（含有He、Ne
、Ar、Kr和Xe中的至少一個），當使用Ar時，在第一 絕緣層1 2 1、第二絕緣層1 1 6、1 1 8和1 2 0中有時含有Ar 此外，在上述氣體的氣氛中以電子密度爲lxlO11 cm·3 以上且電漿的電子溫度爲1.5eV以下進行高密度電漿處理 。更具體地，以電子密度爲lxloHcnT3以上至lxl〇13cm-3 以下且電漿的電子溫度爲0.5eV以上至1.5eV以下進行高 密度電漿處理。由於電漿的電子密度高，並且形成在基板 φ 1〇〇上的被處理物（這裏是半導體層104、106、108和 110)附近的電子溫度低，所以可以防止被處理物受到的 由電漿造成的損傷。此外，由於電漿的電子密度爲 lxl〇uCnT3以上的高密度，所以透過使用電漿處理使被照 射物氧化或氮化而形成的氧化層或氮化層，與使用CVD 法或濺射法等來形成的層相比，可以形成厚度等具有良好 的均勻性並且細緻的層。此外，由於電漿的電子溫度爲 1 · 5 eV以下的低溫度，所以與現有的電漿處理或熱氧化法 相比，可以以低溫度進行氧化或氮化處理。例如，即使以 -43- 200814240 比玻璃基板的應變點低1 00°c以上的溫度進行電漿處理， 也可以進行充分的氧化或氮化處理。作爲用於形成電漿的 頻率，可以使用微波（例如，2.45GHz)等的高頻率。 在本實施例中，當透過高密度電漿處理對被處理物進 行氧化處理時，引入氧（〇2 )、氫（H2 )和氬（A〇的混 合氣體。這裏所使用的混合氣體包含0.1至lOOsccm的氧 、0.1至10 0 seem的氫、100至5 00 0 seem的氬即可。另外
，較佳的以氧：氫:氬=1:1:100的比例引入混合氣體。例如 ，引入5sccm的氧、5sccm的氫、以及500sccm的氬即可 此外，在透過高密度電漿處理進行氮化處理的情況下 ，引入氮（N2 )和氬（A〇的混合氣體。這裏所使用的混 合氣體包含20至2000sccm的氮以及100至lOOOOsccm的 氬，即可。例如，引入200sccm的氮、以及lOOOseem的 氬即可。 在本實施例中，形成在設置於記憶體部的半導體層 108上的第二絕緣層120在之後完成的非揮發性記憶體元 件中用作隧道氧化膜。由此，第二絕緣層1 2 0的厚度越薄 ，隧道電流越容易流過，而可以作爲記憶體進行高速工作 。另外，第二絕緣層1 20的厚度越薄，能夠以越低的電壓 將電荷儲存在之後形成的電荷儲存層中，因而，可以降低 非揮發性半導體記憶體裝置的耗電量。因此，較佳的將第 二絕緣層116、118和120的厚度形成爲薄（例如10nm 以下）。 -44- 200814240
作爲在半導體層上將絕緣層形成爲薄的方法，一般有 熱氧化法。然而，在使用玻璃基板等熔點不很高的基板作 爲基板1 00的情況下，透過熱氧化法形成第二絕緣層1 1 6 、118和120是非常困難的。另外，由於透過CVD法或 濺射法形成的絕緣層在其層內部有缺陷，所以其膜質不夠 好，並且在將絕緣層的膜厚度形成爲薄的情況下，存在有 發生針孔筝的缺陷的問題。另外，在透過CVD法或濺射 法形成絕緣層的情況下，有時由於半導體層的端部的被覆 率不足夠而使之後形成在第二絕緣層1 2 0上的導電層等和 半導體層發生洩漏。因此，如本實施例所示，透過高密度 電漿處理形成第二絕緣層1 1 6、1 1 8和1 2 0，可以形成比 透過CVD法或濺射法等形成的絕緣層更細緻的絕緣層， 而且還可以使用第二絕緣層1 1 6、1 1 8和1 2 0充分地覆蓋 半導體層104、106和108的端部。其結果，作爲記憶體 可以進行高速工作並且提高電荷保持特性。另外，在透過 CVD法或濺射法形成第二絕緣層116、118和120的情況 下’較佳的在形成絕緣層之後進行高密度電漿處理，並且 對該絕緣層的表面進行氧化處理、氮化處理或氧氮化處理 接著’覆蓋第一絕緣層 1 1 2、第二絕緣層1 1 6、1 1 8 和120地形成電荷儲存層122a、122b (參照圖17A)。電 荷儲存層122a、122b可以由在膜中具有捕捉電荷的缺陷 的絕緣層形成。例如，作爲電荷儲存層122a、122b，可 以使用氮化鍺化合物、氮化矽化合物、以及氮化鋁化合物 -45- 200814240 等來層疊。 作爲氮化鍺化合物，可以使用氮化鍺、添加了氧的氮 化鍺、添加了氧及氫的氮化鍺等。另外，可以使用鍺化合 物如氧化鍺、添加了氮的氧化鍺、添加了氮及氫的氧化鍺 等。
另外，作爲氮化矽化合物，可以使用氮化矽、添加了 氧的氮化矽、添加了氧及氫的氮化矽等。另外，可以使用 添加了氮的氧化矽、添加了氮及氫的氧化矽等。作爲氮化 鋁化合物，有氮化鋁化合物等如氮化鋁、添加了氧的氮化 銘、添加了氧及氫的氮化銘等。 這裏，作爲電荷儲存層122a，使用以-GeH4及NH3作 爲原材料並且透過電漿CVD法形成爲1至2〇11111，較佳的 形成爲1至1 0 n m厚度的氮化鍺。此時，透過以如下條件 施加 RF功率爲100W的高頻電力，而可以形成含有 32.3atomic% 的 Ge、49.2atomic% 的 N、以及 18.5atomic% 0 的Η的氮化鍺層：使用氫被稀釋到5%的GeH4及NH3的 流量比例爲1 :25，基板溫度爲3 00°C，壓力爲lOOPa，電 極間隔距離爲21mm，以及27MHz的電源頻率。 另外，作爲電荷儲存層122b，可以使用以SiH4、N2 及Ar作爲原材料並且透過電漿CVD法形成爲1至20nm ，較佳的形成爲1至1 〇nm厚度的氮化矽。此時，透過以 如下條件施加RF功率爲100W的高頻電力，而可以形成 含有 44 atomic% 的 Si、43·5 atomic% 的 N、以及 13·5 &1〇111^%的11的氮化政層：8出4、^及人1：的流量比例爲 -46 - 200814240 1 :200:25，基板溫度爲400°c，壓力爲40Pa，電極間隔距 離爲3 0 m m，以及6 0 Μ Η z的電源頻率。另外，設置在記愴 體部的電荷儲存層122a、122b在之後完成的非揮發性記 憶體元件中用作捕捉電荷的層。 接下來，選擇性地去除形成在半導體層1 04和1 06上 的第二絕緣層116、118、和電荷儲存層122a和122b、以
及形成在半導體層11〇上的電荷儲存層122a和12 2b’並 且留下形成在半導體層1〇8上的第二絕緣層120和電荷儲 存層122a、122b。這裏，透過使用抗蝕劑124選擇性地 覆蓋設置在記憶體部的半導體層1 〇8，並且蝕刻沒有被抗 蝕劑1 24覆蓋的第二絕緣層 1 16、Η 8、和電荷儲存層 122a、122b來選擇性地去除它們（參照圖17Β )。另外， 在圖17B中顯示如下例子：透過触刻電荷儲存層122a、 122b選擇性地去除他們，而留下電荷儲存層122a、122b 的一部分，以形成電荷儲存層126a、126b。 接著，覆蓋半導體層104、106、形成在半導體層1〇8 的上方的電荷儲存層126a、126b、以及形成在半導體層 1 1 〇的上方的第一絕緣層1 2 1地形成第三絕緣層1 2 8 (參 照圖17C)。 第三絕緣層128透過使用CVD法或濺射法等並且使 用絕緣材料如氧化矽、氮化矽、以及氧氮化矽等以單層或 疊層形成。例如，在以單層設置第三絕緣層1 2 8的情況下 ，透過CVD法將氧氮化砂層形成爲5至50n m厚度。而在 以三層結構設置第三絕緣層1 2 8的情況下，形成氧氮化石夕 -47- 200814240 層作爲第一層絕緣層，形成氮化矽層作爲第二層絕緣層， 並且氧氮化矽層作爲第三層絕緣層。 另外，形成在半導體層108的上方的第三絕緣層128 在之後完成的非揮發性記憶體元件中用作控制絕緣層，而 形成在半導體層104、106的上方的第三絕緣層128在之 後完成的電晶體中用作閛極絕緣膜。
接著，覆蓋形成在半導體層104、106、108和1 10上 的第三絕緣層128地形成導電層（參照圖18A)。這裏顯 示按順序層疊導電層1 3 0和導電層1 3 2來形成導電層的例 子。當然’導電層也可以以單層或三層以上的疊層結構形 成。 導電層13 0、13 2可以由選自钽（Ta )、鎢（W )、 鈦（Ti)、鉬（Mo)、鋁（A1)、銅（Cu)、鉻（Cr) 和鈸（Nb)等中的元素；以這些元素爲主要成分的合金 材料或化合物材料形成。此外，導電層1 3 0、1 3 2還可以 φ 由將這些元素氮化了的金屬氮化層形成。除此之外，導電 層130、132還可以由以摻雜了磷等雜質元素的多晶矽爲 代表的半導體材料形成。 這裏，使用氮化鉬形成導電層130，並且在其上使用 鎢以疊層結構形成導電層1 3 2。此外，還可以使用選自氮 化鎢、氮化鉬和氮化鈦中的材料以單層或疊層結構形成導 電層1 3 0，並且使用選自鉅、鉬和鈦中的材料以單層或疊 層結構形成導電層1 3 2。 接著，透過選擇性地蝕刻並去除層疊而設置的導電層 -48- 200814240 130和132，在半導體層1〇4、106、108和110的上方的 一部分留下導電層130和132，以分別形成用作閘極電極 的導電層134、136、138和140 (參照圖18B )。另外， 形成在設置於記憶體部的半導體層1 08的上方的導電層 1 3 8在之後完成的非揮發性記憶體元件中用作控制閘極。 此外，導電層134、136和140在之後完成的電晶體中用 作閘極電極。
接著，透過覆蓋半導體層1 04地選擇性地形成抗蝕劑 1 42，並且使甩該抗蝕劑1 42、導電層1 3 6、1 3 8和1 40作 爲掩模對半導體層1 0 6、1 0 8和1 1 0引入雜質元素，以形 成雜質區（參照圖1 8C )。作爲雜質元素，使用賦予n型 的雜質元素或賦予ρ型的雜質元素。作爲呈現η型的雜質 元素，可以使用磷（Ρ )或砷（As )等。作爲呈現ρ型的 雜質元素，可以使用硼（B )、鋁（A1 )或鎵（Ga)等。 這裏，使用磷（P )作爲雜質元素。之後去除抗蝕劑142 在圖18C中，透過引入雜質元素，在半導體層106中 形成雜質區146和通道形成區144，所述雜質區146形成 源區或汲區。此外，在半導體層1 0 8中形成雜質區1 5 0和 通道形成區1 4 8，所述雜質區1 5 0形成源區或汲區。此外 ，在半導體層110中形成雜質區154和通道形成區152， 所述雜質區154形成源區或汲區。 接著，透過覆蓋半導體層1 〇 6、1 0 8和1 1 〇地選擇性 地形成抗蝕劑1 5 6，並且使用該抗蝕劑1 5 6和導電層1 3 4 -49- 200814240
作爲掩模對半導體層l〇4引入雜質元素，以形成雜質區（ 參照圖19A和圖23 )。作爲雜質元素，使用賦予n型的 雜質元素或賦予p型的雜質元素。作爲呈現η型的雜質元 素，可以使用磷（Ρ)或砷（As)等。作爲呈現ρ型的雜 質元素，可以使用硼（B )、鋁（A1 )或鎵（Ga )等。這 裏要引入的雜質元素爲具有與在圖18C中引入到半導體層 106、108和110中的雜質元素不同的導電類型的雜質元 素（例如，砸（B ))。其結果’在半導體層1 〇 4中形成 雜質區160和通道形成區158，所述雜質區16〇形成源區 或汲區。之後去除抗飩劑1 5 6。 接著，覆蓋第三絕緣層1 2 8、導電層1 3 4、1 3 6、1 3 8 和1 4 0地形成絕緣層1 6 2，並且在該絕緣層1 6 2上形成導 電層164，該導電層164與分別形成在半導體層1()4、ι〇6 、108和110中的雜質區160、146、150和154電連接（ 參照圖19B和圖24 )。 絕緣層162可以透過CVD法或濺射法等並且採用如 下材料的單層或暨層結構來設置··含氧或氮的絕緣層如氧 化矽、氮化矽、氧氮化矽等·，含碳的膜如DLC (類金剛石 碳）等；有機材料如環氧、聚醯亞胺、聚醯胺、聚乙烯基 本酚、苯並環丁烯和丙烯等；或矽氧烷材料如矽氧烷樹脂 等。注意’矽氧烷材料相當於包含S i - 〇 _ S i鍵的材料。砂 氧院的骨架由矽（S i )和氧（〇 )的鍵構成。作爲取代基 ’使用至少含有氫的有機基（例如，烷基或芳基）。作爲 取代基’還可以使用氟基團。或者，作爲取代基，還可以 -50- 200814240 使用至少含有氫的有機基和氟基團。 導電層1 64透過CVD法或濺射法等並且使用選自鋁 (A1 )、鎢（W )、鈦（Ti )、鉬（Ta )、鉬（Mo )、鎳 (Ni)、鉑（Pt)、銅（Cu)、金（Au)、銀（Ag)、 鑑（Μη) '钕（Nd)、碳（C)和矽（Si)中的元素；以 這些元素爲主要成分的合金材料或化合物材料以單層或疊 層形成。以鋁爲主要成分的合金材料例如相當於以鋁爲主 φ 要成分並含有鎳的材料；或以鋁爲主要成分並含有鎳以及 碳和矽的一方或雙方的合金材料。導電層1 64較佳的採用 如下結構’例如··阻擋層、鋁矽（Al-Si )層、以及阻擋 層的疊層結構；阻擋層、鋁矽（Al-Si )層、氮化鈦（TiN )層、以及阻擋層的疊層結構。另外，阻擋層相當於由鈦 、鈦的氮化物、鉬或鉬的氮化物構成的薄膜。由於鋁和鋁 ΐ夕具有低電阻値並且價格低廉，所以最適合作爲形成導電 層1 64的材料。此外，透過設置上層和下層的阻擋層，可 φ 以防止產生鋁或鋁矽的小丘。此外，透過形成由高還原性 的元素的鈦構成的阻擋層，即使在結晶半導體層上產生薄 的自然氧化膜，也可以將該自然氧化膜還原以與結晶半導 體層良好地接觸。 另外’本實施例雖然顯示同時形成如下絕緣層的例子 ’即形成在記憶體部的非揮發性記憶體元件中的用作控制 絕緣膜的絕緣層、和形成在邏輯部的薄膜電晶體中的閘極 絕緣膜（參照圖1 7C )，然而不侷限於此。例如，也可以 形成爲圖20Α至20C所示的結構。在下文中具體地說明 -51 - 200814240
首先，在同樣地完成直到圖1 7 A的步驟之後，在電 荷儲存層122a、122b上形成第三絕緣層128 (參照圖20A )。接著，覆蓋半導體層108地選擇性地形成抗蝕劑124 ，然後選擇性地去除形成在半導體層1 04、1 0 6和1 1 〇的 上方的電荷儲存層122a、122b、和第三絕緣層128 (參照 圖20B)。然後，在露出了的半導體層1〇4和10 6的表面 上形成用作閘極絕緣膜的絕緣層1 6 8和1 7 0 (參照圖2 0 C )。絕緣層1 68和1 70可以如當形成第二絕緣層1 i 6、 1 1 8和1 20時的說明那樣利用高密度電漿處理來設置，也 可以透過CVD法或濺射法來形成。 透過如圖20 A至2〇C所示那樣形成，也可以以不同 的厚度或材料來設置形成在邏輯部的薄膜電晶體的閘極絕 緣膜和形成在記憶體部的非揮發性記憶體元件的控制絕緣 膜。 另外，在本實施例所示的步驟中，也可以與用作閘極 電極的導電層1 3 4、1 3 6和1 3 8、以及用作控制電極的導 電層1 40的側面接觸地設置絕緣層1 72 (也稱爲側壁）（ 參照圖2 1 A和2 1 B )。透過_將絕緣層1 72作爲掩模在半導 體層104、106、108和110中引入雜質元素，可以在該半 導體層104、106、108和1 10中分別形成用作LDD的低 濃度雜質區1 8 0、1 7 4、1 7 6和1 7 8。 另外，絕緣層1 72可以與半導體層1 04直接接觸地設 置（參照圖21A)，也可以在該絕緣層172下方設置有其 -52- 200814240 他絕緣層或電荷儲存層的結構（參照圖2 1 B )。
另外，在本實施例中，雖然顯示在設置於記憶體部的 半導體層108的上方的整個表面上設置電荷儲存層126a 、126b的例子，然而不侷限於此。例如，也可以具有在 半導體層1 〇8和導電層1 3 8交叉的部分選擇性地設置電荷 儲存層126a和126b的結構（參照圖46)。另外，在非 揮發性記憶體元件中，在將通道長度設定爲L，並且將通 道寬度設定爲W時，電荷儲存層126可以形成爲大於通 道長度L及通道寬度W(參照圖46)，也可以形成爲大 於通道長度L和通道寬度W的一方，或者也可以形成爲 小於通道長度L及通道寬度W (總是形成在半導體層1 08 上的狀態）。 本實施例可以與本說明書中所示的其他實施例模式或 實施例組合來實施。 φ 實施例2 在本實施例中，將參照附圖說明與上述實施例不同的 非揮發性半導體記憶體裝置的製造方法。注意，對與上述 實施例相同的組成部分使用相同的符號，並且省略其說明 。圖25A至圖27C中A-B及C-D表示設置在邏輯部的薄 膜電晶體，E-F表示設置在記憶體部的非揮發性記憶體元 件，並且G-Η表示設置在記憶體部的薄膜電晶體。 首先，如上述實施例所示，在同樣地完成直到圖1 6 A 的步驟之後，覆蓋半導體層1 〇 4、1 0 6和1 〇 8的端部、以 -53- 200814240 及半導體層11 〇地選擇性地形成抗蝕劑11 4，然後選擇性 地去除沒有被該抗蝕劑1 1 4覆蓋的第一絕緣層1 1 2 (圖 25Α)。換句話說，這裏具有第一絕緣層112覆蓋半導體 層110、以及半導體層104、106和108的端部的結構。
這是爲了防止當透過飩刻步驟去除形成在半導體層 104、106和108上的所有的第一絕緣層1 12時在半導體 層1 04、1 06和1 0-8的端部與絕緣層1 02的介面形成凹部 而形成的。當在絕緣層1 02中形成凹部時，在之後形成覆 蓋半導體層104、106和108的絕緣層等時產生由覆蓋不 足導致的漏電流等問題，所以如上所述，使用第一絕緣層 1 12覆蓋半導體層104、106和108的端部是有效的。之 後去除抗蝕劑1 1 4。 這裏，使用濕飩刻法來飩刻絕緣層，以形成第一絕緣 層 1 1 2。 接著，在半導體層104、106和108上分別形成第二 絕緣層1 1 6、1 1 8和1 2 0 (參照圖2 5 Β )。第二絕緣層1 1 6 、1 1 8和1 20可以透過上述實施例所說明的任何方法來形 成。這裏，透過使用高密度電漿處理連續進行氧化處理和 氮化處理，而形成氧化矽層作爲第二絕緣層1 1 6、1 1 8和 1 2 0，然後在氧化矽層的表面或表面附近形成氮濃度高的 氮電漿處理層。 接著，覆蓋形成在半導體層11 〇的上方的第一絕緣層 1 1 2、第二絕緣層1 1 6、1 1 8和1 2 0地形成電荷儲存層 122a、12 2b (參照圖25C)。電荷儲存層 122a、122b可 -54- 200814240 以由上述實施例所說明的任一材料形成。這裏，使用透過 電漿CVD法形成的氮化鍺層作爲電荷儲存層122a，並且 使用透過電漿CVD法形成的氮化矽層作爲電荷儲存層 122b 〇
接著，選擇性地去除形成在半導體層104、106上的 第二絕緣層1 16、1 18、電荷儲存層122a、122b，以留下 形成在半導體層108上的第二絕緣層120、電荷儲存層 122a、122b、以及形成在半導體層1 1〇的上方的電荷儲存 層122a、122b。這裏，使用抗蝕劑124選擇性地覆蓋設 置在記憶體部的半導體層1 0 8、半導體層1 1 0，並且飩刻 沒有被抗蝕劑1 2 4覆蓋的第二絕緣層11-6、1 1 8、和電荷 儲存層122a、122b來選擇性地去除它們（參照圖26 A ) 。另外，在圖26A中，顯示透過蝕刻步驟選擇性地去除 電荷儲存層122a、12 2b，留下電荷儲存層122a、122b的 一部分來形成電荷儲存層126a、126b的例子。另外，如 上述實施例所示，也可以去除形成在半導體層1 1 0的上方 的電荷儲存層126a、126b。 接著，覆蓋半導體層1〇4、106、形成在半導體層108 、110的上方的電荷儲存層126a、126b地形成第三絕緣 層1 2 8 (參照圖2 6 B )。 第三絕緣層1 28透過使用上述實施例所說明的任一材 料而形成。例如，透過CVD法以5至50nm的厚度形成氧 氮化矽層作爲第三絕緣層1 2 8。 另外，形成在半導體層1〇8的上方的第三絕緣層128 -55- 200814240 在之後完成的非揮發性記憶體元件中用作控制絕緣層，而 形成在半導體層104、106的上方的第三絕緣層128在之 後完成的電晶體中用作閘極絕緣膜。
接著，在半導體層104、106、10 8和110的上方分別 形成用作閘極電極的導電層134、136、138和140 (參照 圖26C )。另外，形成在設置於記憶體部的半導體層1〇8 的上方的導電層1 3 8在之後完成的非禪發性記憶體元件中 用作控制閘極。此外，導電層1 3 4、1 3 6和1 4 0在之後堯 成的電晶體中用作閘極電極。 接著’透過覆蓋半導體層1 04地選擇性地形成抗蝕劑 142，並且使用該抗蝕劑142、導電膜136、138和140作 爲掩模對半導體層106、108和110引入雜質元素，來形 成雜質區（參照圖2 7 A )。作爲雜質元素，使用賦予^型 的雜質元素或賦予ρ型的雜質元素。作爲呈現η型的雜質 元素’可以使用磷（Ρ )或砷（As )等。作爲呈現ρ型的 雜質元素，可以使用硼（B )、鋁（A1 )或鎵（Ga )等。 這裏，使用磷（P)作爲雜質元素。 在圖2 7A中，透過引入雜質元素，在半導體層ι〇6 中形成雜質區146和通道形成區144，所述雜質區146形 成源區或汲區。此外，在半導體層1 0 8中形成雜質區1 5 〇 和通道形成區1 4 8，所述雜質區1 5 0形成源區或汲區。此 外，在半導體層110中形成雜質區154和通道形成區152 ，所述雜質區154形成源區或汲區。 接著，透過覆蓋半導體層106、108和110地選擇性 -56- 200814240 地形成抗餽劑1 5 6 ’並且使用該抗鈾劑1 5 6和導電層l 3 4 作爲掩模對半導體層1 04引入雜質元素，來形成雜質區（ 參照圖27B)。作爲雜質元素，使用賦予η型的雜質元素 或賦予Ρ型的雜質元素。作爲呈現η型的雜質元素，可以 使用磷（Ρ )或砷（As )等。作爲呈現ρ型的雜質元素， 可以使用硼（B )、鋁（A1 )或鎵（Ga )等。這裏要引入 的雜質元素爲具有與在圖27A中引入到半導-體層106、
1 08和1 1 0中的雜質元素不同的導電類型的雜質元素（例 如，硼（B ))。其結果，在半導體層1 04中形成雜質區 160和通道形成區158，所述雜質區160形成源區或汲區 。然後去除抗蝕劑1 5 6。 接著，覆蓋第三絕緣層128、導電層134、136、138 和140地形成絕緣層162，並且在該絕緣層162上形成導 電層164，該導電層164與分別形成在半導體層104、106 、108.和1 10中的雜質區146、150、154和160電連接（ 參照圖27C)。 絕緣層162、導電層164可以使用上述實施例所說明 的任一材料來形成。 另外，本實施例可以與本說明書中所示的其他實施例 模式或實施例組合來實施。 實施例3 在本實施例中，將參照附圖說明與上述實施例不同的 非揮發性半導體記憶體裝置的製造方法。注意，對與上述 -57- 200814240 實施例相同的組成部分使用相同的符號，並且省略其設;曰月 。另外，圖28A至圖30C中，A-B及C-D表示設置在邏 輯部的薄膜電晶體，E-F表示設置在記憶體部的非揮發 記憶體元件，G-Η表示設置在記億體部的薄膜電晶體。 首先，在基板100上中間夾著絕緣層102形成半導體 層103，並且在該半導體層103上形成第一絕緣層112 ( 參照圖28A)。
半導體層1 03可以透過如下步驟來設置：在預先形成 在基板1〇〇上的絕緣層102上使.用濺射法、LPCVD法、 電漿CVD法等並且使用以矽（Si )爲主要成分的材料等 形成非晶半導體層，並且使該非晶半導體層結晶。另外， 非晶半導體層的晶化可以透過鐳射晶化法、使用RTA或 退火爐的熱晶化法、使用促進晶化的金屬元件的熱晶化法 或組合這些方法的方法等來進行。 也可以使用SOI (絕緣體上載矽）基板而代替上述方 法。作爲SOI基板，也可以使用如下基板：透過在對鏡面 拋光晶片注入氧離子之後進行高溫度退火，在離表面一定 深度的部分形成氧化層並且消滅產生在表面層的缺陷，來 形成的所謂SIM0X (注入氧隔離）基板。可以將SOI的 半導體層用作半導體層103。 接著，在第一絕緣層1 1 2上選擇性地設置抗鈾劑1 1 4 ，並且使用該抗蝕劑1 1 4進行蝕刻，而留下第一絕緣層 1 12，以形成第二絕緣層1 13 (參照圖28B )。 接著，在露出的半導體層103上形成第三絕緣層115 -58 - 200814240 (參照圖28C )。
第三絕緣層1 1 5可以透過對露出的半導體層〗〇 3進行 熱處理或電漿處理等來形成。例如，透過使用高密度電漿 處理對所述半導體層103進行氧化處理、氮化處理或氧氮 化處理’而在該半導體層1 03上形成在其表面或表面附近 具有氮電漿處理層的氧化矽層作爲第三絕緣層i〗5。另外 ，第三絕緣層1 15可以透過CVD法或濺射法形成，也可 以對透過CVD法或濺射法形成的層進行高密度電漿處理 來形成。 例如，在使用以S i爲主要成分的半導體層作爲半導 體層1 0 3並且透過高密度電漿處理對該半導體層！ 0 3進行 氧化處理或氮化處理的情況下，作爲第三絕緣層1 1 5形成 氧化砍層或氮化砂層。另外，也可以在透過高密度電漿處 理對半導體層1 〇 3進行氧化處理之後，再次進行高密度電 漿處理，而進行氮化處理。在此情況下，與半導體層1 0 3 φ 接觸地形成氧化矽層，並且在該氧化矽層及所述電荷儲存 層的介面或在所述氧化矽層上形成氮電漿處理層。 這裏，以Inm以上至l〇nm以下，較佳的以lnm以上 至5 nm以下形成第三絕緣層1 1 5。例如，在透過高密度電 漿處理對半導體層103進行氧化處理，在該半導體層103 的表面上形成氧化矽層之後，透過高密度電漿處理進行氮 化處理，在氧化矽層及所述電荷儲存層的介面或所述氧化 砂層上形成氮電漿處理層。而且，此時，較佳的一次也不 暴露於大氣地連續進行利用高密度電漿處理的氧化處理和 -59- 200814240 氮化處理。透過連續進行高密度電漿處理，可以防止污染 物的混入並且提高生產效率。此時，有時第二絕緣層113 的表面也被氧化或氮化’而形成氧氮化矽層。
接著，在第三絕緣層1 1 5和第二絕緣層1 1 3上形成電 荷儲存層 122a、122b(參照圖29A)。電荷儲存層 122a 、122b可以使用上述實施例所說明的任一*材料形成。這 裏，使用透過電漿CVD法形成册氮化鍺層作爲電荷儲存 層122a，並且使用透過電漿CVD法形成的氮化矽層作爲 電荷儲存層122b。 接著，在電荷儲存層122a、122b上選擇性地形成抗 蝕劑123，將該抗餽劑123作爲掩模選擇性地去除第三絕 緣層115、電荷儲存層122a、122b，而留下第三絕緣層 1 15、電荷儲存層122a、122b的疊層結構，以形成第四絕 緣層120、電荷儲存層125a、125b。另外，透過留下形成 在第二絕緣層1 13上的電荷儲存層122a、122b，形成電 荷儲存層 127a、127b。另外，也可以去除電荷儲存層 127a、127b (參照圖29B)。形成在記憶體部的第二絕緣 層在之後完成的非揮發性記憶元件中用作隧道絕緣膜。 接著，選擇性地鈾刻半導體層1 0 3來形成島狀半導體 層 104、106、108和110(參照圖29(：) ° 接著，覆蓋半導體層104、106、形成在半導體層1〇8 的上方的電荷儲存層126a、126b、以及形成在半導體層 110的上方的電荷儲存層127a、127b地形成第五絕緣層 128 (參照圖30A)。 -60- 200814240 接著，在半導體層104、106、108和110的上方分別 形成用作閘極電極的導電層1 3 4、1 3 6、1 3 8和1 4 0 (參照 圖30B)。另外，形成在設置於記憶體部的半導體層108 的上方的導電層1 3 8在之後完成的非揮發性記憶體元件中 用作控制閘極。另外，導電層1 3 4、1 3 6和1 4 0在之後完 成的電晶體中用作閘極電極。 接著’如上述實施例所示，在半導體層.104、106、
1 0 8和1 1 0中分別形成通道形成區及雜質區，然後覆蓋第 五絕緣層1 2 8、導電層1 3 4、1 3 6、1 3 8和1 4 0地形成第六 絕緣層1 6 2，並且在該第六絕緣層1 6 2上形成導電層1 6 4 ，該導電層164與分別形成在半導體層1〇4、106、108和 110中的雜質區146、150、154和160電連接（參照圖 30C ) 〇 另外，本實施例可以與本說明書所示的其他實施例模 式或實施例組合來實施。
實施例4 在本實施例中，將參照附圖說明使用與上述實施例不 同的半導體基板的非揮發性半導體記憶體裝置的製造方法 。圖37A至圖39B示出俯視圖，圖31A至圖35C示出沿 圖37A至圖39B中的線A-B間、E-F間的截面圖，而圖 4 0 A至4 0 C示出沿圖3 7 A至圖3 9 B中的線c - D間的截面 圖。此外，線A-B間表示設置在記憶體部的電晶體和非 揮發性記憶體元件，線C - D間表示設置在記憶體部的非 -61 - 200814240 揮發性記憶體元件，線E-F間表示設置在邏輯部的電晶體 。此外，在本實施例中，將說明設置在E-F間示出的基板 1200的區域1 207中的電晶體作爲p通道型，將設置在區 域1 208中的電晶體作爲n通道型，設置在A-B間的基板 1200的區域1209中的電晶體作爲η通道型，並且非揮發 性記憶體元件的載流子的移動透過電子而進行的情況，然 而’本發明的非揮發性半導體記憶體裝置不侷限於此。
首先，在基板1200上形成絕緣層。這裏，使用具有 η型導電類型的單晶Si作爲基板120〇，在該基板1200上 形成絕緣層1201和絕緣層1 202 (參照圖31A)。例如， 透過對基板1 200進行熱處理，形成氧化矽作爲絕緣層 12〇1 ’然後使用CVD法在該絕緣層1201上形成氮化矽作 爲絕緣層1 2 0 2。 另外，只要是半導體基板，對基板1 200就沒有特別 的限制。例如，可以使用具有n型或！>型的導電類型的單 φ 晶Si基板、化合物半導體基板（GaAs基板、InP基板、 GaN基板、SiC基板、藍寶石基板、ZnSe基板等）、使用 貼合法或SIMOX (注入氧隔離）法來製造的SOI (絕緣體 上載矽）基板等。 另外，絕緣層1 202也可以透過在形成絕緣層1201之 後利用高密度電漿處理使該絕緣層1 20 1氮化而設置。另 外’設置在基板1 200上的絕緣層也可以以單層或三層以 上的疊層結構設置。 接著，在絕緣層1 202上選擇性地形成抗蝕劑掩模 - 62- 200814240 1203的圖形，將該抗鈾劑掩模1 203作爲掩模選擇性地進 行蝕刻，在基板1 200中選擇性地形成凹部1 204 (參照圖 3 1 B )。可以透過利用電漿的乾蝕刻來進行對基扳1 200、 絕緣層1 2 0 1、1 2 0 2的飩刻。 接著，在去除抗蝕劑掩模1 203的圖形之後，形成絕 緣層1 205，以塡充形成在基板1 200中的凹部1 204 (參照 圖 3 1C ) 〇
絕緣層1 205透過使用CVD法或濺射法等並且使用絕 緣材料如氧化矽、氮化矽、含氧的氮化矽、含氮的氧化矽 等來形成。這裏，作爲絕緣層1 205，形成透過常壓CVD 法或減壓C VD法並且使用TEOS (正矽酸乙酯）氣體來形 成氧化矽。 接著，透過進行硏磨處理、拋光處理或CMP (化學 機械拋光）處理，使基板1 200的表面露出。這裏，透過 使基板1 2 0 0的表面露出，在形成在基板1 2 0 0的凹部 φ 1204中的絕緣層12〇6之間設置區域12〇7至12〇9。另外 ，絕緣層1 206是透過硏磨處理、抛光處理或CMP處理去 除形成在基板1 200的表面上的絕緣層1 205而獲得的。接 著，透過選擇性地引入具有p型導電類型的雜質元素，在 基板1200的區域1208、1209中形成p阱1210(參照圖 32A、圖 37A 和 37B、圖 40A)。 作爲呈現p型的雜質元素，可以使用硼（B )、鋁（ A1)或鎵（Ga)等。這裏，作爲雜質元素，在區域12〇8 、1209中引入硼（B )。 -63- 200814240 另外，在本實施例中，由於使用具有η型導電類型的 半導體基板作爲基板1 200 ’所以對區域1207沒有引入雜 質元素，但是也可以透過引入呈現η型的雜質元素而在區 域1 2 0 7中形成η阱。作爲呈現η型的雜質元素，可以使 用磷（Ρ )或砷（As )等。
另一方面，在使用具有P型導電類型的半導體基板的 情況下，也可以在區域1 207中引入呈現n型的雜質元素 來形成η阱，並且在區域1208、12 09中不引入雜質元素 接著，在設置於基板1200上的區域1 207至1 209上 形成第一^絕緣層1 2 1 1 (参照圖3 2 Β )。 第一絕緣層1 2 1 1可以與實施例1所示的第一絕緣層 112同樣形成。這裏，使用CVD法形成氧氮化矽作爲第 一'絕緣層1 2 1 1。 另外，形成在基板1 200中的露出的區域1 209的第一 絕緣層1 2 1 1在之後完成的電晶體中用作閘極絕緣膜。 接著，覆蓋第一絕緣層1 2 1 1地選擇性地形成抗蝕劑 掩模12 12，所述第一絕緣層1211形成在基板1 200的區 域1 2 0 9，並且選擇性地去除形成在基板1 2 0 0的區域1 2 0 7 、1208的第一絕緣層1211，留下設置在區域1209的第一 絕緣層1 2 1 1的一部分，以使它成爲第一絕緣層1 2 1 3 (參 照圖32C)。 接著，在去除抗蝕劑掩模1212之後在基板1200的區 域1 207、1 20 8、以及區域1 209的一部分表面上分別形成 -64- 200814240 第二絕緣層1 2 1 4至1 2 1 6。接著，覆蓋第一絕緣層1 2 1 3 及第二絕緣層1214至1216地形成電荷儲存層1217&、 1217b (參照圖 33A )。
如上所述，第二絕緣層1 2 1 4至1 2 1 6也可以使用電漿 處理來形成。例如，在加熱基板1200使區域1207至 1 2 09的表面氧化來形成氧化矽層之後，對氧化矽層的表 面進行電漿處理而在氧化矽層表面或表面附近形成氮濃度 高的氮電漿處理層。另外，也可以在透過高密度電漿處理 對區域1207至1209的表面進行氧化處理之後，再次進行 高密度電漿處理來進行氮化處理。在此情況下，與區域 12〇7至1 209的表面接觸地形成氧化矽層，並且在該氧化 矽層的表面或表面附近形成氮濃度高的氮電漿處理層。換 句話說，可以由其表面或表面附近具有氮濃度高的氮電漿 處理層的氧化矽層形成第二絕緣層1 2 1 4至1 2 1 6。 另外，可以透過進行熱處理來使設置在基板1 200上 的區域1 207至1 209的表面氧化，而使用氧化矽層形成第 二絕緣層1 2 1 4至1 2 1 6。 這裏，第二絕緣層1 2 1 4至1 2 1 6是這樣形成的：以 Ar及02的流量比爲180:1、壓力爲106.67Pa、RF功率爲 3 800W施加高頻電力的高密度電漿處理對設置在基板 1 200的區域1 207至1 209的表面進行氧化處理，然後以 N2及Ar的流量比爲1:5、壓力爲12Pa、RF功率爲1200W 施加高頻電力的高密度電漿處理進行氮化處理，並且層疊 氧化矽層及氮電漿處理層。 -65- 200814240 在本實施例中，在基板1 200上，形成在設置於記憶
體部的區域1209上的第二絕緣層1216在之後完成的非揮 發性記憶體元件中用作隧道氧化膜。由此，第二絕緣層 1216的膜厚越薄，蔭道電流越容易流過’而可以作爲g己 憶體進行高速工作。另外，第二絕緣層1 2 1 6的膜厚越薄 ，能夠以越低的電壓將電荷儲存在之後形成的電荷儲存層 12 17a、1217b中，因而，可以降低非揮發性半導體記憶 體裝置的耗電量。因此，較佳的將第二絕緣層1 2 1 6的膜 厚度形成得薄。 電荷儲存層1217a、1217b與實施例1所示的電荷儲 存層122a、122b同樣形成。 接著，在電荷儲存層1217a、1217b上形成抗飩劑掩 模1 2 1 8，將該抗蝕劑掩模1 2 1 8作爲掩模，選擇性地去除 電荷儲存層1217a、1217b、第二絕緣層1214至1216。這 裏，在基板1 200上覆蓋區域1209的一部分地形成抗蝕劑 掩模1 2 1 8，並且去除沒有被該抗飩劑掩模1 2 1 8覆蓋的電 荷儲存層1217a、1217b、第二絕緣層1214至1216，留下 設置在區域1 209中的一部分第二絕緣層1 2 1 6和電荷儲存 層1217a、12 17b，以使它們成爲第二絕緣層1 220、電荷 儲存層1219a、1219b (參照圖33B )。具體而言，留下區 域1 209中的設置在之後形成非揮發性記憶體元件的區域 的第二絕緣層1 220和電荷儲存層1219a、1219b。另外， 基板1200的區域1 207、1 208、區域1 209的一部分表面 露出。 -66 - 200814240 接著，在去除抗飩劑掩模1218之後，覆蓋基板1200 的區域 1207至1 209、電荷儲存層1219a、1219b地形成 第三絕緣層1221 (參照圖33C)。
與第一絕緣層1211同樣，使用CVD法或濺射法等並 且使用絕緣材料如氧化矽、氮化矽、氧氮化矽等以單層或 疊層形成第三絕緣層1221。這裏，以SiH4及N20的流量 比爲1··800、基板溫度爲400°C、壓力爲40Pa、電極間隔 距離爲28mm、27MHz的電源頻率、RF功率爲150W施加 高頻電力的CVD法形成氧氮化矽作爲第三絕緣層1221。 另外，在基板1200的區域1209中，形成在電荷儲存 層1219a、1219b·上的第三絕緣層1221在之後完成的非揮 發性記憶體元件中用作控制絕緣膜。 接著，在第三絕緣層1221上形成導電層（參照圖 34A)。這裏顯示按順序層疊導電層1 222和導電層1223 來形成導電層的例子。當然，導電層也可以以單層或三層 以上的疊層結構形成。 導電層1 2 2 2、1 2 2 3可以與實施例1所示的導電層 1 3 0、1 3 2同樣形成。 這裏，使用氮化鉅形成導電層1 222，並且在其上使 用鎢以疊層結構形成導電層1 223。 接著，透過選擇性地蝕刻並去除層疊而設置的導電層 1222、1 223，在基板1 200的區域1207至1 209的上方的 一部分留下導電層1 222、1 223 ’以分別形成用作閘極電 極的導電層1 2 2 4至1 2 2 7 (參照圖3 4 B和圖4 0 B )。這裏 -67- 200814240 ，在基板1200上，使與導電層1224至1 227沒有重疊的 區域1207至1209的表面露出。另外，導電層122 7在之 後完成的非揮發性記憶體元件中用作控制閘極。
具體而言，在基板1 200的區域1 207中，選擇性地去 除形成在導電層1224下方的第三絕緣層1221中的與該導 電層1224沒有重疊的部分，以使導電層1224的端部和被 蝕刻的第三絕緣層1 22 1的端部大致一致。另外，在基板 1 200的區域1 208中，選擇性地去除形成在導電層1225 下方的第三絕緣層1221中的與該導電層1 225沒有重疊的 部分，以使導電層1 225的端部和被鈾刻的.第三絕緣層 1221的端部大致一致。另外，在基板 1 200的區域 1209 中，選擇性地去除形成在導電層1 226下方的第三絕緣層 1221中的與該導電層1 226沒有重疊的部分，以使導電層 1 226的端部和被鈾刻的第三絕緣層1 22 1的端部大致一致 。另外，在基板1 200的區域1 209中，選擇性地去除形成 在導電層 1227下方的第三絕緣層 1221、電荷儲存層 1219a、1219b、第二絕緣層1220中的與該導電層1227沒 有重疊的部分，以使導電層1 227、被飩刻的第三絕緣層 (稱爲第三絕緣層 1 229 )、電荷儲存層 1 228a、1 228b、 以及被蝕刻的第二絕緣層1 220 (稱爲第二絕緣層1 23 0 ) 的端部大致一致。 在此情況下，可以在形成導電層1 224至1 227的同時 去除與導電層1 224至1 227沒有重疊的部分的絕緣層等， 也可以在形成導電層1224至1 227之後將留下的抗鈾劑掩 -68- 200814240 模或該導電層1 224至1227作爲掩模來去除與導電層 1224至1227沒有重疊的部分的絕緣層等。
接著，在基板1 2 0 〇的區域1 2 0 7至1 2 0 9中選擇性地 引入雜質元素，以形成低濃度雜質區1 2 3 1至1 2 3 3 (參照 圖3 4C)。這裏，將導電層1225至1227作爲掩模在區域 1208、1 209中選擇性地引入賦予n型的低濃度雜質元素 來形成低濃度雑質區1 2 3 2、1 2 3 3，並且將導電層1 2 2 4作 爲掩模在區域1 2 0 7中選擇性地引入賦予ρ型的低濃度雜 質元素來形成低濃度雜質區1 2 3 1。作爲賦予η型的雜質 元素，可以使用磷（Ρ )或砷（A s )等。作爲賦予ρ型的 雜質元素，可以使用硼（B)、鋁（A1)或鎵（Ga)等。 接著，形成與導電層1 224至1 227的側面接觸的絕緣 層1 234至1 237 (也稱爲側壁）。具體而言，透過電漿 CVD法或灑射法等以單層或疊層形成含有無機材料如矽 、氧化矽或氮化矽等的層；或含有有機材料如有機樹脂等 的層。之後，透過以垂直方向爲主體的各向異性蝕刻選擇 性地蝕刻該絕緣層，而可以將該絕緣層形成爲與導電層 1224至1 227的側面接觸。另外，絕緣層1 234至1 237用 作當形成LDD (輕摻雜汲）區時的摻雜用掩模。另外， 這裏，絕緣層1234至1 237形成爲也與形成在導電層 1 224至1 227下方的絕緣層和電荷儲存層的側面接觸。 接著，透過將所述絕緣層1234至1 237、導電層1224 至1227作爲掩模來在基板1200的區域1207至1209中引 入雜質元素，形成用作源區或汲區的雜質區1 2 3 8至1 2 4 0 -69- 200814240 (參照圖3 5 A '圖3 8 A和3 8 B )。這裏，將絕緣層1 2 3 5 至1237和導電層1 225至1 227作爲掩模在基板I 200的區 域1208、1209中引入賦予η型的高濃度雜質元素來形成 雜質區1 23 9、1 240，並且將絕緣層1234和導電層1224 作爲掩模在區域1 207中引入賦予ρ型的高濃度雜質元素 來形成雜質區1 23 8。
結果，在基板1 2 0 0的區域1 2 0 7中形成用作源區或汲 區的雜質區1 23 8、用作ldd區的低濃度雜質區1241、以 及通道形成區1 245。另外，在基板1200的區域1 208中 形成用作源區或汲區的雜質區1 23 9、用作LDD區的低濃 度雜質區 1 242、以及通道形成區 1246。另外，在基板 1 200的區域1 209中形成用作源區或汲區的雜質區1 240、 用作LDD區的低濃度雜質區1 243和1244、以及通道形 成區1247和1248° 另外，在本實施例中，在使與導電層1224至1227沒 φ 有重疊的部分的基板1 200的區域1 207至1 209露出的狀 態下引入雜質元素。因此，分別形成在基板1 2 0 0的區域 1207至1209中的通道形成區1245至1248可以與導電層 1 2 24至1 227 —起以自對準的方式形成。 接著，覆蓋設置在基板1200的區域12〇7至1209上 的絕緣層和導電層等地形成絕緣層1 2 4 9，並且在該絕緣 層12 4 9中形成開口部1250至1254 (參照圖35 Β)。 絕緣層1 2 4 9可以與貞施例1所不的絕緣層1 6 2同樣 形成。這裏使用聚矽氮烷來形成。 -70- 200814240 接著，使用CVD法在開口部1 250至1 254中形成導 電層1255至1259，並且與該導電層1255至1259電連接 地在絕緣層1 249上選擇性地形成導電層1260至1 263 ( 參照圖3 5 C、圖3 9 A和3 9 B、圖4 0 C )。 導電層1255至1259、1260至1263可以與實施例1 所示的導電層164同樣形成。這裏，導電層1 25 5至1259 可以透過CVD法選擇性地使鎢（〜）生長來形成。
透過上述步驟，可以獲得非揮發性半導體記憶體裝置 ，該非揮發性半導體記憶體裝置具有形成在基板1 200的 區域1 207中的p型電晶體1264、形成在區域12〇8中的η 型電晶體1 265、以及形成在區域1 209-中的η型電晶體 1 266及非揮發性記憶體元件1 267。 另外，可以使用透過選擇氧化法（LOCOS (矽的局部 氧化法）形成的絕緣層1 29 1至1 295而代替用作元件分離 區的絕緣層1206 (參照圖36 )。 另外，本實施例可以與本說明書所示的其他實施例模 式或實施例組合來實施。 實施例5 在本實施例中，將參照附圖說明與上述實施例不同的 非揮發性半導體記憶體裝置的製造方法。 透過與實施例4相同的步驟，在基板1 2 0 0上形成第 一絕緣層1 2 1 3、第二絕緣層1 2 1 4至1 2 1 6、電荷儲存層 1217a、1217b。接著，在電荷儲存層1217a、1217b上形 -71 - 200814240 成第三絕緣層1271 (參照圖41A)。 第三絕緣層1271可以與實施例4所示的第三絕緣層 1221同樣形成。
接著，在第三絕緣層127 1上形成抗飩劑掩模1218， 將該抗蝕劑掩模1 2 1 8作爲掩模，選擇性地去除第三絕緣 層1271、電荷儲存層1217a、1217b、以及第二絕緣層 1214至1216。留下設置在區域1 209中的一部分第二絕緣 層 1216、電荷儲存層 1217a、12 17b、以及第三絕緣層 1271，形成第二絕緣層1220、電荷儲存層 1219a、1219b 、以及第三絕緣層1 272 (參照圖41B)。 在去除抗蝕劑掩模1218之後，在基板1 200的區域 1 207至1 209的露出部形成第四絕緣層1 273至1 275。第 四絕緣層1 273至1 275可以與實施例4所示的第二絕緣層 1214、1215同樣，透過加熱處理對基板120 0的表面進行 氧化或者透過電漿處理對基板1 200的表面進行氧化處理 或氮化處理來形成。因此，可以將第四絕緣層1 273至 1 275的厚度形成得薄。另外，第四絕緣層1 273、1 274用 作形成在邏輯部的電晶體的閘極絕緣膜。因此，可以製造 能夠高速工作的電晶體。 這裏，作爲第四絕緣層1273至1 275 ’在透過高密度 電漿處理對設置在基板1 200上的區域1 207至1 209的表 面進行氧化處理之後，進行氮化處理，形成氧化矽’該氧 化矽在其表面或表面附近具有氮濃度高的氮電漿處理層。 接著，在第一絕緣層1213、第三絕緣層1272、第四 -72- 200814240 絕緣層1 273至1 275上形成導電層1 222、1 223 (參照圖 4 1 C )。
接著，與實施例4相同，選擇性地蝕刻且去除層疊設 置的導電層1222、12Z3，在基板 1 200的區域 1207至 1209的上方的一部分留下導電層1222、1 223，分別形成 用作閘極電極的導電層1224至1226、以及用作控制閘極 的導電層1227 (參照圖40B、圖42A )。另外，在基板 1200的區域1209中，選擇性地去除形成在導電層1227 下方的第三絕緣層1272、電荷儲存層1219a、1219b、第 二絕緣層1 220中的與所述導電層1227沒有重疊的部分， 以使導電層1 227、第三絕緣層1229、電荷儲存層1 228a 、1 22 8b、以及第二絕緣層1 23 0的端部大致一致。 接著，與實施例4相同，形成：與導電層1224至 1227的側面接觸的絕緣層1 23 4至1 23 7、用作源區或汲區 的雜質區1 23 8至1 240、以及形成LDD區的低濃度雜質 區 1241 至 1244 (圖 38A 和 38B、圖 42B)。 接著，選擇性地形成絕緣層1 2 4 9、導電層1 2 5 5至 125 9、與該導電層1255至1259電連接的導電層1260至 1263 (參照圖 39A 和 39B、圖 40C、圖 42C)。 透過上述步驟，可以獲得非揮發性半導體記憶體裝置 ，該非揮發性半導體記憶體裝置具有形成在基板1 200的 區域1207中的P型電晶體1274、形成在區域1208中的η 型電晶體1275、形成在區域12〇9中的η型電晶體1276 及非揮發性記憶體元件1 2 7 7。 -73- 200814240 實施例6 在本實施例中，將使用圖4 3對在實施例4及實施例 5中用作閘極電極的導電層1224至1227進行說明。這裏 雖然使用實施例4進行說明，但是可以將本實施例應用於 實施例5。
在本實施例中，用作閘極電極的導電層1 2 8 0 a至 1280d分別具有疊層結構，該疊層結構是層疊由金屬氮化 物構成的第一層1281至1 284以及由金屬構成的第二層 1 2 8 5至1 2 8 8而成的結構，並且是第一層的端部比第二層 的端部突出到外側的形狀。此時，透過由金屬氮化物形成 第一層，可以使它成爲阻擋層金屬。換句話說，該第一層 可以防止第二層的金屬元素擴散到用作閘極絕緣膜的絕緣 層或其下層的基板1200中。 若將這種形狀的導電層1 280a至1 2 80d用作閘極電極 ，透過在基板1200的區域1207至1209中引入雜質元素 ，形成用作源區或汲區的雜質區1 23 8至1240，同時可以 形成用作LDD區的低濃度雜質區1241至1 244。換句話 說，比第一層的端部突出到外側的第二層的區域用作低濃 度雜質區的掩模。因此，可以減少步驟數量，並且可以提 高處理量。 實施例7 在本實施例中，以下將參照附圖說明具有上述本發明 -74- 200814240 的非揮發性半導體記憶體裝置且能夠無接觸地輸入/輸出 資料的半導體裝置的適用例子。根據使用方式，能夠無接 觸地輸入/輸出資料的半導體裝置還被稱爲RFID標籤、ID 標籤、1C標籤、1C晶片、RF標籤、無線標籤、電子標籤_ 或無線晶片。
半導體裝置800具有無接觸地進行資料通訊的功能， 並且包括高頻電路810、電源電路820、重置電路830、 時鐘產生電路840、資料解調電路85 0、資料調制電路 860、控制其他電路的控制電路870、記憶體電路8 80、以 及天線890 (圖44A )。高頻電路810是接收來自天線 890的信號並且從天線890輸出從資料調制電路860接收 的信號的電路。電源電路820是根據接收信號產生電源電 位的電路。重置電路8 3 0是產生重置信號的電路。時鐘產 生電路840是基於從天線890輸入的接收信號產生各種時 鐘信號的電路。資料解調電路85 0是解調接收信號且將該 信號輸出到控制電路8 7 0的電路。資料調制電路8 6 0是調 制從控制電路870接收的信號的電路。此外，作爲控制電 路8 70，例如提供有代碼抽出電路91 0、代碼判定電路 92〇、CRC判定電路93〇、以芨輸出單元電路940。另外， 代碼抽出電路9 1 0是分別抽出傳送到控制電路870的指令 所包括的多個代碼的電路。代碼判定電路920是·比較被抽 出的代碼與相當於參考値的代碼而判定指令內容的電路。 CRC判定電路9 3 0是基於被判定的代碼查出是否存在發送 錯誤等的電路。 -75- 200814240 接著，對上述半導體裝置的工作的一例進行說明。首 先，天線890接收無線信號。無線信號經由高頻電路810 被傳送到電源電路8 2 0，並且產生高電源電位（以下’寫 爲VDD ) 。VDD被提供給半導體裝置S00所具有的各個
電路。此外，經由高頻電路8 1 0被傳送到資料解調電路 8 50的信號被解調（以下，解調信號）。而且，經由高頻 電路810並且經過重置電路S3.0及時鐘產生電路840的信 號以及解調信號被傳送到控制電路870。被傳送到控制電 路8 70的信號被代碼抽出電路910、代碼判定電路920、 以及CRC判定電路93 0等分析。然後，根據被分析的信 號輸出儲存在記憶體電路8 8 0內的半導體裝置的資訊。被 輸出的半導體裝置的資訊經過輸出單元電路940而被編碼 。再者，被編碼的半導體裝置800的資訊，經過資料調制 電路860，由天線890作爲無線信號發送。另外，低電源 電位（以下，VSS)在構成半導體裝置800的多個電路中 是通用的，並且可以將VSS作爲GND來使用。此外，可 以將本發明的非揮發性半導體記憶體裝置應用於記憶體電 路8 8 0。由於本發明的非揮發性半導體記憶體裝置可以降 低驅動電壓，從而能夠延長可以無接觸地進行資料通訊的 距離。 如此，藉由將信號從通訊裝置傳送到半導體裝置800 並且使用通訊裝置接收從該半導體裝置800傳送來的信號 ’可以讀出半導體裝置的資料。 另外，這裏所示的通訊裝置只要具有透過RFID和無 -76- 200814240 線通訊收發資訊的單元即可，例如可以舉出讀取資訊的讀 取器和具有讀取功能及寫入功能的讀取/寫入器等。另外 ，也包括具有讀取功能和寫入功能的一方或雙方的行動電 話和電腦等。
此外，半導體裝置8 00既可以是不安裝電源（電池） 而利用電磁波將電源電壓供應給各個電路的樣式，又可以 是安裝電源（電池）並且利用電磁波和電源（電池）將電 源電壓供應給各個電路的樣式。 接著，將說明能夠無接觸地輸入/輸出資料的半導體 裝置的使用方式的一例。在包括顯示部3 2 1 0的攜帶型終 端的側面設置省通訊裝置3 200，並且在產品3220的側面 設置有半導體裝置3 23 0 (圖44B)。當將通訊裝置3200 接近產品3220所包括的半導體裝置323 0時，有關產品的 資訊諸如原材料、原產地、各個生產過程的檢查結果、流 透過程的歷史、以及產品說明等被顯示在顯示部3210上 。此外，當使用傳送帶搬運商品3 2 6 0時，可以利用通訊 裝置3240和設置在商品3 260上的半導體裝置3250，對 該商品3260進行檢查（圖44C )。像這樣，透過將半導 體裝置利用於系統，可以容易獲得資訊並且實現高功能化 和高附加價値化。 此外，本發明的非揮發性半導體記憶體裝置可以應用 於具有記憶體的所有領域的電子設備中。例如，作爲利用 本發明的非揮發性半導體記憶體裝置的電子設備，可以舉 出視頻相機或數位相機等影像拍攝裝置、護目鏡型顯示器 -77 - 200814240 (頭戴顯示器）、導航系統、音頻再現裝置（汽車身歷聲 、音響元件等）、電腦、遊戲機、攜帶型資訊終端（移動 電腦、行動電話、攜帶型遊戲機或電子書等）、具有記錄 媒體的影像再現裝置（具體地§兌，能夠播放記錄媒體比如 數位通用光碟（DVD)等並且具有能夠顯示其影像的顯示 器的裝置）等。圖45A至4 5E示出這些電子設備的具體 例子。
圖45A和45B顯示一種數位相機。圖45B爲示出圖 4 5 A的背面的圖。該數位相機包括框體2 1 1 1、顯示部 2 1 1 2、透鏡2 1 1 3、操作鍵2 1 1 4、以及快門按鈕2〗1 5等。 此外，該數位相機還包括可取出的非揮發性記憶體2 1 L6 ，並且具有將使用該數位相機拍攝的資料儲存在非揮發性 記憶體2 1 1 6中的結構。使用本發明來形成的非揮發性半 導體記憶體裝置可以應用於所述非揮發性記憶體2 1 1 6。 此外’圖4 5 C顯示一種行動電話，其爲移動終端的一 個代表例子。該行動電話包括框體2 1 2 1、顯示部2 1 22、 以及操作鍵2 1 2 3等。此外，該行動電話還安裝有可取出 的非揮發性的記憶體2125，並且可以將該行動電話的電 話號碼等的資料、影像、音頻資料等儲存在記憶體2125 中並再現。使用本發明來形成的非揮發性半導體記憶體裝 置可以應用於所述記憶體2 1 25。 此外’圖4 5 D顯示數位音響設備，其爲音頻元件的 一個代表例子。圖45D所示的數位音響設備包括主體 2 1 3 0、顯示部2 1 3 1、記憶體部2 1 3 2、操作部2 1 3 3、以及 -78- 200814240
耳機2134等。注意，還可以使用頭戴式耳機或無線耳機 而代替耳機2134。將使用本發明來形成的非揮發性半導 體記憶體裝置可以用於記憶體部2132。例如，可以透過 使用儲存容量爲20至200千百萬位元組（GB )的NAND 型非揮發性記憶體操作操作部2133，而儲存並再現影像 或音頻（音樂）。注意，顯示部2131可以透過在黑色背 景上顯示白色文字，而抑制耗電量。這尤其在攜帶音響元 件中是有效的。注意，提供在記憶體部2 1 3 2中的非揮發 性半導體記憶體裝置還可以具有可取出的結構。 此外，圖45E顯示電子書（也稱作電子紙）。該電子 書包括主體2 1冰1、顯示部2 142、操作鍵2 1 43、以及記憶 體部2144。此外，該電子書可以在主體2141中內部裝有 資料機，並可以具有以無線方式輸出/輸入資訊的結構。 將使用本發明來形成的非揮發性半導體記憶體裝置可以用 於記憶體部2 1 44。例如，可以透過使用儲存容量爲20至 200千百萬位元組（GB )的NAND型非揮發性記憶體操作 操作鍵2 143，而儲存並再現影像或音頻（音樂）。注意 ，提供在記憶體部2 1 44中的非揮發性半導體記憶體裝置 可以具有可取出的結構。 如上所述，本發明的非揮發性半導體記憶體裝置的應 用範圍很廣泛，只要其具有記憶體，就可以應用於所有領 域的電子設備中。 [圖式簡單說明】 -79- 200814240 圖1 A和1 B是說明根據本發明的非揮發性半導體記 憶體裝置的主要結構的截面圖； 圖2A和2B是說明根據本發明的非揮發性半導體記 憶體裝置的主要結構的截面圖； 圖3A和3B是說明根據本發明的非揮發性半導體記 憶體裝置的主要結構的截面圖；
圖4A和4B是說明根據本發明的非揮發性半導體記 憶體裝置的主要結構的截面圖； 圖5A和5B是說明根據本發明的非揮發性半導體記 憶體裝置的主要結構的截面圖； 圖6A和6B說明非揮發性記憶體的寫入及讀取工作 圖7A和7B說明非揮發性記憶體的抹除工作； 圖8示出非揮發性記憶體單元陣列的等效電路的一例 圖9示出NOR型非揮發性記憶體單元陣列的等效電 路的一例； 圖1 0示出NAND型非揮發性記憶體單元陣列的等效 電路的一例； 圖1 1 A和1 1 B說明NAND型非揮發性記憶體的寫入 工作； 圖1 2A和1 2B說明NAND型非揮發性記憶體的抹除 及讀取工作； 圖1 3示出當電荷被儲存的“ 〇”時和當電荷被抹除的 -80- 200814240 1時的非揮發性記憶體的臨界値電壓的變化； 圖1 4示出非揮發性半導體記憶體裝置的電路方塊圖 的一例； 圖1 5說明電漿處理設備的結構； 圖1 6A至1 6C示出本發明的非揮發性半導體記憶體 裝置的製造方法的一例；
圖1 7 A至170示出本發明的非揮發性半導體記憶體 裝置的製造方法的一例； 圖18A至18C示出本發明的非揮發性半導體記憶體 裝置的製造方法的一例； 圖1 9A和1 9B示出本發明的非揮發性半導體記憶體 裝置的製造方法的一例； 圖20A至20C示出本發明的非揮發性半導體記憶體 裝置的製造方法的一例； 圖2 1 A和2 1 B示出本發明的非揮發性半導體記憶體 裝置的製造方法的一例； 圖22示出本發明的非揮發性半導體記憶體裝置的頂 面的一例； 圖23示出本發明的非渾發性半導IT記憶體裝置的頂 面的一例； 圖24示出本發明的非揮發性半導體記憶體裝置的頂 面的一例； 圖25 A至25C示出本發明的非揮發性半導體記憶體 裝置的製造方法的一例； -81 - 200814240 圖26A至26C示出本發明的非揮發性半導體記憶體 裝置的製造方法的一例； 圖27A至27C示出本發明的非揮發性半導體記憶體 裝置的製造方法的一例； 圖28A至28C示出本發明的非揮發性半導體記憶體 裝置的製造方法的一例； 圖29A至29C示出本發明的非揮發性半導體記憶體
裝置的製造方法的一例； 圖30A至30C示出本發明的非揮發性半導體記憶體 裝置的製造方法的一例； 圖3 1 A至3 1 C示出本發明的非揮發性半導體記憶體 裝置的製造方法的一例； 圖32A至32C示出本發明的非揮發性半導體記憶體 裝置的製造方法的一例； 圖33A至33C示出本發明的非揮發性半導體記憶體 裝置的製造方法的一例； 圖34A至34C示出本發明的非揮發性半導體記憶體 裝置的製造方法的一例； 圖35A至35C示出本發明的非揮發性半導體記憶體 裝置的製造方法的一例； 圖3 6示出本發明的非揮發性半導體記憶體裝置的製 造方法的一例； 圖3 7 A和3 7B示出本發明的非揮發性半導體記憶體 裝置的頂面的一例； -82- 200814240 圖3 8 A和3 8 B示出本發明的非揮發性半導體記憶體 裝置的頂面的一例； 圖3 9 A和3 9B示出本發明的非揮發性半導體記憶體 裝置的頂面的一例； 圖4 0 A至4 0 C示出本發明的非揮發性半導體記憶體 裝置的製造方法的一例；
圖4 1 A至4 1 C示出本發明的非揮發性半導體記憶體 裝置的製造方法的一例； 圖42A至42C示出本發明的非揮發性半導體記憶體 裝置的製造方法的例； 圖4 3示出本發明的非揮發性半導體記憶體裝置的製 造方法的一例； 圖44A至44C示出本發明的非揮發性半導體記憶體 裝置的一例； 圖45A至45E示出本發明的非揮發性半導體記憶體 裝置的使用方式； 圖46示出本發明的非揮發性半導體記憶體裝置的頂 面的一例； 圖4 7是在初始狀態（電荷釋放狀態）下的非揮發性 記憶體的帶圖； 圖48是在寫入狀態下的非揮發性記憶體的帶圖； 圖4 9是在電荷保持狀態下的非揮發性記憶體的帶® 圖5 0是在抹除狀態下的非揮發性記憶體的帶圖； -83- 200814240 圖5 1 A至5 1 C是說明根據本發明的非揮發性半導體 記憶體裝置的主要結構的俯視圖及截面圖； 圖52A至52C是說明根據本發明的非揮發性半導體 記憶體裝置的主要結構的俯祗麗及截面圖； 圖53 A至53C是說明根據本發明的非揮發性半導體 記憶體裝置的主要結構的俯視圖及截面圖；
圖54A至54C是說明根據本發明的非揮發性半導體 記憶體裝置的主要結構的俯視圖及截面圖； 圖5 5 A和5 5 B說明非揮發性記憶體的寫入及讀取工 作； 圖5 6 A和5 6B說明非揮發性記億體的抹除工作；和 圖5 7說明N AND型非揮發性記憶體的抹除工作。 【主要元件符號說明】 1 〇 :基板
1 8 :半導體層 1 4 :通道形成區 24 :控制閘極電極 18a 、 18b :雜質區 1 6 :第一絕緣層 22 :第二絕緣層 2〇 :電荷儲存層 72 :天線 -84- 200814240 74 :介電板 76 :氣體供應部 7 8 :排氣口 80 :支撐座 82 :溫度控制部 84 :微波供應部 1 6 a :氧化砂層
16b :氮電漿處理層 20a :第一電荷儲存層 20b :第二電荷儲存層 24a :金-屬氮化物層 24b :金屬層 3 0 :半導體基板 32 : p 阱 38a、38b:雜質區 2 8 :間隔物 18c、18d、3 8c、3 8d :低濃度雜質區 20c、20d :陷阱能級 MS :記憶體單元 Μ :非揮發性記憶體元件 S :選擇電晶體 BL :位元線 WL :字線 S L :源極線 -85- 200814240 BLK ：區塊 S G :選擇閘極線 52 :記憶體單元陣列 54 :週邊電路 62 :列解碼器 64 :行解碼器 5 6 :位址緩衝器
5 8 :控制電路 6 0 :升壓電路 6 6 :感應放大器 68 :資料緩衝器 7 0 :輸入/輸出緩衝器 3 6 :絕緣層 3 9 a、3 9 b :絕緣層 1〇〇 :基板 1 0 2 :絕緣層 104 :島形半導體層 106 :島形半導體層 108 :島形半導體層 1 1 〇 :島形半導體層 1 1 2 :第一絕緣層 1 2 1 :第一'絕緣層 1 1 6 :第二絕緣層 1 1 8 :第二絕緣層 -86- 200814240 1 2 0 :第二絕緣層 122a、122b :電荷儲存層 124 :抗飩劑 126a、126b :電荷儲存層 1 2 8 :第三絕緣層 1 3 0 :導電層 1 3 2 :導電層
1 34 :導電層 1 3 6 :導電層 1 3 8 :導電層 140 :導電層 142 :抗餓劑 144 ：通道形成區 146 :雜質區 148 :通道形成區 1 50 :雜質區 152 :通道形成區 1 5 4 :雜質區 1 5 6 :抗蝕劑 1 5 8 :通道形成區 160 :雜質區 1 6 2 :絕緣層 1 6 4 :導電層 1 6 8 :絕緣層 -87 200814240
1 7 0 :絕緣層 1 72 :絕緣層 174 :低濃度雜質區 176 :低濃度雜質區 178 :低濃度雜質區 180 :低濃度雜質區 1 1 3 :第二絕緣層 1 1 4 :抗蝕劑 1 1 5 :第三絕緣層 1 0 3 :半導體層 123-:抗蝕齊ij 125a、125b:電荷儲存層 127a、127b :電荷儲存層 1 200 :基板 1207 ：區域 1 208 ：區域 1209 ：區域 1 2 0 1 :絕緣層 1 2 0 2 :絕緣層 1203 :抗触劑掩模 1204 ：凹部 1 20 5 ：絕緣層 1 2 0 6 :絕緣層 1 2 1 0 : p 阱 -88 200814240 1 2 1 1 :第一*絕緣層 1 2 1 2 :抗蝕劑掩模 1 2 1 3 :第一*絕緣層 1 2 1 4 :第二絕緣層 1 2 1 5 :第二絕緣層 1 2 1 6 :第二絕緣層 1217a、12.17b ：電荷儲存層
1 2 1 8 :抗蝕劑掩模 1219a、1219b :電荷儲存層 1220 :第二絕緣層 1 2 2 1 :第三絕緣層 1222 ：導電層 1 2 2 3 :導電層 1224 :導電層 1 225 :導電層 1226 :導電層 1 227 :導電層 1 2 2 8 a、1 2 2 8 b :電荷儲存層 1 229 :第三絕緣層 1 2 3 0 :第二絕緣層 1231 :低濃度雜質區 1 23 2 :低濃度雜質區 1 23 3 :低濃度雜質區 1 2 3 4 :絕緣層 -89 200814240
1 2 3 5 :絕緣層 1 2 3 6 :絕緣層 1 2 3 7 :絕緣層 1 2 3 8 :雜質區 1 239 ：雜質區 1 24 0 ：雜質區 124 1 :低濃度雜質區 1 242 :低濃度雜質區 1 243 :低濃度雜質區 1 244 :低濃度雜質區 1 24 5 ：通道形成區 1 246 :通道形成區 1 247 :通道形成區 1 248 :通道形成區 1 249 ：絕緣層 1250 :開口部 1251 ：開口部 1 2 5 2 :開口部 1 2 5 3 :開口部 1 254 ：開口部 1 2 5 5:導電層 1 2 5 6 ··導電層 1 25 7 :導電層 1 25 8 :導電層 -90 200814240 1 2 5 9 :導電層 1 2 6 0 :導電層 1 2 6 1 :導電層 1262 :導電層 1 263 :導電層 1264 : p型電晶體 1 265 : η型電晶體 1 266 : η型電晶體
1267 :非揮發性記憶體元件 1291 :絕緣層 1 292 :絕緣層 1 293 :絕緣層 1 2 9 4 :絕緣層 1 295 :絕緣層 1271 :第三絕緣層 1272 :第三絕緣層 1 2 7 3 :第四絕緣層 1274 :第四絕緣層 1 275 :第四絕緣層 1276 : η型電晶體 1 277 :非揮發性記憶體元件 1280a、 1280b、 1280c、 1280d:導電層 128 1 :第一層 1282 :第一層 -91 - 200814240
1 2 8 3 :第一層 1 284 ··第一層 1 2 8 5 :第二層 1 2 8 6 :第二層 1 2 8 7 :第二層 1 2 8 8 :第二層 800 ：半導體裝置 8 1 0 :高頻電路 8 2 0 :電源電路 8 3 0 :重置電路 8 40 :-時鐘產生電路 8 5 0 :資料解調電路 860 :資料調制電路 8 7 0 :控制電路 8 8 0 :記憶體電路 8 90 :天線 910:代碼抽出電路 920 :代碼判定電路 93 0 ： CRC判定電路 940:輸出單元電路 3200:通訊裝置 3 2 1 0 :顯示部 3220 :產品 3 23 0 ：半導體裝置 -92- 200814240 3240 :通訊裝置 3 25 0 :半導體裝置 3260 :產品 2111：框體 2 1 1 2 :顯示部 2 1 1 3 :透鏡 2 1 1 4 :操作鍵
2 1 1 5 :快門按鈕 2 1 1 6 :非揮發性記憶體 2 1 2 1 :框體 2 122 :顯示部 2 123 :操作鍵 212 5 :非揮發14記m Μ 2 1 3 0 :主體 2 1 3 1 :顯示部 2 1 3 2 :記憶體部 2 1 3 3 :操作部 2 1 3 4 :耳機 2 1 4 1 :主體 2 1 42 :顯示部 2143 ：操作鍵 2 144 :記憶體部

Claims (1)

  1. 200814240 十、申請專利範圍 1 . 一種非揮發性半導體記憶體裝置，包含： 在一對雜質區之間包括一通道形成區的半導體區’ 在該通道形成區上的第一絕緣層； 在該第一絕緣層上的包含不同氮化物化合物的多個1層 ;和 在該多個層-上的控制閘極。
    2 .如申請專利範圍第1項的非揮發性半導體記憶體裝 置，其中該包含不同氮化物化合物的多個層中的一個或一 個以上的層當成電荷儲存層。 3 ·如申請專利範圍第1項的非揮發性半導體記憶體裝 置，其中該不同氮化物化合物中的一種是氮化鍺化合物。 4 ·如申請專利範圍第3項的非揮發性半導體記憶體裝 置，其中該氮化鍺化合物是選自由氮化鍺、添加了氧的氮 化鍺、以及添加了氧及氫的氮化鍺所組成之群中的一種。 5 .如申請專利範圍第1項的非揮發性半導體記憶體裝 置，其中該不同氮化物化合物中的一種是氮化矽化合物。 6.如申請專利範圍第5項的非揮發性半導體記憶體裝 置，其中該氮化矽化合物是選自由氮化矽、添加了氧的氮 化矽、以及添加了氧及氫的氮化矽所組成之群中的一種。 7·如申請專利範圍第1項的非揮發性半導體記憶體裝 置，其中該包含不同氮化物化合物的多個層的每一層具有 大於或等於1 nm且小於或等於20nm的厚度。 8 ·如申請專利範圍第1項的非揮發性半導體記憶體裝 -94- 200814240 置，其中該第一絕緣層是氧化矽層，且在該氧化矽層和該 多個層之間的介面或者在該氧化矽層中含有氮。 9. 如申請專利範圍第1項的非揮發性半導體記憶體裝 置，其中透過電漿處理使該半導體區氧化而形成的氧化矽 層透過電漿處理使該氧化矽層氮化以形成該第一絕緣層。
    10. 如申請專利範圍第1項的非揮發性半導體記憶體 裝置，進一步包含形成在該包含不同氮化物化合物的多個 層和該控制閘極之間的第二絕緣層。 1 1 .如申請專利範圍第1 0項的非揮發性半導體記憶體 裝置，其中在與該通道形成區重疊的位置層疊有該第一絕 緣層、該包含不同氮化物化合物的多個層、該第二絕緣層 、以及該控制聞極。 12·如申請專利範圍第1項的非揮發性半導體記憶體 裝置，其中該半導體區是形成在絕緣表面上的半導體層。 1 3 .如申請專利範圍第1項的非揮發性半導體記憶體 裝置，其中該半導體區是半導體基板。 1 4 ·如申請專利範圍第1項的非揮發性半導體記憶體 裝置，其中該非揮發性半導體記憶體裝置被安裝到選自數 位相機、行動電話、數位播放設備、以及電子書所組成之 群中的一種。 -95 -
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