[go: up one dir, main page]

CN102160179B - 半导体装置及其制造方法 - Google Patents

半导体装置及其制造方法 Download PDF

Info

Publication number
CN102160179B
CN102160179B CN200980136494.3A CN200980136494A CN102160179B CN 102160179 B CN102160179 B CN 102160179B CN 200980136494 A CN200980136494 A CN 200980136494A CN 102160179 B CN102160179 B CN 102160179B
Authority
CN
China
Prior art keywords
conductive layer
insulator
semiconductor device
insulating film
antenna
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN200980136494.3A
Other languages
English (en)
Other versions
CN102160179A (zh
Inventor
江口晋吾
及川欣聪
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Publication of CN102160179A publication Critical patent/CN102160179A/zh
Application granted granted Critical
Publication of CN102160179B publication Critical patent/CN102160179B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/01—Manufacture or treatment
    • H10D86/021—Manufacture or treatment of multiple TFTs
    • H10D86/0214—Manufacture or treatment of multiple TFTs using temporary substrates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/481—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs integrated with passive devices, e.g. auxiliary capacitors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/60—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs wherein the TFTs are in active matrices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/80—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple passive components, e.g. resistors, capacitors or inductors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/411—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs characterised by materials, geometry or structure of the substrates

Landscapes

  • Thin Film Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

提供了减少了起因于静电放电的特性不良的半导体装置及其制造方法。该半导体装置至少具有如下三个结构中的一个：(1)在电路部的周围区域中，第一和第二绝缘膜彼此直接接触的结构；(2)第一和第二绝缘体彼此密接的结构；(3)在第一绝缘体和第二绝缘体的外表面上分别设置第一导电层及第二导电层，第一导电层和第二导电层之间的电导通在周围区域的侧面实现的结构。注意，通过将多个半导体装置分割成分离的半导体装置可以实现侧面的导通。

Description

半导体装置及其制造方法
技术领域
本发明涉及半导体装置及其制造方法。
背景技术
在通过利用天线的无线通信而进行数据收发的半导体装置(所述半导体装置被称为非接触型信号处理装置、半导体集成电路芯片、IC芯片等)中，有因静电放电等而使半导体装置受到损坏(静电损坏)的问题。静电损坏是会在制造阶段、测试阶段、产品使用阶段等所有阶段上引起可靠性降低和生产率降低的严重问题。因此展开针对该问题对策的研究(例如参照专利文献1)。
在专利文献1中，通过使用导电聚合物作为半导体装置的衬底或粘合剂，来防止静电损坏。
[专利文献1]日本专利申请公开2007-241999号公报
发明内容
随着上述半导体装置的市场扩大，半导体装置需要具有更多样的形状和更高的特性。因此，需要抗静电损坏性高且具有各种所需特性的半导体装置。
另外，还需要以更简单的方法制造具有充分的特性的半导体装置。
鉴于上述问题，本发明的一个实施方式的目的在于提供一种减少了起因于静电放电等的特性不良的半导体装置。
另外，本发明的一个实施方式的另一目的在于以简单的方法提供上述半导体装置。
另外，本发明的一个实施方式的另一目的在于提供一种抗外部冲击的高可靠性半导体装置。
另外，本发明的一个实施方式的另一目的在于提供一种减少了随时间的形状和特性变化的半导体装置。
在本发明的一个实施方式中，在半导体装置的最外表面上形成第一导电层及第二导电层，以提高抗静电损坏性。另外，当分割成独立的半导体装置时，通过使用使绝缘体以及导电层熔化的方法(例如激光照射)对多个半导体装置进行分割，能够使导电层导通。
另外，在本发明的一个实施方式中，在半导体装置的相对表面上配置第一绝缘体及第二绝缘体，使得半导体装置具有抗外部冲击性。这些绝缘体还可以用作制造半导体装置时的贴合步骤中的粘合剂。另外，用作粘合剂的第一绝缘体及第二绝缘体由相同材料形成，从而能够减少随时间的形状和特性的变化。
另外，在本发明的一个实施方式中，在电路部上和天线上设置绝缘膜，以进一步减少随时间的形状和特性的变化。另外，这些绝缘膜在周围区域中彼此直接接触。注意，周围区域是指包括薄膜晶体管的电路部的周围区域。
就是说，本发明的一个实施方式是一种半导体装置，其至少具有如下三个结构中的一个：(1)在周围区域中，电路部上的第一绝缘膜与天线上的第二绝缘膜彼此直接接触的结构；(2)在周围区域中，电路部上的第一绝缘膜及天线上的第二绝缘膜被去除，在第一绝缘膜和第二绝缘膜被去除的区域中用作粘合剂的第一绝缘体与第二绝缘体彼此密接的结构；以及(3)在第一及第二绝缘体的外侧的表面(没有设置电路部等的表面)上分别设置有第一导电层及第二导电层，该第一导电层与第二导电层在周围区域的侧表面导通的结构。当然，当提供上述所有结构时，它们可以提供增效作用，并因此能够显著提高半导体装置的可靠性。
当通过上述分割使第一导电层与第二导电层导通时，第一导电层与第二导电层间的电阻值优选为1GΩ以下。
在上述半导体装置中，第一及第二绝缘体优选为在纤维体中浸渗有有机树脂的结构体。
在上述半导体装置中，第一及第二绝缘膜优选为氮化硅膜。氮化硅膜比氧化硅膜等致密，所以能够高效地防止水分和氧的侵入。
注意，在本说明书中，半导体装置是指能够通过利用半导体特性而工作的装置。
发明的效果
通过在半导体装置的表面上形成导电层，能够防止半导体集成电路的静电损坏(电路的故障或半导体元件的损伤等)。
另外，通过照射激光将半导体装置分割成单独的装置，能够以极为简单的方法提供抗静电损坏性充分高的半导体装置。
另外，通过将绝缘体配置在半导体装置的相对表面上，半导体装置能够具有抗外部冲击性，并因此具有更高的可靠性。
另外，采用在贴合步骤中由同一材料形成的部件彼此密接的结构，能够减少随时间的半导体装置的形状和特性的变化。
附图说明
图1A至1C示出本发明的一个实施方式的半导体装置；
图2A至2C示出本发明的一个实施方式的半导体装置的制造方法；
图3A至3C示出本发明的一个实施方式的半导体装置的制造方法；
图4A和4B示出本发明的一个实施方式的半导体装置的制造方法；
图5示出本发明的一个实施方式的半导体装置的制造方法；
图6示出本发明的一个实施方式的半导体装置的制造方法；
图7示出本发明的一个实施方式的半导体装置的制造方法；
图8示出本发明的一个实施方式的半导体装置的制造方法；
图9示出本发明的一个实施方式的半导体装置的制造方法；
图10示出本发明的一个实施方式的结构体；
图11示出本发明的一个实施方式的半导体装置的应用示例；
图12示出本发明的一个实施方式的半导体装置的应用示例；
图13A至13C示出本发明的一个实施方式的半导体装置的应用示例；
图14示出本发明的一个实施方式的半导体装置的应用示例；
图15示出本发明的一个实施方式的半导体装置的应用示例；
图16A至16C示出本发明的一个实施方式的半导体装置的应用示例；
图17A至17G示出本发明的一个实施方式的半导体装置的应用示例；
图18是示出被分割后的第一和第二导电层间的外加电压和电流的关系的图。
具体实施方式
下面，说明本发明的实施方式。然而，本发明可以多种方式来实施，所述技术领域的技术人员可以很容易地理解一个事实就是，其方式及详细内容可以在不脱离本发明的宗旨及其范围的情况下以各种方式修改。因此，本发明不应该被解释为仅限定在实施方式所记载的内容中。注意，在以下所述的本发明的结构中，在附图中，对相同部分或具有相同功能的部分使用相同附图标记指代，并且省略其重复说明。
实施方式1
在本实施方式中，说明半导体装置的结构。由于本实施方式中的半导体装置整体的膜厚度薄，为40μm至90μm，优选为70μm至80μm，所以该半导体装置具有柔性。
图1A示出在绝缘衬底上同时形成的多个半导体装置的俯视图。可以使用矩形绝缘衬底同时形成多个本实施方式的半导体装置。因此，与使用圆形硅晶片的情况相比，通过一个衬底可获得的半导体装置的个数增多，而能够实现低成本化。
利用分割方法将多个半导体装置分割成分离的半导体装置。图1B示出一个半导体装置。图1C示出沿图1B的A-B线的截面图。
半导体装置具有作为无线芯片等发挥作用的电路部100。电路部100具有形成在绝缘衬底上的薄膜晶体管。与形成在半导体衬底上的晶体管相比，上述薄膜晶体管具有较小的厚度，而可以有助于使半导体装置具有柔性。另外，还设置有电连接于电路部100的内置天线105，以进行无线通信。通过将内置天线105设置在电路部的薄膜晶体管上，能够实现半导体装置的较高集成水平和小型化，因此是优选的。因此，当在薄膜晶体管上设置内置天线105时，内置天线和电路部100的总厚度为7μm至8μm。
电路部100的周围存在着没有设置上述薄膜晶体管和天线的区域(称为周围区域)。再者，在周围区域中存在着设置有覆盖薄膜晶体管的绝缘膜和覆盖天线的绝缘膜的区域(称为绝缘膜形成区域)101(101a及101b)。因为上述绝缘膜相互直接接触，绝缘膜形成区域101a及101b能够防止水分和氧的侵入。再者，优选地是，上述绝缘膜由相同材料形成；例如，它们可以是氮化硅膜。氮化硅膜比氧化硅膜等致密，所以能够高效地防止水分和氧的侵入。另外，当从上面看时，绝缘膜形成区域101设置成围绕电路部100；因此能够高效地防止成为薄膜晶体管等退化的原因的水分和杂质的侵入。其结果是，能够减少半导体装置，尤其是构成电路部的薄膜晶体管的随时间的特性变化。上述绝缘膜形成区域101a及101b的膜厚度比电路部100薄，并且具有3μm至4μm的厚度。
周围区域的一部分(在本实施方式中，周围区域的中心附近的部分)是区域(称为贴合区域)102。在区域102中，绝缘膜被去除，且设置在电路部100上下的用作粘合剂的第一绝缘体110与第二绝缘体111密接地贴合。根据作为贴合区域102的区域的位置及数量，绝缘膜形成区域有可能处于多个区域中。在本实施方式中，描述了在周围区域的中心附近设置一个贴合区域102，因而设置有两个绝缘膜形成区域(101a及101b)的例子。当然，可以在周围区域内选择性地设置两个贴合区域102。在这种情况下设置有三个绝缘膜形成区域。可以在周围区域内形成两个以上的贴合区域。在贴合区域102中，第一绝缘体与第二绝缘体密接，该第一及第二绝缘体设置在半导体装置的相对表面上。当第一绝缘体及第二绝缘体由同一材料形成时，密接性提高，因此是优选的，其结果是，能够减少随时间的半导体装置形状和特性变化。
用作粘合剂的第一绝缘体110及第二绝缘体111的外侧的表面(没有设置电路部等的表面)分别被第一导电层113及第二导电层114覆盖。通过导电层，能够防止由静电导致的半导体装置的损坏。这是因为如下缘故：当发生静电时高电压被施加到半导体装置的局部，但是其电阻比绝缘体低的相对表面上的导电层能够分散高电压。其结果是，能够提高半导体装置的抗静电损坏性。
半导体装置在周围区域的外侧终结。在周围区域的外侧的表面，即半导体装置的终端部120中，第一导电层113与第二导电层114相互电导通。其结果是，能够将静电分散到更广的区域，由此能够高效地防止由静电导致的损坏。第一导电层113与第二导电层114间的电导通不局限于通过膜状导电层而实现。只要在分断半导体装置时，将第一导电层113或第二导电层114的材料分散并附着到终端部120就能实现电导通。这是因为如下缘故：由于用作粘合剂的绝缘体的电阻高，所以仅在导电层的材料的一部分如上所述那样附着于终端部，就能够降低终端部120的电阻，从而基本上实现第一导电层113与第二导电层114之间的电导通。只要第一导电层与第二导电层间的电阻值为1GΩ以下左右(10V施加时)，就能够充分分散静电，因此可以采用依赖于该值的对抗静电的手段。
在这种半导体装置中，能够通过设置在最外表面上的导电层防止由静电导致的电路部的损坏。另外，由于由相同材料形成的部分密接地彼此贴合，所以密接性高，并且能够防止由水分导致的退化和在不希望部分处的剥离。像这样，本实施方式的半导体装置是缺陷少且可靠性高的。
实施方式2
在本实施方式中，说明用于制造上述实施方式所述的半导体装置的方法的例子。
首先，在衬底701的一个表面上形成剥离层702，并形成用作基底的绝缘膜703及半导体膜704(例如含有非晶硅的膜)(参照图2A)。剥离层702、绝缘膜703及半导体膜704可以连续地形成，由于这些膜不暴露于大气，所以这些膜可以防止杂质的侵入。
作为衬底701，可以使用玻璃衬底、石英衬底、金属衬底、不锈钢衬底、具有可承受本工序的处理温度的耐热性的塑料衬底等。对上述衬底的面积和形状没有特别的限制。例如通过使用一个边长为1米以上的矩形衬底，则可以显著提高生产性。与使用圆形硅衬底的情况相比，这是很大的优势。与使用硅衬底的情况相比，即使在电路部占有较大面积的情况下，也可以降低生产成本。
注意，在本工序中，在衬底701的整个表面上形成剥离层702，然而还可以根据需要，在衬底701的整个表面上形成剥离层，然后通过光刻法选择性地设置剥离层702。此外，虽然在本工序中以与衬底701接触的方式形成剥离层702，然而还可以根据需要，以与衬底701接触的方式形成绝缘膜，如氧化硅膜、氧氮化硅膜、氮化硅膜或氮氧化硅膜，并且以与该绝缘膜接触的方式形成剥离层702。
在此，氧氮化物是指氧的含量大于氮的含量的物质，并且氮氧化物是指氮的含量大于氧的含量的物质。例如，氧氮化硅可以是分别以50原子％以上且70原子％以下的浓度范围含有氧，以0.5原子％以上且15原子％以下的浓度范围含有氮，以25原子％以上且35原子％以下的浓度范围含有硅，并且以0.1原子％以上且10原子％以下的浓度范围含有氢的物质。此外，氮氧化硅可以是分别以5原子％以上且30原子％以下的浓度范围含有氧，以20原子％以上且55原子％以下的浓度范围含有氮，以25原子％以上且35原子％以下的浓度范围含有硅，并且以10原子％以上且30原子％以下的浓度范围含有氢的物质。注意，上述浓度范围是在利用卢瑟福背散射光谱学法(RBS：RutherfordBackscattering Spectrometry)或氢前方散射法(HFS：HydrogenForward Scattering)进行测量时获得的。此外，构成元素的百分比的合计不超过100原子％。
作为剥离层702可以采用金属膜以及金属膜和金属氧化膜的叠层结构等。金属膜具有由选自钨(W)、钼(Mo)、钛(Ti)、钽(Ta)、铌(Nb)、镍(Ni)、钴(Co)、锆(Zr)、锌(Zn)、钌(Ru)、铑(Rh)、钯(Pd)、锇(Os)、铱(Ir)中的元素、包含任意上述元素为其主要成分的合金材料或包含任意上述元素为其主要成分的化合物材料构成的膜的单层结构或叠层结构。此外，由任意这些材料构成的膜可以通过溅射法或诸如等离子体CVD法等的各种CVD法等形成。作为金属膜和金属氧化膜的叠层结构，在形成上述的金属膜之后，通过在氧气气氛中或在N2O气氛中进行等离子体处理或者在氧气气氛中或在N2O气氛中进行加热处理，可以在金属膜的表面上形成该金属膜的氧化物或氧氮化物。此外，还可以在形成金属膜之后，使用氧化能力强的溶液如臭氧水等处理金属膜的表面，来在金属膜的表面上设置该金属膜的氧化物或氧氮化物。
绝缘膜703具有通过溅射法、等离子体CVD法等形成的含有硅的氧化物或硅的氮化物的膜的单层结构或叠层结构。在用作基底的绝缘膜703具有两层结构的情况下，例如，可以作为第一层形成氮氧化硅膜，并且可以作为第二层形成氧氮化硅膜。在用作基底的绝缘膜703具有三层结构的情况下，可以分别作为第一层、第二层和第三层形成氧化硅膜、氮氧化硅膜和氧氮化硅膜。或者，可以分别作为第一层、第二层和第三层形成氧氮化硅膜、氮氧化硅膜和氧氮化硅膜。用作基底的绝缘膜703起到阻挡膜的功能，该阻挡膜防止来自衬底701的杂质的侵入。
通过溅射法、LPCVD法、等离子体CVD法等将半导体膜704的厚度形成为25nm以上且200nm以下左右，优选为50nm以上且70nm以下左右。具体地，在本实施例中，半导体膜704的厚度为66nm。作为半导体膜704，例如可以形成非晶硅膜。
接着，通过用激光照射半导体膜704来进行晶化。注意，也可以通过组合激光照射与快速热退火(RTA)、使用退火炉的热晶化法或利用促进晶化的金属元素的热晶化法进行半导体膜704的晶化。之后，将所得到的结晶半导体膜蚀刻为所希望的形状，由此形成半导体膜704a和半导体膜704b。然后形成栅极绝缘膜705以覆盖半导体膜704a和704b(参照图2B)。
以下简单地说明半导体膜704a和半导体膜704b的制造步骤的例子。首先，通过等离子体CVD法形成非晶半导体膜(例如非晶硅膜)。接着，将含有作为促进晶化的金属元素的镍的溶液施加在非晶半导体膜上，然后对非晶半导体膜进行脱氢处理(500℃，1小时)和热晶化处理(550℃，4小时)，由此形成结晶半导体膜。之后，根据晶化程度，如果有需要的话，用来自激光器的激光照射结晶半导体膜。再者，通过光刻法，形成半导体膜704a和半导体膜704b。注意，使用促进晶化的金属元素的热晶化不是必须进行的，也可以仅通过激光照射来进行非晶半导体膜的晶化。
此外，可以对半导体膜照射连续波激光或以10MHz以上的重复速率振荡的激光，并使激光向一个方向扫描而进行结晶化，从而可以获得结晶的半导体膜704a和半导体膜704b。在这种结晶化的情况下，晶体在激光扫描方向上生长。可以使沟道长度方向(形成沟道形成区域时载流子流动的方向)与扫描方向一致地提供薄膜晶体管。
接着，形成覆盖半导体膜704a和半导体膜704b的栅极绝缘膜705。栅极绝缘膜705具有通过CVD法或溅射法等形成的含有硅的氧化物或硅的氮化物的膜的单层结构或叠层结构。具体而言，栅极绝缘膜705具有氧化硅膜、氧氮化硅膜、或者氮氧化硅膜的单层结构或叠层结构。
此外，栅极绝缘膜705可以通过用等离子体处理氧化或氮化半导体膜704a和704b的表面形成。例如，栅极绝缘膜705通过利用稀有气体(如He、Ar、Kr或Xe)与氧、氧化氮(NO2)、氨、氮、氢等的混合气体的等离子体处理形成。在这种情况下，通过微波激发等离子体，使得可以生成低电子温度且高密度的等离子体。利用通过该高密度等离子体生成的氧基(可以包括OH基)或氮基(可以包括NH基)，可以使半导体膜的表面氧化或氮化。
通过利用这种高密度等离子体的处理，1nm以上且20nm以下左右，典型为5nm以上且10nm以下左右厚的绝缘膜被形成在半导体膜上。由于在此情况下的反应为固相反应，所以可以显著降低所述绝缘膜和半导体膜的界面态密度。通过这种等离子体处理使半导体膜(结晶硅或多晶硅)直接氧化(或氮化)，由此可以极度降低被形成的绝缘膜的厚度的变化。而且，在结晶硅的晶粒边界不进行氧化，这成为极为优选的状态。即，通过用这里所述的高密度等离子体处理使半导体膜的表面固相氧化，可以形成均匀性好且界面态密度低的绝缘膜，而不导致在晶粒边界处过多的氧化反应。
作为栅极绝缘膜705，可以仅使用通过等离子体处理形成的绝缘膜，或者可以在其上通过利用等离子体或热反应的CVD法附加地淀积的氧化硅、氧氮化硅、氮化硅的绝缘膜进行层叠。在任何一种情况中，如果通过等离子体处理形成的绝缘膜包括在薄膜晶体管的部分或整个栅极绝缘膜中，则可以降低薄膜晶体管的特性的变化，因此是优选的。
此外，在以对半导体膜照射连续波激光或以10MHz以上的重复速率振荡的激光并使激光向一个方向扫描而进行结晶化的方式形成半导体膜704a和704b的情况下，通过组合进行了上述等离子体处理的栅极绝缘膜和半导体膜704a和704b，可以得到一种特性变化小且场效应迁移率高的薄膜晶体管(TFT)。
接着，在栅极绝缘膜705上形成导电膜。这里，形成厚度为100nm以上且500nm以下左右的单层导电膜。可用于导电膜的材料的例子包括含有选自钽(Ta)、钨(W)、钛(Ti)、钼(Mo)、铝(Al)、铜(Cu)、铬(Cr)、铌(Nb)等中的元素的材料、包含以上任意元素作为其主要成分的合金材料或包含以上任意元素作为其主要成分的化合物材料。可选地，可以使用以掺杂有磷等的杂质元素的多晶硅为代表的半导体材料。在导电膜具有叠层结构的情况下，例如可以使用氮化钽膜和钨膜的叠层结构、氮化钨膜和钨膜的叠层结构、或者氮化钼膜和钼膜的叠层结构。例如，可以采用30nm厚的氮化钽膜和150nm厚的钨膜的叠层结构。由于钨和氮化钽具有高耐热性，所以可以在形成导电膜后进行以热激活为目的的加热处理。此外，导电膜也可以具有三层以上的叠层结构，例如可以采用由钼膜、铝膜、以及钼膜构成的叠层结构。
接着，在上述导电膜上通过光刻法形成由抗蚀剂构成的掩模，进行用于形成栅电极和栅极布线的蚀刻处理，从而在半导体膜704a和704b上方形成栅电极707。
接着，通过光刻法形成由抗蚀剂构成的掩模，并通过离子掺杂法或离子注入法以低浓度将赋予n型或p型导电性的杂质元素添加到半导体膜704a和704b中。在本实施方式中，以低浓度将赋予n型导电性的杂质元素添加到半导体膜704a和704b中。作为赋予n型导电性的杂质元素，可以使用属于元素周期表中第15族的元素，例如磷(P)或砷(As)。作为赋予p型导电性的杂质元素，可以使用属于元素周期表中第13族的元素，例如硼(B)。
尽管在本实施方式中，为了简化起见，仅示出包括添加有赋予n型导电性的杂质元素的半导体膜的薄膜晶体管(n型TFT)，但是本发明不限定于该结构。也可以仅使用包括添加有赋予p型导电性的杂质元素的半导体膜的薄膜晶体管(p型TFT)。此外，也可以组合形成n型TFT和p型TFT两者。在形成n型TFT和p型TFT两者的情况下，使用覆盖要包括在p型TFT中的半导体层的掩模，添加赋予n型导电性的杂质元素，然后使用覆盖要包括在n型TFT中的半导体层的掩模，添加赋予p型导电性的杂质元素，从而可以选择性地添加赋予n型导电性的杂质元素和赋予p型导电性的杂质元素。
接着，形成绝缘膜以覆盖栅极绝缘膜705和栅电极707。所形成的绝缘膜和栅极绝缘膜705具有通过CVD法或溅射法等形成的含有无机材料如硅、硅的氧化物或硅的氮化物的膜、或者含有有机材料如有机树脂的膜的单层结构或叠层结构。然后，通过主要沿着垂直方向进行的各向异性蚀刻选择性地蚀刻绝缘膜，形成与栅电极707的侧面接触的绝缘膜708(也被称为侧壁)。将绝缘膜708用作后面形成轻掺杂漏(LDD)区域时的掩模。
接着，使用栅电极707以及绝缘膜708作为掩模，将赋予n型导电性的杂质元素添加到半导体膜704a和704b中。由此，形成沟道形成区域706a、第一杂质区域706b、以及第二杂质区域706c(参照图2C)。将第一杂质区域706b用作薄膜晶体管的源区或漏区，第二杂质区域706c用作LDD区域。使第二杂质区域706c中所含有的杂质元素的浓度低于第一杂质区域706b所含有的杂质元素的浓度。
接着，形成具有单层结构或叠层结构的绝缘膜以覆盖栅电极707和绝缘膜708等。在本实施方式中，描述了绝缘膜具有绝缘膜709、710以及711的三层结构的例子。这些绝缘膜可以通过CVD法形成。例如，可以分别形成50nm厚的氧氮化硅膜、200nm厚的氮氧化硅膜和400nm厚的氧氮化硅膜作为绝缘膜709、绝缘膜710和绝缘膜711。这些绝缘膜的表面虽然也要依赖于厚度，但沿设置在其下的层的表面形成。就是说，因为绝缘膜709的厚度薄，所以绝缘膜709的表面紧密对应于栅电极707的表面。因为膜厚度越厚，其表面变得越平坦；所以三个膜中厚度最大的绝缘膜711的表面最平坦。但是，绝缘膜711不是使用有机材料形成的；所以绝缘膜711的表面不是完全的。就是说，如果想要使绝缘膜711的表面平坦，可以使用有机材料如聚酰亚胺、聚酰胺、苯并环丁烯、丙烯酸或环氧；硅氧烷材料等。另外，作为这些绝缘膜的形成方法，除了CVD法以外，还可以使用溅射法、SOG法、液滴释放法或丝网印刷法等。
接着，使用光刻法蚀刻绝缘膜709、710、711等，以形成到达第一杂质区域706b的接触孔。然后形成用作薄膜晶体管的源电极和漏电极的导电膜731a和用作连接布线的导电膜731b。可以以下方式形成导电膜731a及导电膜731b：形成导电膜以填充接触孔，然后选择性地蚀刻该导电膜。注意，也可以在形成导电膜之前在接触孔所露出的半导体膜704a和704b的表面上形成硅化物，以降低电阻。导电膜731a及导电膜731b优选使用低电阻材料形成，以减少信号延迟。通常，由于低电阻材料的耐热性低，因此优选在低电阻材料的上下设置高耐热性材料。例如，以下结构是优选的，其中形成300nm厚的低电阻材料的铝膜，并且在铝膜的上下形成100nm厚的钛膜。另外，在用作连接布线的导电膜731b被形成为具有与导电膜731a相同的叠层结构时，连接布线的电阻可降低，并且连接布线的耐热性可提高。导电膜731a及导电膜731b可以使用其他导电材料以单层结构或叠层结构形成，所述其他导电材料如包含选自钨(W)、钽(Ta)、钼(Mo)、镍(Ni)、铂(Pt)、铜(Cu)、金(Au)、银(Ag)、锰(Mn)、钕(Nd)、碳(C)、硅(Si)中的元素的材料、包含任意这些元素作为其主要成分的合金材料或包含任意这些元素作为其主要成分的化合物材料。包含铝作为其主要成分的合金材料，例如对应于包含铝作为其主要成分并还含有镍的材料或者包含铝作为其主要成分并还含有镍以及碳和硅中之一或两者的合金材料。导电膜731a及导电膜731b可以通过CVD法、溅射法等形成。
因此，可以得到包括薄膜晶体管730a和薄膜晶体管730b的元件层749(参照图3A)。
注意，在形成绝缘膜709、710和711之前、在形成绝缘膜709之后或在形成绝缘膜709及710之后，可以进行目的在于恢复半导体膜704的结晶性、激活添加到半导体膜704中的杂质元素以及使半导体膜氢化的加热处理。对于加热处理，可以采用热退火法、激光退火法、RTA法等。
接着，形成绝缘膜712及713以覆盖导电膜731a及导电膜731b(参照图3B)。这里，作为例子描述使用100nm厚的氮化硅膜作为绝缘膜712，并使用1500nm厚的聚酰亚胺膜作为绝缘膜713的情况。优选地是，绝缘膜713的表面的平坦性高。因此，除了作为有机材料的聚酰亚胺的特征以外，通过使膜具有大的厚度，如750nm以上且3000nm以下的厚度(具体地说，1500nm)，而提高绝缘膜713的平坦性。在该绝缘膜712及713中形成开口部。在本实施方式中，作为例子描述形成暴露导电膜731b的开口部714的情况。在该开口部714中(详细地说，由虚线围绕的区域715中)，绝缘膜712的端部由绝缘膜713覆盖。通过以上层的绝缘膜713覆盖下层的绝缘膜712的端部，能够防止后面形成在开口部714中的布线的断裂。在本实施方式中，因为绝缘膜713由有机材料的聚酰亚胺形成，所以在开口部714中绝缘膜713呈坡度小的锥形，并能够有效地防止断裂。作为能够获得该断裂防止效果的绝缘膜713的材料，除了聚酰亚胺以外，还可以使用例如聚酰胺、苯并环丁烯、丙烯酸或环氧等有机材料、硅氧烷材料等。另外，还可以使用氧氮化硅膜、氮氧化硅膜代替氮化硅膜作为绝缘膜712。另外，作为绝缘膜712及713的形成方法，可以使用CVD法、溅射法、SOG法、液滴释放法、丝网印刷法等。
接着，在绝缘膜713上形成导电膜717，在该导电膜717上形成绝缘膜718(参照图3C)。可以使用与导电膜731a及导电膜731b相同的材料形成导电膜717，并且例如，可以采用100nm厚的钛膜、200nm厚的铝膜和100nm厚的钛膜的叠层结构。因为在开口部714中导电膜717与导电膜731b连接，所以使用钛形成的膜相互接触，由此能够抑制接触电阻。另外，因为基于薄膜晶体管与天线(后面形成)之间的信号的电流在导电膜717中流动，所以导电膜717的布线电阻优选为低。因此，优选使用铝等低电阻材料。导电膜717可以使用其他导电材料形成为具有单层结构或叠层结构，所述其他导电材料如选自钨(W)、钽(Ta)、钼(Mo)、镍(Ni)、铂(Pt)、铜(Cu)、金(Au)、银(Ag)、锰(Mn)、钕(Nd)、碳(C)、硅(Si)中的元素的材料、包含任意这些元素作为其主要成分的合金材料或包含任意这些元素作为其主要成分的化合物材料。包含铝作为其主要成分的合金材料，例如对应于包含铝作为其主要成分并还含有镍的材料或者包含铝作为其主要成分并还含有镍以及碳和硅中之一或两者的合金材料。导电膜717可以通过CVD法、溅射法等形成。绝缘膜718应具有平坦的表面，因此优选使用有机材料形成绝缘膜718。这里，作为例子描述了使用2000nm厚的聚酰亚胺膜作为绝缘膜718的情况。因为需要使1500nm厚的绝缘膜713的开口部714和形成在开口部714中的导电膜717的表面的凹凸平坦，因此绝缘膜718的厚度被形成为比绝缘膜713厚的2000nm。因此，绝缘膜718的厚度为绝缘膜713的厚度的1.1倍至2倍，优选为1.2倍至1.5倍。当绝缘膜713的厚度为750nm以上且3000nm以下时，绝缘膜718的厚度优选为900nm以上且4500nm以下。优选地使用可提高平坦性的材料并考虑绝缘膜718的厚度形成绝缘膜718。作为用于绝缘膜718的可提高平坦性的材料，除了聚酰亚胺以外，还可以使用聚酰胺、苯并环丁烯、丙烯酸、环氧等有机材料、硅氧烷材料等。当在绝缘膜718上形成天线时，如上所述，应考虑到绝缘膜718的表面形状的平坦性。
图7示出电路部的周围区域。此外，在电路部中，在天线的外侧(具体地说，区域740)，绝缘膜718优选地覆盖绝缘膜713的端部。当绝缘膜718覆盖绝缘膜713时，绝缘膜718的端部优选地距离绝缘膜713的端部绝缘膜713和绝缘膜718的厚度的总和的2倍以上的距离(距离d)。在本实施方式中，因为绝缘膜713被形成为1500nm厚，并且绝缘膜718并形成为2000nm厚，所以覆盖绝缘膜713的端部的绝缘膜718的端部与绝缘膜713的端部相距距离d＝7000nm。通过该结构，能够确保工艺裕度，并能够防止水分和氧的侵入。
接着，在绝缘膜718上形成天线720(参照图4A)。然后，天线720和导电膜717通过开口部(未图示)彼此连接。在天线720的下方设置开口部，以提高集成化程度。注意，尽管天线720可以直接连接于导电膜731a，但是优选如本实施方式所示那样设置导电膜717，因为能够确保形成用于与天线720连接的开口部时的形成裕度，以实现高集成化。因此，还可以在导电膜717上设置一导电膜以连接于天线720。就是说，可以将天线720电连接于包括在薄膜晶体管中的导电膜731a，并且能够以通过多个导电膜的连接结构实现高集成化。当上述导电膜717等的多个导电膜的厚度大时，半导体装置也变厚；因此多个导电膜的厚度优选为薄。因此，优选地是，导电膜717等的厚度比导电膜731a的厚度薄。
天线720可以采用第一导电膜721和第二导电膜722的叠层结构。在本实施方式中，描述以下情况，采用100nm厚的钛膜作为第一导电膜721，并且采用5000nm厚的铝膜作为第二导电膜722，而形成叠层结构。钛既可以提高天线的耐湿性，又可以提高绝缘膜718与天线720的密接性。再者，通过采用钛作为第一导电膜721，可以降低第一导电膜721与导电膜717的接触电阻。这是因为在导电膜717的最上层形成有钛，彼此接触的导电膜717与第一导电膜721均是由钛形成的。由于作为第一导电膜721采用的钛膜利用干蚀刻来形成，因此往往其端部具有陡峭的角度。由于用于第二导电膜722的铝为低电阻材料，因此其适合用于天线。由于使第二导电膜722厚化，所以可以进一步降低电阻。通过使天线的电阻降低，可以延长通信距离，因此是优选的。由于用于第二导电膜722的铝膜是利用湿蚀刻来形成的，因此其端部的侧面往往具有锥形。本实施方式中的锥形形成为向第二导电膜722的内侧弯曲的形状，即具有内凹形的侧面的形状。另外，当对第二导电膜722进行湿蚀刻时，与第一导电膜721的端部相比，第二导电膜722的端部位于内侧(区域742)。例如，优选第二导电膜722的端部在第一导电膜721内侧，并且第二导电膜722和第一导电膜721的端部之间的距离是第二导电膜722的厚度的1/6至1/2的距离(距离L)。在本实施方式中，第二导电膜722的端部可以设置在第一导电膜721的端部的内侧，并且它们之间的距离可以是L＝0.8μm以上且2μm以下的距离。由于第一导电膜721的端部从第二导电膜722的端部突出，因此可以防止之后形成的绝缘膜的断裂，而且可以提高天线的耐性。
天线除了可以使用钛、铝以外，还可以使用包含银、铜、金、铂、镍、钯、钽、钼等的金属元素的材料、包含任意这些金属元素的合金材料、包含任意这些金属元素的化合物材料作为导电性材料形成。作为天线的形成方法，可以给出CVD法、溅射法、印刷法如丝网印刷或凹版印刷等、液滴释放法、点滴法、镀敷法等。此外，虽然在本实施方式中示出了叠层结构作为例子，但是也可以采用上述任一个材料的单层结构。
覆盖天线720地形成绝缘膜723。在本实施方式中，使用200nm厚的氮化硅膜形成绝缘膜723。通过设置绝缘膜723，可以提高天线的耐湿性，因此是优选的。由于钛膜的端部从铝膜的端部突出，所以可以不使绝缘膜723断开地将其形成。上述绝缘膜723除了使用氮化硅膜形成以外，还可以使用氧氮化硅膜、氮氧化硅膜或其他无机材料形成。
此外，如图7所示，优选在绝缘膜718的外侧，即电路部中的天线的外侧(具体而言，图7中的区域741)使绝缘膜723与绝缘膜712彼此直接接触。在本实施方式中，绝缘膜712和723都是氮化硅膜。由于由相同的材料形成的部分彼此直接接触，所以密接性高，而可以有效地防止水分和氧的侵入。另外，由于与氧化硅膜相比氮化硅膜的致密性高，因此可以有效地防止水分和氧的侵入。由于绝缘膜712与绝缘膜723密接的区域为周围区域，没有设置天线或薄膜晶体管，因此其膜厚度极薄，为3μm以上且4μm以下。周围区域以围绕电路部的方式形成。与不采用这样的周围区域的结构的半导体装置相比，本实施方式的半导体装置可以减少因随时间的形状和特性的变化而导致的缺陷，例如在半导体装置的端部处剥离等。
接着，覆盖绝缘膜723地配置第一绝缘体751(参照图4B)。在本实施方式中，作为第一绝缘体751，使用在纤维体727中浸渗有机树脂728的结构体726。此外作为更优选的示例，示出在结构体726的表面上设置有第一冲击缓和层750的情况。在本实施方式中，作为第一冲击缓和层750，使用芳族聚酰胺树脂。
在纤维体727中浸渗有机树脂728的结构体726也被称为预浸料(prepreg)。预浸料具体地说是利用使用有机溶剂稀释矩阵树脂而成的清漆浸渗纤维体，之后使有机溶剂挥发并使矩阵树脂半固化而成的。预浸料的弹性模量为13GPa以上且15GPa以下，并其破断模量为140MPa。通过使用形成为薄膜的预浸料，可以制造薄型且可弯曲的半导体装置。作为预浸料的纤维体的代表例子，有聚乙烯醇纤维、聚酯纤维、聚酰胺纤维、聚乙烯纤维、芳族聚酸胺纤维、聚对苯撑苯并二噁唑纤维、玻璃纤维、和碳纤维。作为用于形成矩阵树脂的树脂的代表例子，有环氧树脂、不饱和聚酯树脂、聚酰亚胺树脂和氟树脂。此外，在后面的实施方式中，对预浸料进行详细说明。
除了这种结构体726以外，第一绝缘体751可以包括包含环氧树脂、不饱和聚酯树脂、聚酰亚胺树脂、双马来酰亚胺三嗪树脂或氰酸酯树脂等热固性树脂的层。此外，对于第一绝缘体751，可以使用热塑性树脂诸如聚苯醚树脂、聚醚酰亚胺树脂或氟树脂。另外，第一冲击缓和层750优选地由高强度材料形成。高强度材料的例子包括聚乙烯醇树脂、聚酯树脂、聚酰胺树脂、聚乙烯树脂、或聚对苯撑苯并双噁唑树脂、和玻璃树脂，以及芳族聚酰胺树脂。
第一绝缘体751的厚度为5μm以上且100μm以下，优选为10μm以上且50μm以下。在本实施方式中，第一绝缘体751的厚度为32μm。在本实施方式中，在第一绝缘体751中，将绝构体726的厚度设定为20μm，将第一冲击缓和层750的厚度设定为12μm。采用这种结构，可以制造薄型且可弯曲的半导体装置。
在形成第一冲击缓和层750之后，在第一冲击缓和层750的表面上形成第一导电层729。描述使用膜厚度为100nm的氧化硅和铟锡氧化物的复合物作为第一导电层729的例子。只要第一导电层729的电阻低于结构体726和第一冲击缓和层750的电阻，这种第一导电层729就是可接受的。因此，第一导电层729既可以是膜，又可以是其间设置有较小的间隔的一组岛块。此外，由于第一导电层729的电阻优选为低，考虑到使用的材料的具体电阻等，其厚度可以为50nm以上且200nm以下。如果第一导电层729具有增大的厚度，可以使电阻降低，这是优选的。第一导电层729除了氧化硅和铟锡氧化物的复合物以外，还可以使用含有选自钛、钼、钨、铝、铜、银、金、镍、锡、铂、钯、铱、铑、钽、镉、锌、铁、硅、锗、锆、钡中的元素的材料、包含任意这些元素作为其主要成分的合金材料、包含任意这些元素作为其主要成分的化合物材料等来形成。第一导电层729可以使用溅射法、等离子体CVD法、涂敷法、印刷法等形成。可选地，也可以采用电镀法或无电镀法等的镀敷法。注意，可以在第一导电层729的表面上形成绝缘膜，从而可以保护第一导电层729。
接着，从衬底701剥离包括薄膜晶体管730a、薄膜晶体管730b的元件层、用作天线720的导电膜等层(参照图5)。在该步骤，从剥离层702和衬底701的界面、剥离层702和绝缘膜703的界面或剥离层702的内部发生分离，由此实现包括包含薄膜晶体管730a、薄膜晶体管730b的元件层、用作天线720的导电膜的层。如果剥离层702不必要地保留在所释放的层上，则可以利用蚀刻等去除该剥离层702。其结果是，可以提高绝缘膜703与后面接触于绝缘膜703而形成的层的密接性。
注意，剥离优选地在通过使用水或臭氧水等的溶液润湿剥离面时进行，从而可以防止薄膜晶体管730a、薄膜晶体管730b等的元件被静电等损坏。这是因为通过溶液中的离子使剥离层702中的不成对电子成对。
此外，通过再次利用剥离后的衬底701，可以实现低成本化。
接着，以覆盖因剥离而露出的表面的方式设置第二绝缘体753(参照图6)。在本实施方式中，示出作为第二绝缘体753设置在纤维体731中浸渗有机树脂732的结构体730(预浸料)，并在结构体730的表面上还设置第二冲击缓和层752的情况。对于第二冲击缓和层752，使用芳族聚酰胺树脂。当然，可以只将结构体726及结构体730贴合设置。在该情况下，半导体装置的厚度为40μm至70μm，优选为40μm至50μm。设置有第一及第二冲击缓和层的半导体装置的厚度为70μm至90μm，优选为70μm至80μm。
接着，在第二绝缘体753的表面上形成第二导电层733。第二导电层733可以与第一导电层729类似的方式形成。注意，可以在第二导电层733的表面上形成绝缘膜，从而可以保护第二导电层733。通过以上步骤，可以得到一种叠层体，其中元件层和天线在第一绝缘体751和第二绝缘体753之间密封，在第一绝缘体751的表面上形成第一导电层729，并且在第二绝缘体753的表面上形成第二导电层733。
然后，利用分割方法，将上述叠层体分成分离的半导体装置。作为分割方法，优选使用当进行分割时熔化第一绝缘体751及第二绝缘体753的方法(更优选地使用熔化第一导电层729及第二导电层733的方法)。在本实施方式中利用激光照射进行分割。
对于用于上述分割的激光的波长、强度和光束尺寸等的条件没有特别的限制。可以在能够进行分割的条件下进行激光照射。作为激光器，例如可以使用连续波激光器，如Ar激光器、Kr激光器、CO2激光器、YAG激光器、YVO4激光器、YLF激光器、YAlO3激光器、GdVO4激光器、Y2O3激光器、红宝石激光器、变石激光器、Ti：蓝宝石激光器或氦镉激光器；或脉冲振激光器，如Ar激光器、Kr激光器、受激准分子(ArF、KrF、XeCl)激光器、CO2激光器、YAG激光器、YVO4激光器、YLF激光器、YAlO3激光器、GdVO4激光器、Y2O3激光器、红宝石激光器、变石激光器、Ti：蓝宝石激光器、铜蒸汽激光器、或金蒸汽激光器。
如本实施方式中所述，通过利用激光照射将上述半导体装置分成分离的半导体装置，第一导电层729和第二导电层733之间的电阻降低，从而可以实现第一导电层729和第二导电层733之间的导通。由此，可以同时进行半导体装置的分割步骤以及实现第一导电层729和第二导电层733之间的导通的步骤。
第一导电层729和第二导电层733之间的电阻值应低于第一绝缘体751和第二绝缘体753的电阻值。第一导电层729和第二导电层733之间的电阻值可以例如为1GΩ以下，优选为5MΩ以上且500MΩ以下左右，更优选为10MΩ以上且200MΩ以下左右。因此，半导体装置可以通过激光照射等分割，使得能够获得以上的电阻值。
以这种方式，可以完成使用绝缘衬底而形成的半导体装置。
本实施方式可以与任意其他实施方式适当地组合。
实施方式3
在本实施方式中，说明半导体装置的分割步骤的一个示例。注意，参照示出半导体装置之间的部分，即周围部的图8、图9说明分割步骤。
首先，如上述实施方式所述，进行直到形成第一导电层729的步骤。然后，如图8所示，利用去除方法，在周围区域内选择性地，即在周围区域的一部分形成贴合区域102a和102b。当选择性地去除周围区域时，在深度方向上，以露出结构体726的方式去除绝缘膜等。此外，当从上方看半导体装置时，贴合区域102a和102b设置为均围绕电路部100。
作为这种去除方法，可以使用激光。换言之，可以使用激光烧蚀的原理。对于用于去除方法的激光的波长、强度和光束尺寸等的条件没有特别的限制。可以在能够至少去除绝缘膜等的条件下进行激光照射。作为激光器，例如可以使用连续波激光器，如Ar激光器、Kr激光器、CO2激光器、YAG激光器、YVO4激光器、YLF激光器、YAlO3激光器、GdVO4激光器、Y2O3激光器、红宝石激光器、变石激光器、Ti：蓝宝石激光器、或氦镉激光器；或脉冲激光器，如Ar激光器、Kr激光器、受激准分子(ArF、KrF、XeCl)激光器、CO2激光器、YAG激光器、YVO4激光器、YLF激光器、YAlO3激光器、GdVO4激光器、Y2O3激光器、红宝石激光器、变石激光器、Ti：蓝宝石激光器、铜蒸汽激光器、或金蒸汽激光器。
注意，在将半导体装置分成分离的半导体装置之后，贴合区域102a和102b分别包括在相邻的半导体装置中。类似地，在将半导体装置分成分离的半导体装置之后，绝缘膜形成区域也成为分别包括在相邻的半导体装置中的形成区域101a和101c(参照图9)。
然后，如图9所示，形成第二导电层733。在贴合区域102a和102b中，结构体726和730是直接贴合着的。具体而言，结构体726的有机树脂728和结构体730的有机树脂732接触并彼此密接。以这种方式使由相同的材料形成的部分彼此密接，提高了贴合强度，因此是优选的。
在完成贴合后，将半导体装置分成分离的半导体装置。对于分割方法的细节，可以参照上述实施方式。
以这种方式可以完成使用绝缘衬底而形成的贴合强度高并且可靠性也得到提高的半导体装置。
本实施方式可以与任何其他实施方式适当地组合。
实施方式4
在本实施方式中，参照图10，对作为用于半导体装置的密封的第一及第二绝缘体的例子，在纤维体中掺杂有机树脂的结构体进行详细说明。
纤维体160是用以固定距离间隔的经线和以固定距离间隔的纬线纺织的(参照图10)。由这种经线和纬线纺织的纤维体包括没有经线及纬线的区域。纤维体160更容易被有机树脂161浸渗，因此可以提高纤维体160和半导体集成电路之间的密接性。
纤维体160可以具有更高的经线及纬线的密度，以及更小的经线及纬线不存在的区域。
在纤维体160中浸渗有机树脂161的结构体也被称为预浸料。预浸料具体地说是使纤维体中浸渗用有机溶剂稀释矩阵树脂而成的清漆，然后进行干燥使该有机溶剂挥发来使矩阵树脂半固化而成的。结构体的厚度为5μm以上且100μm以下，更优选为10μm以上且30μm以下。通过使用具有这样的厚度的结构体，可以制造薄型且可弯曲的半导体装置。例如，可以使弹性模量为13GPa以上且15GPa以下、断裂模量为140MPa的预浸料薄化而用作绝缘体。此外，如上述实施方式那样，能够在还设置冲击缓和层时，也可以制造薄型且可弯曲的半导体装置。
作为有机树脂161，可以使用热固性树脂，诸如环氧树脂、不饱和聚酯树脂、聚酰亚胺树脂、双马来酰亚胺三嗪树脂、或氰酸盐树脂。此外，也可以使用热塑性树脂，诸如聚苯氧基树脂、聚醚酰亚胺树脂、或氟树脂，作为有机树脂161。通过使用上述有机树脂，纤维体可以通过热处理固定于半导体集成电路上。注意，有机树脂161的玻璃化转变温度越高，受到局部压力而造成的有机树脂161的损坏越少，因此是优选的。
可以将高导热性填料分散在有机树脂161或纤维线束中。作为高导热性填料，可以有氮化铝、氮化硼、氮化硅、钒土等。此外，作为高导热性填料，可以有银或铜等的金属粒子。当有机树脂或纤维线束中含有高导热性填料时，可以容易地将在半导体集成电路中产生的热释放到外面。因此，可以抑制半导体装置中的蓄热，并且可以减少半导体装置的损坏。
纤维体160是使用有机化合物或无机化合物的高强度纤维的纺织物或无纺织物，并且配置为与半导体集成电路的一部分部分重叠。高强度纤维具体地是具有高拉伸弹性模量或具有高杨氏模量的纤维。作为高强度纤维的典型例子，有聚乙烯醇纤维、聚酯纤维、聚酰胺纤维、聚乙烯纤维、芳族聚酸胺纤维、聚对苯撑苯并二噁唑纤维、玻璃纤维和碳纤维。作为玻璃纤维，有使用E玻璃、S玻璃、D玻璃、Q玻璃等的玻璃纤维。注意，纤维体160可以由一种上述高强度纤维或者多种上述高强度纤维形成。
纤维体160可以是由用于经线和纬线的纤维(单股线)的束(以下称为线束)形成的纺织物，或者通过以随机方式或一个方向地堆叠多种纤维的线束而得到的无纺织物。当采用纺织物时，可以适当地使用平纹织物、斜纹织物、缎纹织物等。
线束可以具有圆形或椭圆形的截面。作为纤维线束，可以使用通过高压水流、用液体作为介质的高频率振动、连续超声振动、用滚筒的压紧等受开纤加工的纤维线束。经过开纤加工的纤维线束具有大的宽度，并且可以减少在厚度方向上的单股线数目。此外，该纤维线束的截面为椭圆形或扁平形。此外，通过使用弱捻纱线作为纤维线束，容易将线束扁平化，并使线束的截面形状为椭圆形或扁平形。通过使用这种具有椭圆形或扁平形的截面的线束，可以减少纤维体160的厚度。因此，可以制造薄型半导体装置。
通过使用上述的结构体作为密封半导体装置的绝缘体，可以提高半导体装置的对外部压力的耐受性。此外，可以防止在加压处理等中产生的损坏或特性不良。由此，可以高成品率制造半导体装置。
本实施方式可以与任意其他实施方式适当地组合。
实施方式5
在本实施方式中，将说明希望具有较高可靠性的半导体装置的例子。详细地说，作为半导体装置的例子说明微处理器及具有运算功能并能够以非接触的方式进行数据收发的半导体装置的例子。
作为半导体装置的例子，图11示出微处理器500的例子。该微处理器500是使用根据上述实施方式的半导体装置来制造的。该微处理器500包括运算逻辑单元(ALU)501、ALU控制部502、指令译码部503、中断控制部504、时序控制部505、寄存器506、寄存器控制部507、总线接口(Bus I/F)508、只读存储器(ROM)509、以及存储器接口(ROM I/F)510。
通过总线接口508输入到微处理器500的指令输入到指令译码部503并被译码之后输入到ALU控制部502、中断控制部504、寄存器控制部507、以及时序控制部505。ALU控制部502、中断控制部504、寄存器控制部507、以及时序控制部505根据被译码的指令进行各种控制。具体地说，ALU控制部502产生用来控制ALU501的工作的信号。中断控制部504是在微处理器500执行程序时对来自外部输入/输出装置或外围电路的中断要求根据其优先度或掩模状态进行处理的电路。寄存器控制部507产生寄存器506的地址，并且根据微处理器500的状态从和向寄存器506读出和写入数据。时序控制部505产生控制ALU501、ALU控制部502、指令译码部503、中断控制部504及寄存器控制部507的工作时序的信号。例如，时序控制部505具备根据基准时钟信号CLK1产生内部时钟信号CLK2的内部时钟产生部，并且将时钟信号CLK2提供给上述各种电路。注意，图11所示的微处理器500只是结构简化的一个实例，实际的微处理器可以根据用途具有多种多样的结构。
接着，参照图12说明具有运算功能并以非接触的方式进行数据收发的半导体装置的例子。图12示出以无线通信与外部装置进行信号的收发而工作的计算机(以下称为RFCPU)的例子。RFCPU511包括模拟电路部512和数字电路部513。模拟电路部512包括具有谐振电容器的谐振电路514、整流电路515、恒压电路516、复位电路517、振荡电路518、解调电路519、调制电路520、以及电源控制电路530。数字电路部513包括RF接口521、控制寄存器522、时钟控制器523、接口524、中央处理器525、随机存取存储器526、以及只读存储器527。
下面概要地说明具有这种结构的RFCPU511的工作。基于天线528所接收的信号由谐振电路514产生感应电动势。感应电动势经过整流电路515而存储在电容部529中。该电容部529优选由陶瓷电容器或双电层电容器等的电容器构成。电容部529不需要与RFCPU511在同一衬底上形成，而可以作为另外的部件安装在形成RFCPU511的具有绝缘表面的衬底上。
复位电路517产生对数字电路部513进行复位和初始化的信号。例如，作为复位信号复位电路517产生在电源电压上升之后延迟升高的信号。振荡电路518响应于由恒压电路516产生的控制信号改变时钟信号的频率和占空比。使用低通滤波器形成解调电路519，其例如将振幅调制(ASK)系统的接收信号的振幅的变动二值化。调制电路520通过使振幅调制(ASK)系统的发送信号的振幅变动来发送发送数据。调制电路520改变谐振电路514的谐振点，由此来改变通信信号的振幅。时钟控制器523根据电源电压或中央处理器525中的电流消耗，产生用来改变时钟信号的频率和占空比的控制信号。电源控制电路530监视电源电压。
从天线528输入到RFCPU511的信号被解调电路519解调，然后由RF接口521分解为控制指令、数据等。控制指令存储在控制寄存器522中。控制指令包括存储在只读存储器527中的数据的读出、向随机存取存储器526的数据的写入、对中央处理器525的运算指令等。中央处理器525通过接口524对只读存储器527、随机存取存储器526、以及控制寄存器522进行存取。接口524具有如下功能：根据中央处理器525所要求的地址，产生用于只读存储器527、随机存取存储器526、以及控制寄存器522中的任一个的存取信号。
作为中央处理器525的运算方法，可以采用将OS(操作系统)存储在只读存储器527中且在开始运行时读出并执行程序的方法。此外，也可以采用由专用电路构成运算电路且使用硬件进行运算处理的方法。在使用硬件和软件二者的方法中，可以利用专用运算电路进行一部分的运算处理，并且由中央处理器525使用程序来进行其他部分的运算处理。
此外，在本实施方式的微处理器中，设置在表面上的导电层防止静电放电造成的半导体集成电路的静电损坏(电路的故障，半导体元件的损坏等)。由此，防止起因于静电放电的特性不良的半导体装置可以高成品率制造。
本实施方式可以与任意其他实施方式适当地组合。
实施方式6
在本实施方式中，将对于上述实施方式所示的半导体装置的应用例子进行说明。具体地说，下面参照附图对于可以非接触的方式进行数据发送和接收的半导体装置的应用例子进行说明。可以非接触的方式进行数据的发生和接收的半导体装置根据应用也被称为RFID标签、ID标签、IC标签、RF标签、无线标签、电子标签或无线芯片。
参照图13A说明本实施方式中所示的半导体装置结构的例子的俯视图。半导体装置400是根据上述实施方式通过分割成分离的装置而形成的装置(这种状态下的半导体装置也称为半导体芯片)。半导体装置400夹着绝缘膜设置在支撑衬底406上。支撑衬底406设置有天线(也称为增益天线)405，其与内置天线720在由虚线围绕的区域407中接近。
在半导体装置内的电路部设置有存储部和逻辑部，并且这些部分包括例如薄膜晶体管的多个半导体元件。在根据本实施方式的半导体装置中，作为半导体元件，不仅可以应用薄膜晶体管之外的场效应晶体管，还可以应用包括半导体层的存储元件等。
在图13A中，增益天线405主要在由虚线围绕的环状区域407中与内置天线720电磁耦合(电磁感应)，从而发送和接收信号以及供电。此外，增益天线405可以主要在由虚线围绕的区域407之外的区域中，通过无线电波向和从询问器发送和接收信号，以及向询问器供电。在询问器与半导体装置之间，用作载体(载波)的无线电波优选地具有30MHz以上且5GHz以下左右的频率，例如可以具有950MHz或2.45GHz的频带。
尽管增益天线405在由虚线围绕的区域407中具有一个线圈的矩形环状形状，但是本发明不局限于该结构。环状部分不限于矩形形状，还可以是具有曲线的形状，例如圆形。此外，线圈的数目不限于一个，而还可以是多个。
本发明的半导体装置也可以应用电磁感应方法、电磁耦合方法或微波方法。在微波方法的情况下，根据所使用的电磁波的波长可以适当地决定天线720和增益天线405的形状。
例如，在应用微波方式(例如，UHF频带(860MHz频带到960MHz频带)或2.45GHz频带)作为半导体装置中的信号传输方法的情况下，可以考虑用于信号传输的电磁波的波长适当地设定天线的长度、形状等。例如，可以将天线形成为线形(例如，偶极天线)、平坦的形状(例如，贴片天线或带形)等。此外，天线不限于具线形的形状，天线也可以考虑到电磁波的波长具有曲线状、蜿蜒形状或者组合这些而成的形状。
图14示出均具有线圈状的内置天线720和增益天线405，并应用电磁感应方法或电磁耦合方法的例子。
在图14中，在支撑衬底406上设置线圈状的天线405作为增益天线，并在支撑衬底406上设置包括线圈状的内置天线720的半导体装置400。注意，将电容器411形成为夹在增益天线405和支撑衬底406之间。
接着，将说明半导体装置400和增益天线405的结构及配置。图13B是图13A的半导体装置400和形成在支撑衬底406上的增益天线405层叠的立体图。图13C是沿着图13B的虚线X-Y的截面图。
作为图13C所示的半导体装置400，可以使用上述实施方式中所述的半导体装置。在此，可以使用通过将半导体装置分割成分离的半导体装置而获得的芯片。所以也将半导体装置400也称为半导体芯片。
图13C所示的半导体装置中包括的电路部403保持在第一绝缘体751和第二绝缘体753之间，并且电路部403侧面也被密封。对于第一绝缘体751及第二绝缘体753的结构，可以参照上述实施方式。此外，利用激光作为分割方法，由此第一及第二绝缘体熔化，从而密封电路部403的侧面。
在本实施方式的半导体装置中，天线和与该天线电连接的电路部夹在第一绝缘体和第二绝缘体之间，并且第一导电层729和第二导电层733分别位于第一绝缘体和第二绝缘体的外侧。第一导电层729和第二导电层733具有使内置天线720要收发的电磁波透过，并且阻挡来自外部的静电施加到半导体装置内部的电路部中的功能。
在图13C中，电路部403位于比内置型天线720更接近增益天线405的位置。在该状态下，容易进行利用电磁耦合(电磁感应)的信号的发送和接收以及供电。然而，也可以将内置型天线720配置在比电路部403更接近增益天线405的位置。根据天线的材料，并根据容易进行电磁耦合(电磁感应)的距离，可以采用任一种结构。此外，电路部403和内置天线720可以直接紧密地固定在第一绝缘体751和第二绝缘体753上，或者可以由粘合剂紧密地固定。
注意，在图13C中，半导体装置400设置在形成在支撑衬底406及增益天线405上的绝缘膜410上，但是本发明不局限于此。例如，如果导电层的电阻充分高，第一导电层729或第二导电层733可以和增益天线405接触。
接着，将说明根据本实施方式的半导体装置的工作。图15为示出本实施方式的半导体装置的结构的框图的例子。图15所示的半导体装置400包括增益天线405、增益电路部403和内置芯片天线720。当电磁波从询问器421发出时，增益天线405接收该电磁波以产生交流电流，从而在增益天线405周围产生磁场。然后，增益天线405的环状部分和具有环形形状的内置天线720电磁耦合，使得在内置天线720中产生感应电动势。电路部403利用上述感应电动势接收来自询问器421的信号或电力。另一方面，依照电路部403中产生的信号，使电流流过内置天线720，并且在增益天线405中产生感应电动势，由此可以将信号发送到询问器421，作为从询问器121发出的无线电波的反射波。
注意，增益天线405具有主要进行和内置天线720之间的电磁耦合的环状部分和主要接收来自询问器421的电磁波的部分。主要接收来自询问器421的无线电波的增益天线405的部分的形状没有特别的限制，只要增益天线405可以接收无线电波即可。例如，可以采用偶极天线、折叠偶极天线、槽缝天线、弯折线天线、微带天线等的形状。
虽然图13A至13C说明只具有一个天线的半导体装置的结构，但是本发明不限于该结构。半导体装置可以具有两个天线，即用来接收电力的天线和用来接收信号的天线。当包括两个天线时，用于供电的无线电波的频率和用于发送信号的无线电波的频率可以不同。
在本实施方式的半导体装置中，使用内置芯片天线，并且可以向和从增益天线和内置芯片天线以非接触的方式进行信号或电力的发送和接收。因此，与将增益天线等的外部天线连接到电路部的情况不同，电路部与天线之间的连接不容易被外力切断，这减少了连接的初期故障。此外，在本实施方式中使用增益天线。因此与只使用内置芯片天线的情况不同，电路部的面积很少限制内置芯片天线的尺寸或形状。因此，能接收的无线电波的频带不受到限制，而且可以增大通信距离。
在本实施方式的半导体装置中，表面上的导电层可以防止静电放电造成的电路部的静电损坏(电路的故障，半导体元件的损坏等)。由此，可以高成品率制造防止了起因于静电放电的特性不良的半导体装置。由于本实施方式的半导体装置抗外力及静电的可靠性高，所以其可以在广泛的条件下使用；因此可以扩大半导体装置的用途范围。
另外，本实施方式可以与任意其他实施方式适当地组合。
实施方式7
在本实施方式中，以下参照图16A至16C说明根据上述实施方式形成的可以非接触的方式进行数据发送和接收的半导体装置的应用例。可以非接触的方式进行数据发送和接收的半导体装置根据应用还被称为RFID标签、ID标签、IC标签、IC芯片、RF标签、无线标签、电子标签或无线芯片。
半导体装置800具有以非接触的方式进行数据交换的功能，并且包括高频电路810、电源电路820、复位电路830、时钟产生电路840、数据解调电路850、数据调制电路860、控制其它电路的控制电路870、存储电路880、以及天线890(参照图16A)。高频电路810接收来自天线890的信号并且将由数据调制电路860接收的信号通过天线890输出。电源电路820根据接收的信号产生电源电位。复位电路830产生复位信号。时钟产生电路840根据来自天线890的信号输入产生各种时钟信号。数据解调电路850解调接收的信号并且将该信号输出到控制电路870。数据调制电路860调制从控制电路870接收的信号。控制电路870例如包括取码电路910、判码电路920、CRC判定电路930、以及输出器电路940。注意，取码电路910提取传送到控制电路870的指令中所包括的多个代码。判码电路920比较被提取的代码与参考代码以判定指令内容。CRC判定电路930根据被判定的代码检测发送错误等。
接着，对上述半导体装置的工作的例子进行说明。首先，天线890接收无线电信号。无线电信号经由高频电路810而被传送到电源电路820，由此产生高电源电位(以下，表示为VDD)。VDD被提供给半导体装置800的电路。经由高频电路810被传送到数据解调电路850的信号被解调(以下称为解调信号)。而且，经由高频电路810并且经过复位电路830及时钟产生电路840的信号以及解调信号被传送到控制电路870。取码电路910、判码电路920、CRC判定电路930等解码被传送到控制电路870的信号。然后，根据所解码的信号，输出存储在存储电路880内的半导体装置800的数据。被输出的半导体装置800的数据经过输出器电路940而被编码。再者，被编码的半导体装置800的数据经过数据调制电路860，由天线890作为无线电信号发送。注意，在包括在半导体装置800中的多个电路中，低电源电位(以下称为VSS)是共同的，并且可以将VSS设置为GND。
以这种方式，通过将信号从通信装置传送到半导体装置800并且使用通信装置接收来自该半导体装置800的信号，可以读出半导体装置800的数据。
半导体装置800可以具有不内置电源(电池)而使用电磁波将电源电压供应给各个电路的结构，或者内置电源(电池)并且使用电磁波和电源(电池)将电源电压供应给各个电路的结构。
接下来，将说明可以非接触的方式进行数据的发生和接收的半导体装置的应用的例子。通信装置3200设置在包括显示部3210的便携式终端的侧面，并且半导体装置3230被设置在产品3220的侧面(参照图16B)。当通信装置3200接近于产品3220上的半导体装置3230时，有关商品的信息诸如产品的原材料、原产地、各个生产步骤的检查结果、流通过程的历史、以及产品说明等被显示在显示部3210上。此外，当通过传送带传输商品3260时，可以利用通信装置3240和设置在商品3260上的半导体装置3250，对该商品3260进行检查(参照图16C)。如此，通过将所述半导体装置利用于该系统，可以容易地获得信息，从而实现高功能化和高附加价值化的系统。
如上所述，本实施方式的可靠性高的半导体装置的应用范围极为广泛，使得所述半导体装置可以应用到广泛领域的电子设备中。
本实施方式可以与任意其他实施方式适当地组合。
实施方式8
根据上述实施方式，可以形成用作具有处理器电路的芯片(下文中也称为处理器芯片、无线芯片、无线处理器、无线存储器或无线标签)的半导体装置。本实施方式的半导体装置可应用于多种产品中，其中以非接触的方式揭示关于产品的诸如历史的信息并用于生产、管理等。例如，可以将这种半导体装置包含于纸币、硬币、有价证券、证书、无记名债券、包装容器、书籍、记录介质、身边带的东西、交通工具、食品、衣物、保健用品、生活用品、药品、以及电子设备中。对这些产品的实例参照图17A至17G进行说明。
纸币和硬币是在市场中流通的货币，并包括可以在特定区域中作为货币以相同方式使用的票据(代金券)、纪念硬币等。有价证券是指支票、证券、期票等，其可以设置有包括处理器电路的芯片190(参照图17A)。证书是指驾驶执照、居民卡等，其可以设置有包括处理器电路的芯片191(参照图17B)。身边带的东西是指包、眼镜等，其可以设置有包括处理器电路的芯片197(参照图17C)。无记名债券是指邮票、米票、各种礼品票等。包装容器是指用于盒饭等的包装纸、塑料瓶等，其可以设置有包括处理器电路的芯片193(参照图17D)。书籍是指书、本等，其可以设置有包括处理器电路的芯片194(参照图17E)。记录介质是指DVD软件、录像带等，其可以设置有包括处理器电路的芯片195(参照图17F)。交通工具是指自行车等的有轮车辆、船只等，其可以设置有包括处理器电路的芯片196(参照图17G)。食品是指食物、饮料等。衣物是指衣服、鞋等。保健用品是指医疗设备、保健设备等。生活用品是指家具、照明装置等。药品是指医药、农药等。电子设备是指液晶显示装置、EL显示装置、电视机(电视接收机或薄型电视接收机)、移动电话等。
这种半导体装置通过贴在物品的表面上或者嵌入在物品中而被设置。例如，如果是书，半导体装置可以嵌入在纸中，而如果是由有机树脂构成的包装，半导体装置可以嵌入在该有机树脂中。
通过这样将半导体装置设置到包装容器、记录介质、身边带的东西、食品、衣物、生活用品、电子设备等中，可以提高检查系统或用于租赁店的系统等的效率。此外，通过将半导体装置设置到交通工具中，可以防止对其的伪造或偷窃。此外，通过将半导体装置嵌入到动物等生物中，可以容易进行每个生物的识别。例如，通过将具有传感器的半导体装置植入或附着到家畜等生物中，可以容易地识别当前体温等健康状态，以及其生年、性别或种类等。
本实施方式可以与任意其他实施方式适当地组合。
实例1
本实例示出对于作为本发明的一个实施方式的制造方法的效果进行验证的结果。
样品以以下方式形成：第一导电层、第一冲击缓和层、第一绝缘体、天线、包括薄膜晶体管等的电路部、第二绝缘体、第二冲击缓和层和第二导电层叠置形成分层结构，并且通过激光照射将该分层结构分成分离的半导体装置。作为比较例子，以以下方式制备另一个样品：第一导电层、第一冲击缓和层、第一绝缘体、天线、与上述样品相同的电路部、第二绝缘体、第二冲击缓和层和第二导电层叠置形成分层结构，并且通过用刀具将该分层结构分成分离的半导体装置。
在上述样品中，对于第一绝缘体及第二绝缘体中的每一个分别使用在纤维体(玻璃纤维)中浸渗有机树脂(溴化环氧树脂)的结构体的预浸料(20μm的膜厚)。通过溅射法形成钛膜(10nm厚)作为第一导电层及第二导电层。对于第一冲击缓和层及第二冲击缓和层中的每一个使用芳族聚酰胺树脂(12μm厚)。注意，在天线上作为保护层形成氮化硅膜，并且在第一冲击缓和层和电路部之间作为粘合剂形成丙烯酸树脂膜(10μm厚)。
对上述样品(三个样品和三个比较样品)施加电压，然后测量第一导电层和第二导电层之间流动的电流值。图18示出外加电压和电流之间的关系。
图18显示，通过激光照射分割的样品与使用刀具分割的样品相比，电流值较大(电阻值较小)。具体而言，在使用刀具分割的样品中，第一导电层和第二导电层之间的电阻为20GΩ左右(施加10V时)。另一方面，在通过激光照射分割的样品中，第一导电层和第二导电层之间的电阻为10MΩ以上且200MΩ以下左右(施加10V时)。
据此，可知，当通过激光照射分割半导体装置时，第一导电层和第二导电层之间的电阻降低。可以认为这是因为如下缘故：在通过激光照射分割半导体装置的情况下，导电层的材料在绝缘体熔化时分散到绝缘体中，由此实现导电层的电导通，而在使用刀具分割半导体装置的情况下，导电层的材料不会形成电流路径。注意，若是第一导电层和第二导电层之间的电阻值为1GΩ以下左右(施加10V时)，则可以充分地分散静电；因此可以根据该值采用对抗静电的措施。
另外，本实施例可以与本说明书的其他实施方式中所述的结构或制造方法适当地组合实施。
本申请基于2008年9月19日在日本专利局提交的日本专利申请序列号2008-240812，该申请的全部内容通过引用包含于此。

Claims (22)

1.一种半导体装置，包括：
第一导电层；
在所述第一导电层上的电路部，所述电路部包括薄膜晶体管；
所述电路部上的第一绝缘膜；
所述电路部上的天线，所述第一绝缘膜夹在所述电路部和所述天线之间，所述天线电连接于所述薄膜晶体管；
所述天线上的第二绝缘膜；以及
所述第二绝缘膜上的第二导电层，
其中，在贴合区域中所述第一绝缘膜与所述第二绝缘膜直接接触，
其中，所述电路部和所述天线没有设置在所述贴合区域中，
其中，所述第一导电层和所述第二导电层彼此电导通，并且
其中，所述第一导电层和所述第二导电层包括钛以及氧化硅与铟锡氧化物的复合物中的一种。
2.根据权利要求1所述的半导体装置，其中所述第一绝缘膜及所述第二绝缘膜均为氮化硅膜。
3.一种半导体装置，包括：
第一导电层；
所述第一导电层上的第一绝缘体；
所述第一绝缘体上的包括薄膜晶体管的电路部；
所述电路部上的电连接于所述薄膜晶体管的天线；
所述天线上的第二绝缘体；以及
所述第二绝缘体上的与所述第一导电层导通的第二导电层，
其中，在贴合区域中所述第一绝缘体与所述第二绝缘体直接接触，
其中，所述电路部和所述天线没有设置在所述贴合区域中，并且
其中，所述第一导电层和所述第二导电层包括钛以及氧化硅与铟锡氧化物的复合物中的一种。
4.根据权利要求3所述的半导体装置，其中所述第一绝缘体及所述第二绝缘体均为在纤维体中浸渗有有机树脂的结构体。
5.根据权利要求3所述的半导体装置，其中所述第一导电层与所述第二导电层之间的电阻值为10MΩ以上且200MΩ以下。
6.一种半导体装置，包括：
第一导电层；
所述第一导电层上的第一绝缘体；
所述第一绝缘体上的包括薄膜晶体管的电路部；
所述电路部上的第一绝缘膜；
所述电路部上的天线，所述第一绝缘膜夹在所述电路部和所述天线之间，所述天线电连接于所述薄膜晶体管；
所述天线上的第二绝缘膜；
所述第二绝缘膜上的第二绝缘体；以及
所述第二绝缘体上的与所述第一导电层导通的第二导电层，
其中，在贴合区域中所述第一绝缘膜与所述第二绝缘膜直接接触，
其中，所述电路部和所述天线没有设置在所述贴合区域中，
其中，在该贴合区域中所述第一绝缘体与所述第二绝缘体直接接触，并且
其中，所述第一导电层和所述第二导电层包括钛以及氧化硅与铟锡氧化物的复合物中的一种。
7.根据权利要求6所述的半导体装置，其中所述第一绝缘膜及所述第二绝缘膜均为氮化硅膜。
8.根据权利要求6所述的半导体装置，其中所述第一绝缘体及所述第二绝缘体均为在纤维体中浸渗有有机树脂的结构体。
9.根据权利要求6所述的半导体装置，其中所述第一导电层与所述第二导电层之间的电阻值为10MΩ以上且200MΩ以下。
10.一种半导体装置的制造方法，包括：
形成包括薄膜晶体管的电路部；
在所述电路部上形成第一绝缘膜；
夹着所述第一绝缘膜在所述电路部上形成天线，所述天线电连接于所述薄膜晶体管；
在所述天线上形成第二绝缘膜，使得所述第二绝缘膜在贴合区域中与所述第一绝缘膜直接接触；
在所述第二绝缘膜上形成第一导电层；以及
在所述电路部下形成第二导电层，
其中，所述电路部和所述天线没有设置在所述贴合区域中，并且
其中，所述第一导电层和所述第二导电层包括钛以及氧化硅与铟锡氧化物的复合物中的一种。
11.一种半导体装置的制造方法，包括：
形成包括薄膜晶体管的电路部；
在所述电路部上形成电连接于所述薄膜晶体管的天线；
在所述天线上配置第一绝缘体；
在所述电路部下配置第二绝缘体，使得所述第一绝缘体在贴合区域中与所述第二绝缘体直接接触；
在所述第一绝缘体上形成第一导电层；以及
在所述第二绝缘体下形成第二导电层，
其中，所述电路部和所述天线没有设置在所述贴合区域中，并且
其中，所述第一导电层和所述第二导电层包括钛以及氧化硅与铟锡氧化物的复合物中的一种。
12.根据权利要求11所述的半导体装置的制造方法，其中所述第一绝缘体及所述第二绝缘体均为在纤维体中浸渗有有机树脂的结构体。
13.一种半导体装置的制造方法，包括：
形成包括薄膜晶体管的电路部；
在所述电路部上形成电连接于所述薄膜晶体管的天线；
在所述天线上配置第一绝缘体；
在所述第一绝缘体上形成第一导电层；
在所述电路部下配置第二绝缘体；
在所述第二绝缘体下形成第二导电层；以及
在贴合区域中，对所述第一绝缘体、所述第一导电层、所述第二绝缘体以及所述第二导电层进行分割，并使所述第一导电层和所述第二导电层熔化，由此在所述半导体装置的一侧使所述第一导电层与所述第二导电层彼此导通，
其中，所述电路部和所述天线没有设置在所述贴合区域中，并且
其中，所述第一导电层和所述第二导电层包括钛以及氧化硅与铟锡氧化物的复合物中的一种。
14.根据权利要求13所述的半导体装置的制造方法，其中分割所述第一导电层、所述第一绝缘体、所述第二绝缘体以及所述第二导电层是通过用激光照射所述第一导电层、所述第一绝缘体、所述第二绝缘体以及所述第二导电层进行的。
15.根据权利要求13所述的半导体装置的制造方法，其中所述第一绝缘体及所述第二绝缘体均为在纤维体中浸渗有有机树脂的结构体。
16.根据权利要求13所述的半导体装置的制造方法，其中所述第一导电层与所述第二导电层之间的电阻值为10MΩ以上且200MΩ以下。
17.一种半导体装置的制造方法，包括：
形成包括薄膜晶体管的电路部；
在所述电路部上形成第一绝缘膜；
夹着所述第一绝缘膜在所述电路部上形成天线，所述天线电连接于所述薄膜晶体管；
在所述天线上形成第二绝缘膜，使得所述第二绝缘膜在贴合区域中与所述第一绝缘膜直接接触；
在所述第二绝缘膜上配置第一绝缘体；
在所述第一绝缘体上形成第一导电层；
去除所述贴合区域中的所述第一绝缘膜及所述第二绝缘膜的一部分；
在所述电路部下配置第二绝缘体，使得在所述第一绝缘膜及所述第二绝缘膜的一部分被去除的贴合区域中所述第二绝缘体与所述第一绝缘体直接接触；
在所述第二绝缘体下形成第二导电层；以及
在所述贴合区域中，对所述第一绝缘体、所述第一导电层、所述第二绝缘体以及所述第二导电层进行分割，并且使所述第一导电层和所述第二导电层熔化，由此在所述半导体装置的一侧使所述第一导电层与所述第二导电层彼此导通，
其中所述电路部和所述天线没有设置在所述贴合区域中。
18.根据权利要求17所述的半导体装置的制造方法，其中分割所述第一导电层、所述第一绝缘体、所述第二绝缘体以及所述第二导电层是通过用激光照射所述第一导电层、所述第一绝缘体、所述第二绝缘体以及所述第二导电层进行的。
19.根据权利要求17所述的半导体装置的制造方法，其中所述第一绝缘体及所述第二绝缘体均为在纤维体中浸渗有有机树脂的结构体。
20.根据权利要求17所述的半导体装置的制造方法，其中所述第一导电层及所述第二导电层由钛形成。
21.根据权利要求17所述的半导体装置的制造方法，其中所述第一导电层及所述第二导电层由氧化硅与铟锡氧化物的复合物形成。
22.根据权利要求17所述的半导体装置的制造方法，其中所述第一导电层与所述第二导电层之间的电阻值为10MΩ以上且200MΩ以下。
CN200980136494.3A 2008-09-19 2009-08-26 半导体装置及其制造方法 Expired - Fee Related CN102160179B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2008240812 2008-09-19
JP2008-240812 2008-09-19
PCT/JP2009/065280 WO2010032611A1 (en) 2008-09-19 2009-08-26 Semiconductor device and method for manufacturing the same

Publications (2)

Publication Number Publication Date
CN102160179A CN102160179A (zh) 2011-08-17
CN102160179B true CN102160179B (zh) 2014-05-14

Family

ID=42036758

Family Applications (1)

Application Number Title Priority Date Filing Date
CN200980136494.3A Expired - Fee Related CN102160179B (zh) 2008-09-19 2009-08-26 半导体装置及其制造方法

Country Status (5)

Country Link
US (2) US8552498B2 (zh)
JP (3) JP5417093B2 (zh)
CN (1) CN102160179B (zh)
TW (1) TWI524502B (zh)
WO (1) WO2010032611A1 (zh)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2010032611A1 (en) * 2008-09-19 2010-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
WO2010035627A1 (en) 2008-09-25 2010-04-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP5455753B2 (ja) * 2009-04-06 2014-03-26 株式会社半導体エネルギー研究所 Ｉｃカード
JP5501174B2 (ja) * 2009-09-17 2014-05-21 株式会社半導体エネルギー研究所 半導体装置
TWI493685B (zh) 2012-02-10 2015-07-21 E Ink Holdings Inc 主動陣列基板上之靜電防護結構
US9911756B2 (en) 2015-08-31 2018-03-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including transistor and electronic device surrounded by layer having assigned band gap to prevent electrostatic discharge damage

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5879502A (en) * 1994-05-27 1999-03-09 Gustafson; Ake Method for making an electronic module and electronic module obtained according to the method
CN1993829A (zh) * 2004-06-02 2007-07-04 株式会社半导体能源研究所 层压系统

Family Cites Families (83)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE69032210D1 (de) * 1989-01-25 1998-05-07 Asahi Chemical Ind Vorimprägnierte kompositgiessformen und herstellung einer kompositgiessform
DE3907757A1 (de) * 1989-03-10 1990-09-13 Mtu Muenchen Gmbh Schutzfolie
JPH05190582A (ja) 1992-01-08 1993-07-30 Oki Electric Ind Co Ltd 樹脂封止半導体装置及びその製造方法
TW371285B (en) 1994-09-19 1999-10-01 Amp Akzo Linlam Vof Foiled UD-prepreg and PWB laminate prepared therefrom
JP3364081B2 (ja) 1995-02-16 2003-01-08 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP3406727B2 (ja) 1995-03-10 2003-05-12 株式会社半導体エネルギー研究所 表示装置
US5757456A (en) * 1995-03-10 1998-05-26 Semiconductor Energy Laboratory Co., Ltd. Display device and method of fabricating involving peeling circuits from one substrate and mounting on other
JP3468954B2 (ja) 1995-12-01 2003-11-25 日立化成工業株式会社 Ｉｃカード
JPH1092980A (ja) 1996-09-13 1998-04-10 Toshiba Corp 無線カードおよびその製造方法
US6127199A (en) * 1996-11-12 2000-10-03 Seiko Epson Corporation Manufacturing method of active matrix substrate, active matrix substrate and liquid crystal display device
JPH10198778A (ja) * 1997-01-14 1998-07-31 Rohm Co Ltd Ｉｃカード
JPH10211784A (ja) 1997-01-31 1998-08-11 Denso Corp Ｉｃカードおよびその製造方法
JP3500908B2 (ja) 1997-04-28 2004-02-23 松下電器産業株式会社 カードリーダ
JPH11317475A (ja) * 1998-02-27 1999-11-16 Canon Inc 半導体用封止材樹脂および半導体素子
US6909114B1 (en) * 1998-11-17 2005-06-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having LDD regions
JP4159712B2 (ja) * 1998-11-17 2008-10-01 株式会社半導体エネルギー研究所 半導体装置、アクティブマトリクス型表示装置、液晶表示装置、エレクトロルミネッセンス表示装置、ビデオカメラ、デジタルカメラ、プロジェクタ、ゴーグル型ディスプレイ、カーナビゲーションシステム、パーソナルコンピュータ又は携帯型情報端末
TW484101B (en) * 1998-12-17 2002-04-21 Hitachi Ltd Semiconductor device and its manufacturing method
JP2000231619A (ja) 1999-02-10 2000-08-22 Nippon Telegr & Teleph Corp <Ntt> 接触型ｉｃカード
US6399903B1 (en) * 1999-03-01 2002-06-04 Honeywell International Inc. Multifunctional laminate structure and process
US6224965B1 (en) * 1999-06-25 2001-05-01 Honeywell International Inc. Microfiber dielectrics which facilitate laser via drilling
JP4423779B2 (ja) 1999-10-13 2010-03-03 味の素株式会社 エポキシ樹脂組成物並びに該組成物を用いた接着フィルム及びプリプレグ、及びこれらを用いた多層プリント配線板及びその製造法
US6509217B1 (en) * 1999-10-22 2003-01-21 Damoder Reddy Inexpensive, reliable, planar RFID tag structure and method for making same
JP4347496B2 (ja) 2000-03-31 2009-10-21 共同印刷株式会社 可逆性感熱記録媒体の製造方法
KR100495702B1 (ko) * 2001-04-13 2005-06-14 삼성에스디아이 주식회사 유기 전계 발광 표시 장치 및 그 제조 방법
TW564471B (en) * 2001-07-16 2003-12-01 Semiconductor Energy Lab Semiconductor device and peeling off method and method of manufacturing semiconductor device
JP4027740B2 (ja) 2001-07-16 2007-12-26 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP2003141486A (ja) 2001-11-08 2003-05-16 Oji Paper Co Ltd 非接触ｉｃカードとその製造方法
KR100430001B1 (ko) * 2001-12-18 2004-05-03 엘지전자 주식회사 다층기판의 제조방법, 그 다층기판의 패드 형성방법 및 그다층기판을 이용한 반도체 패키지의 제조방법
KR100462861B1 (ko) * 2002-04-15 2004-12-17 삼성에스디아이 주식회사 블랙매트릭스를 구비한 평판표시장치 및 그의 제조방법
CN1459811A (zh) * 2002-05-22 2003-12-03 松下电器产业株式会社 陶瓷层压器件、通信设备和制造陶瓷层压器件的方法
US7485489B2 (en) * 2002-06-19 2009-02-03 Bjoersell Sten Electronics circuit manufacture
AU2003253227A1 (en) 2002-06-19 2004-01-06 Sten Bjorsell Electronics circuit manufacture
JP3863464B2 (ja) * 2002-07-05 2006-12-27 株式会社ヨコオ フィルタ内蔵アンテナ
US7132311B2 (en) * 2002-07-26 2006-11-07 Intel Corporation Encapsulation of a stack of semiconductor dice
JP2004094492A (ja) 2002-08-30 2004-03-25 Konica Minolta Holdings Inc Ｉｃカード
JP4012025B2 (ja) 2002-09-24 2007-11-21 大日本印刷株式会社 微小構造体付きフィルムの製造方法と微小構造体付きフィルム
JP4828088B2 (ja) 2003-06-05 2011-11-30 凸版印刷株式会社 Ｉｃタグ
JP4163567B2 (ja) * 2003-07-09 2008-10-08 株式会社 日立ディスプレイズ 発光型表示装置
US7487373B2 (en) * 2004-01-30 2009-02-03 Semiconductor Energy Laboratory Co., Ltd. Wireless semiconductor device having low power consumption
US20050233122A1 (en) * 2004-04-19 2005-10-20 Mikio Nishimura Manufacturing method of laminated substrate, and manufacturing apparatus of semiconductor device for module and laminated substrate for use therein
US7534702B2 (en) * 2004-06-29 2009-05-19 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a semiconductor device
US7591863B2 (en) * 2004-07-16 2009-09-22 Semiconductor Energy Laboratory Co., Ltd. Laminating system, IC sheet, roll of IC sheet, and method for manufacturing IC chip
CN100474629C (zh) * 2004-08-23 2009-04-01 株式会社半导体能源研究所 无线芯片及其制造方法
US7972910B2 (en) * 2005-06-03 2011-07-05 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of integrated circuit device including thin film transistor
US7719103B2 (en) 2005-06-30 2010-05-18 Semiconductor Energy Laboratory Co., Ltd Semiconductor device
JP5159053B2 (ja) 2005-06-30 2013-03-06 株式会社半導体エネルギー研究所 半導体装置
US7510950B2 (en) * 2005-06-30 2009-03-31 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US7727859B2 (en) * 2005-06-30 2010-06-01 Semiconductor Energy Laboratory Co., Ltd Semiconductor device and manufacturing method thereof
JP2007059821A (ja) 2005-08-26 2007-03-08 Shinko Electric Ind Co Ltd 配線基板の製造方法
JP5063066B2 (ja) 2005-09-30 2012-10-31 株式会社半導体エネルギー研究所 半導体装置の作製方法
CN101916763B (zh) * 2005-09-30 2012-11-14 株式会社半导体能源研究所 半导体器件的制造方法
US7504317B2 (en) * 2005-12-02 2009-03-17 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
JP4251185B2 (ja) 2006-01-23 2009-04-08 ソニー株式会社 半導体集積回路カードの製造方法
JP2007234001A (ja) 2006-01-31 2007-09-13 Semiconductor Energy Lab Co Ltd 半導体装置
WO2007088796A1 (en) 2006-01-31 2007-08-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP2007241999A (ja) 2006-02-08 2007-09-20 Semiconductor Energy Lab Co Ltd 半導体装置
EP2259213B1 (en) * 2006-02-08 2015-12-23 Semiconductor Energy Laboratory Co., Ltd. RFID device
JP5297591B2 (ja) 2006-02-23 2013-09-25 株式会社半導体エネルギー研究所 半導体装置
US7605410B2 (en) 2006-02-23 2009-10-20 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP2007264221A (ja) * 2006-03-28 2007-10-11 Dainippon Printing Co Ltd 低屈折率層用コーティング組成物、及び反射防止膜
TWI431726B (zh) * 2006-06-01 2014-03-21 半導體能源研究所股份有限公司 非揮發性半導體記憶體裝置
EP2038818B1 (en) 2006-06-26 2014-10-15 Semiconductor Energy Laboratory Co., Ltd. Paper including semiconductor device and manufacturing method thereof
KR101381359B1 (ko) * 2006-08-31 2014-04-04 가부시키가이샤 한도오따이 에네루기 켄큐쇼 클록 생성 회로 및 이 클록 생성 회로를 구비한 반도체장치
JP5063256B2 (ja) 2006-08-31 2012-10-31 株式会社半導体エネルギー研究所 クロック生成回路、クロック生成回路が有するカウンター回路、及び半導体装置
US7843011B2 (en) * 2007-01-31 2010-11-30 Freescale Semiconductor, Inc. Electronic device including insulating layers having different strains
EP1970952A3 (en) * 2007-03-13 2009-05-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
EP1970951A3 (en) * 2007-03-13 2009-05-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
EP1976001A3 (en) * 2007-03-26 2012-08-22 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
EP2001047A1 (en) * 2007-06-07 2008-12-10 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device
EP2019425A1 (en) * 2007-07-27 2009-01-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP5248240B2 (ja) * 2007-08-30 2013-07-31 株式会社半導体エネルギー研究所 半導体装置
WO2009031482A1 (en) * 2007-09-07 2009-03-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP5003366B2 (ja) * 2007-09-10 2012-08-15 セイコーエプソン株式会社 電気光学装置及びその製造方法、並びに電子機器
KR101563138B1 (ko) * 2008-04-25 2015-10-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치 제조 방법
KR101582503B1 (ko) * 2008-05-12 2016-01-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
WO2009142310A1 (en) * 2008-05-23 2009-11-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
EP2297778A1 (en) * 2008-05-23 2011-03-23 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device
KR20110027760A (ko) * 2008-06-06 2011-03-16 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
JP5248412B2 (ja) * 2008-06-06 2013-07-31 株式会社半導体エネルギー研究所 半導体装置の作製方法
US8053253B2 (en) * 2008-06-06 2011-11-08 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US8044499B2 (en) * 2008-06-10 2011-10-25 Semiconductor Energy Laboratory Co., Ltd. Wiring substrate, manufacturing method thereof, semiconductor device, and manufacturing method thereof
JP5473413B2 (ja) * 2008-06-20 2014-04-16 株式会社半導体エネルギー研究所 配線基板の作製方法、アンテナの作製方法及び半導体装置の作製方法
WO2010032611A1 (en) * 2008-09-19 2010-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5879502A (en) * 1994-05-27 1999-03-09 Gustafson; Ake Method for making an electronic module and electronic module obtained according to the method
CN1993829A (zh) * 2004-06-02 2007-07-04 株式会社半导体能源研究所 层压系统

Also Published As

Publication number Publication date
JP5779272B2 (ja) 2015-09-16
JP2014032693A (ja) 2014-02-20
US8957423B2 (en) 2015-02-17
TWI524502B (zh) 2016-03-01
US20140027852A1 (en) 2014-01-30
JP2010097599A (ja) 2010-04-30
TW201029151A (en) 2010-08-01
US20100072548A1 (en) 2010-03-25
US8552498B2 (en) 2013-10-08
JP5417093B2 (ja) 2014-02-12
WO2010032611A1 (en) 2010-03-25
CN102160179A (zh) 2011-08-17
JP5593430B2 (ja) 2014-09-24
JP2015005294A (ja) 2015-01-08

Similar Documents

Publication Publication Date Title
JP5464914B2 (ja) 半導体装置の作製方法
JP5581426B2 (ja) 半導体装置
JP5248412B2 (ja) 半導体装置の作製方法
JP2008217776A (ja) 半導体装置
JP5779272B2 (ja) 半導体装置
JP2010103502A (ja) 半導体装置及びその作製方法
JP5415713B2 (ja) 半導体装置
JP5877814B2 (ja) 半導体装置
JP5268459B2 (ja) 半導体装置

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20140514

Termination date: 20200826

CF01 Termination of patent right due to non-payment of annual fee