200814056 九、發明說明： 【發明所屬之技術領域】 非揮發 本發明係關於一記憶體控制器，例如用於控制 性半導體記憶體晶片之運作的記憶體控制器。 【先前技術】 隨著數位相機與可攜式音訊播放器近來的快速擴張，大 容量非揮發性半導體記憶體之需求正在增加，並且nand η ο 快閃記憶體（下文中#簡稱為快閃記憶體）係廣泛用作該等 非揮發性半導體記憶體。 在該NAND快閃記憶體中，資料係—次性從複數個記憶 體單元抹除。下文中，此抹除單元將係稱為—記憶體區 塊。該記憶體區塊包括複數個NAND單元。每一 NAND單 元具有：一選擇電晶體ST1，其具有連接至一位元線的一 沒極；一選擇電晶體ST2,其具有連接至一源極線的一源 極；以及複數個記憶體單元電晶體MT，其具有串聯連接 於該選擇電晶體sti之源極與該選擇電晶體ST2之汲極之 間的電流路徑。 在上述的傳統NAND快閃記憶體中，藉由選擇一特定字 元線來寫入資料。例如，在曰本專利申請案K〇KAI公開 案第 2005-285184 號’’或 ”1999 年 5 月 19 日由 SSFDC Forum Technical Meeting發佈的SmartMediaTM(注冊商標）實體格 式說明書第1.2 1版’’中說明此技術。然而，此技術具有系統 之可靠性由於重要資料之損失所致而劣化的問題。 【發明内容】 122678.doc 200814056 Ο Ο 依據本發明之第一態樣的記憶體控制器在一第一半導體 記憶體中寫入資料，該第一半導體記憶體包括複數個記憶 體單元、一第一選擇電晶體、一第二選擇電晶體、一第一 選擇閘極線、一第二選擇閘極線及複數個字元線，該複數 個記憶體單元具有串聯連接於該第一選擇電晶體之一源極 與该第二選擇電晶體之一汲極之間的電流路徑，該複數個 記憶體單元之各記憶體單元具有一控制閘極與一電荷儲存 層’該等第一與第二選擇閘極線分別係連接至該等第一與 第二選擇電晶體之閘極，並且該複數個字元線分別係連接 至該等控制閘極，該記憶體控制器包含：一主機介面，其 係經組態用以可連接至一主機裝置並用以可從該主機裝置 接收第一資料；一第二半導體記憶體，其暫時保存第二資 以及一算術單元，其依據該第一半導體記憶體之一二 悲產生該第二資料，將該第二資料暫時保存於該第二半導 體記：體中並在該第一半導體記憶體中寫入來自該：機介 面之第-資料與保存於該第二半導體記憶體中的第二:: 料，其中當寫入該第二資料時，該算術單元不選擇盘= -選擇問極線及該第二選擇閑極線相鄰的字元線而選= 與該第—選擇閘極線及該第二選擇閘極線相鄰的字元線 依據本發明之第二態樣的記憶體控制器在—第、、/ 記憶體中寫入資料，該第一半導 冷體
::…弟一選擇電晶體、一第二選擇 己L 選擇閉極線、一第二選擇閑極線及複數個字元線，二 個記憶體軍元具有串聯連接於該第—選擇電晶體之 122678.doc 200814056 Ο Ο 與該第二選擇電晶體之一汲極之間的電流路徑，該複數個 記憶體單元之各記憶體單元具有一控制閑極與一電荷 層並係經組態用以保存具有至少兩個位元的資料，該等第 一與第二選擇閘極線分別係連接至該等第-與第二選擇電 晶體之閘極，並且該複數個字元線分別係連接至該等押制 閑極、，該記憶體控制器包含：一主機介面，其係經組態用 以可連接至一主機裝置並用以可從該主機裝置接收第—資 料’第—半導體記憶體，其暫時保存第二資料；以及— 异術早π ’其依據該第一半導體記憶體之一狀態產生該第 二資料，將該第二資料暫時保存於該第二半導體記憶體中 並在該第-半㈣記憶體中“來自該主機介面之第 料與保存於該第二半導體記憶體中的第二資料，其中當寫 入該第二資料時’該算術單元在連接至與該第一選擇=極 線及該第二選擇閘極線相鄰的字元線之記憶體單元中寫入 一位元資料並在連接至不與該第一選擇間極線及該第二選 擇閘極線相鄰的字元線之記憶體單元中寫入具有不少於兩 個位元的資料。 λ 【實施方式】 以下將參考附圖說明本發明之具體實施例。在以下說明 中’在整個圖式中相同參考數字表示相同零件。 [第一具體實施例] 以下將芩考圖1說明依據本發明之第一具體實施例的記 憶體控制器。圖i係依據此具體實施例的記憶體系統之方 塊圖。 122678.doc 200814056 S 1所示，此記憶體糸統包含一記憶卡1與主機裝置 2。該主機裝置2具有硬體與軟體，其用於存取經由一匯流 排；I面14連接的記憶卡丨。該記憶卡丨藉由在連接至該主機 裝置2時接收電源來運作並對應於由該主機裝置2之存取來 執行處理。 忒记fe卡1經由該匯流排介面丨4來與該主機裝置2交換資 桌。该圮憶卡1包括一 NAND快閃記憶體晶片（下文中亦簡 Ο u 稱為一NAND快閃記憶體或快閃記憶體）u、用於控制該 快閃記憶體晶片1丨之一卡控制器12及信號接針（第一至第 九接針）13。 將該等信號接針13電性連接至該卡控制器12。圖2顯示 對該等信號接針13之第-至第九接針的信號指派之範例: 圖2係顯示該等第一至第九接針與指派給此等接針之信號 的表格。 ^ μ將資料0、資料i、資料2及資料3分別指派給該等第七、 第八、第九及第-接針。還將該第—接針指派給_卡偵測 信號。將該第二接針指派給一命令。將該等第三與第六接 針指派給一接地電位Vss。將該第四接針指派給一電源電 位Vdd。將該第五接針指派給一時脈信號。 "、 可以將該記憶卡1插入形成於該主機裝置2中之一插槽中 =其移除。該主機裝置2之一主機控制器（未顯示）㈣該 等第-至第九接針與該記憶卡i中之卡控制器12傳達各種 信號與資料。例如，當在該記憶卡1中寫入資料時，該主 機控制器經由該第二接針將一寫入命令作為—串列信：傳 122678.doc 200814056 迗至該卡控制器12。該卡控制器12 . 馬、應至该第五接斜 的日僅信號來接收輸人至該第二接針之此寫入命令。 如上所述’藉由僅使用該第二接針來將該寫入命令串列 輸入至該卡控制器12。如圖2所干 ϋ所^，將指派給命令輸入的 弟-接針^位於針對資料3之第—接針與針對該接地電位 V s s之第三接針之間。該主機駐 降上 口亥主機衣置2中的主機控制器與該記 Ο Ο fe卡1精由使用與其對應的信號接針13與匯流排介面 彼此傳達。 另方Φ 4等快閃記憶體11與卡控制器12藉由使用一 NAND快閃記憶體介面來彼此傳達1此儘管未顯示，藉 由（例如）8位元輸入/輸出（1/〇)線來連#該等快閃記憶體工上 與卡控制器12。 例如’當在該快閃記憶體！ i中寫人資料時，該卡控制器 12經由該I/O線將_資料輸入命令晴、行位址、頁位址、 資料及程式命令_按順序輸人至該快閃記憶體n。該命 :80H中的"H”指示一十六進位數。實際上，將一 8位元信 號”10000000”並聯供應至該等8位元ι/〇線。即，此nand 快閃記憶體介面並聯供應一多位元命令。 而且’该NAND快閃記憶體介面藉由使用相同的1/〇線來 ϋ °亥决閃A丨思體11傳達命令與資料。如上所述，用於該主 機衣置2中的主機控制器與該記憶卡1之間的傳達之介面不 同於用於該等快閃記憶體11與卡控制器12之間的傳達之介 面0 以下將茶考圖3來說明圖1所示的記憶卡1之卡控制器的 122678.doc 200814056 内部配置。圖3係該卡控制器之方塊圖。 j卡控制器12管理該快閃記憶體11之内部實體狀態（例 如其實體區塊位址包含邏輯區段位址資料之數目或何區塊 可抹除）。該卡控制器12具有一主機介面模組21、Mpu (微 處理單元）22、快閃控制器23、R〇M (唯讀記憶體）24、 RAM (隨機存取記憶體）25及緩衝器26。 ‘ 該主機介面模組21彼此介接該等卡控制器12與主機裝置 2。 〇 該MPU 22控制該記憶卡Η之整體運作。當將電源供應 給該記憶卡1時，該MPU 22將儲存於該R0M 24中之韌體 (一控制程式）讀出至該RAM 25上並執行預定處理，從而在 該RAM 25上形成各種表格。此等表格之一者係系統資 訊。例如，該RAM 25係（例如）一揮發性半導體記憶體，例 如一 SRAM (static RAM ;靜態RAM)。當然，該ram 25 還 可以係一非揮發性記憶體。該系統資訊係關於該NAND快 (J 閃0己丨思體11 ’稍後將說明細節。而且，該MPU 22從該主 機裝置2接收一寫入命令、讀取命令及抹除命令，在該快 閃記憶體11上執行預定處理並經由該緩衝器26控制資料傳 輸。
• 該R0M 24儲存藉由該MPU 22控制之控制程式。該raM 25係用作該MPU 22之一工作區域並儲存該控制程式與各 種表格。該快閃控制器23彼此介接該等卡控制器12與快閃 記憶體11。 該緩衝器26在由該主機裝置2發送之資料係寫入該快閃 122678.doc -11- 200814056 記憶體11時暫眸~ + , 守儲存一預定數量之資料（例如一頁）並在發 送之資料由士女yr 天 、 Μ供閃記憶體Π係讀出至該主機裝置2時暫時 儲存一預定數量之資料。 以下將間要說明該NAND快閃記憶體11之内部配置。圖4 係該财仙快閃記憶體11之方塊圖。如圖4所示，該nand 快閃§己憶體11包含—記憶體單科列3G、頁緩衝器31及列 解碼器32。 Ο Ο 该圮憶體單元陣列30包括記憶體區塊BLK0至BLKn (n係 1或大於1之一自然數)。應注意，下文中該等記憶體區塊 BLK0至BLKn亦將簡稱為記憶體區塊BLK。還應注意針對 每一記憶體區塊BLK來執行資料抹除。即，一次抹除一記 憶體區塊BLK中的資料。每一記憶體區塊BLK包括複數個 記憶體單元電晶體。該記憶體區塊BLK還具有字元線 WL0、WL1…（下文中稱為字元線WL)與垂直於該等字元線 WL的位元線BL0、BL1···(下文中稱為字元線BL)。將在相 同列上的記憶體單元電晶體一起連接至相同的字元線。將 相同行中的記憶體單元電晶體作為各包括複數個記憶體單 元電晶體之組連接至該等位元線BL。應注意，針對每一組 包括複數個記憶體單元電晶體來執行資料寫入與讀取，並 且此記憶體單元電晶體集係稱為一頁。當讀出與寫入資料 時，藉由一列位址選擇一特定字元線WL並藉由一行位址 來選擇一特定位元線BL。在圖4所示之範例中，該快閃士己 憶體11之每一頁具有2，丨丨2個位元組（5 12位元組資料健存部 分X4+10位元組冗餘部分X4+24位元組管理資料儲存部 122678.doc -12- 200814056 分），並且每一記憶體區塊BLK包含（例如）128個頁。 該頁緩衝器31相對於該快閃記憶體u來 輸出，並暫時保存資料。該頁緩衝器31可以保存2儿個 位兀組（2,048個位元組+64個位元組）之一資料大小，其與 , 記憶體單元腦之頁大小相同。例如，f寫入^ • 日夺’該頁緩衝器31相對於該快閃記憶體11來執行該資料輸 _ 入7輸出程序，每一頁對應於其本身的儲存容量。 n 當寫入與讀出資料時，該列解碼器32選擇一特定字元線 1 WL。 ' 以下將參考圖5說明該記憶體區塊之配置細節。圖5係一 特定記憶體區塊BLK之一等效電路圖。 女圖5所示，忒§己憶體區塊blk包含（m + 1)個nand單元 (in係1或大於丨之一自然數），其係在該等字元線wl之方向 上進行配置。每一 NAND單元包含選擇電晶體ST1與ST2及 32個圯彳思體單元電晶體Μτ。此等ΝΑΝ〇單元之選擇電晶體 Q ST1具有連接至位元線BL0至BLm之汲極與一起連接至一 選擇閘極線SGD之閘極。該等選擇電晶體ST2具有連接至 • 源極線SL之源極與一起連接至一選擇閘極線SGS之閘極。 每一記憶體單元電晶體MT係一 MOS電晶體，其具有經 由一閘極絕緣膜形成於一半導體基板上之一堆疊閘極。該 堆&閘極包括形成於該閘極絕緣膜上之一電荷儲存層（浮 動閘極）與經由一閘極間絕緣膜形成於該電荷儲存層上之 控制閘極。在每一 NAND單元中，該等32個記憶體單元 電晶體MT係配置成使得其電流路徑係串聯連接於該選擇 122678.doc -13- 200814056 電晶體ST1之源極與該選擇電晶體ST2之汲極之間。將該 等記憶體單元電晶體MT之控制閘極按從最接近該汲極侧 之€ fe體單元電晶體MT的順序來連接至字元線wl〇至 WL3 1。因此，將連接至該字元線WL〇的記憶體單元電晶 體MT之〉及極連接至該選擇電晶體st 1之源極，並將連接至 該字元線WL3 1的記憶體單元電晶體Μτ之源極連接至該選 • 擇電晶體ST2之汲極。 〇 該等字元線WL0至WL3 1將該記憶體區塊中的NAND單元 之間的S憶體單元電晶體MT之控制閘極連接在一起。 即，將泫记憶體區塊BLK中的相同列上的記憶體單元電晶 體MT之控制閘極連接至相同的字元線WL。而且，該等位 元線BL0至BLm將該等記憶體區塊之間的選擇電晶體ST1 之汲極連接在一起。即，將複數個記憶體區塊blk中的相 同行中之NAND單元連接至相同的位元線BL。 以下將參考圖6說明圖3所示之系統資訊。圖6係顯示保 存於该RAM 25中的系統資訊之範例的概念圖。 如圖6所示，該系統資訊包含一位址表格與壞區塊表 格。 該位址表格顯示一邏輯位址與實體位址之間的對應關 係。當該主機裝置2存取該記憶卡丨時使用該邏輯位址。該 實體位址指示該NAND快閃記憶體丨丨之記憶體單元陣列3〇 中之一實體位置。該等邏輯位址與實體位址並不總是匹 配。因此，該MPU 22在該RAM 25中作為該位址表格來保 存該等邏輯與實體位址之間的對應關係。在圖6所示的位 122678.doc •14- 200814056 址表格之此範例中，分配了各實體區塊位址之一項目保存 一對應邏輯區塊位址。在圖6所示之情況下，按從該第一 項目之此順序保存邏輯區塊位址"0’，、，，1，，及，，5”，故實體區 塊位址”0”、，，r，及”2”分別對應於該等邏輯區塊位址，，〇，，、 ”1”及”5”。 接下來將說明該壞區塊表格。若在該Nand快閃記憶體 11中缺陷或類似者使得一特定記憶體區塊不可用，則該 Ο Ο MPU 22必y頁莩握此g己憶體區塊。因此，該乂卩卩22在該 RAM 25中作為之一壞區塊表格保存一不可用記憶體區 塊在圖6所不之範例中，禁止記憶體區塊BLK3、blk12 及BLK48之使用。 將系、、先資訊之此等片段暫時儲存於該ram 中，並以 一預定時序寫入該NAND快閃記憶體u。 以下將參考圖7說明上述記憶體系統之一資料寫入方 法圖7係顯不田寫入貝料時該卡控制器u之處理的流程 圖0 當該卡控制器12開始一寫入、雷从/ p
馬入運作（步驟S10)時，該MPU 22首先檢查要寫入之資料是 疋否係由該主機裝置2供應之真 實資料或保存於該卡控制5|19 為12 (例如該RAM 25)中的系統 資訊（步驟S11)。若該資料俜 1糸5亥糸統資訊（在步驟S12中係 是）’則該MPU 22產生該列方— 乃句上之一位址以便不選擇該 等字元線WL0與WL31 (步驟s 外W3)。更明確地說，該mpu 22首先產生一區塊位址以便 ^擇—特定記憶體區塊。該 MPU 22還產生一頁位址來撰 、擇一特定頁。在此情況下， 122678.doc -15 - 200814056 該MPU 22產生不對應於該等字元線机〇與机31而對應於 該等字元線之一頁位址。隨後’該快閃控制 器23基於藉由該MPU 22產生之區塊位址與頁位址來產生 列位址。此外，§亥MPU 22經由該快閃控制器23將—寫 入指令與該系統資訊供應至該NAND快閃記憶體丨丨，並且 該快閃控制器23將該列位址供應至該NAND快閃記憶體 11，從而寫入該資料（步驟s 14)。 在該NAND快閃記憶體11中，該列解碼器32基於該列位 址選擇該等字元線WL1至WL30之一者，並且一寫入電路 (未顯示）將該系統資訊供應至每一位元線。因此，在連接 至該等字元線WL1至WL30之一者的記憶體單元電晶體Μτ 中寫入該系統資訊。 若在步驟S 12中該MPU 22決定該資料並非該系統資訊 (在步驟S12中係否），則該MPU 22執行一正常寫入運作。 即’該MPU 22產生該列方向上之一位址以選擇包括該等 字元線WL0與WL31的該等字元線WL0至WL31之一者（步驟 S15)。即，該MPU 22產生對應於該等字元線WL0至WL31 之一者的一頁位址。然後，在步驟S 14中寫入該資料。 如上所述，依據本發明之第一具體實施例的記憶體系統 實現以下效果（1)。 (1)可以改良該系統可靠性（第1)。 圖8係依據此具體實施例的快閃記憶體丨丨之記憶體區塊 BLK的一電路圖，並顯示寫入該系統資訊之方式。 在依據如圖8所示之此具體實施例的記憶體系統中，該 122678.doc -16 - 200814056 卡控制器12在連接至該等字元線WL1至WL30之記憶體單 元電曰a體MT中寫入该糸統資訊，而不在連接至該等字元 線WL0與WL3 1之記憶體單元電晶體mt中寫入任何系統資 汛。換言之，當寫入該系統資訊時，該卡控制器12不選擇 與該等選擇閘極線SGD與SGS相鄰的字元線冒“與WL31， _ 而選擇不與該等選擇閘極線SGD與SGS相鄰的字元線WL1 • 至 WL30 〇 q 在傳統裝置中，選擇該等字元線WL0至WL3 1之一者而 不管要寫入之資料的類型。因此，當不僅寫入由該主機裝 置供應之平常資料還寫入對於運作該系統較重要的諸如該 系統資訊之類的資料時，可以選擇與該等選擇閘極線相鄰 的字元線WL0與WL31。然而，該等字元線WL之配置的規 則性在該等選擇閘極線SGD與SGS在該記憶體區塊blk中 形成的區域中係打破。因此，從該半導體裝置製程之觀點 來看，諸如位元錯誤之類的缺陷容易發生於與該等選擇閘 〇 極線SGD與SGS相鄰的字元線WL上。因此，若在連接至與 該等選擇閘極線SGD與SGS相鄰之字元線的記憶體單元電 晶體MT中寫入要求可靠性之資料(即諸如運作系統所要求 的系統資訊之類的資料），則該系統可靠性劣化。 . 然而，#寫人要求可靠性之資料時，此具體實施例選擇 除容易引起缺陷的字元線以外的字元線，從而防止該資料 之損失。因此，可以改良該記憶體系統之可靠性。 [第二具體實施例] 以下將說明依據本發明之第二具體實施例的記憶體控制 122678.doc -17- 200814056 器。當在一多層級NAND快閃記憶體中寫入要求可靠性之 資料時，此具體實施例在選擇與選擇閘極線8(31)與§(}8相 鄰的字70線時以一二進制模式來寫入該資料。應注意，一 記憶體系統之組態與上述第一具體實施例相同，故將省略 重複說明。圖9係顯示依據此具體實施例的ΝΑΝΙ>^閃記憶 體11中之a己憶體單元電晶體ΜΤ的臨限分佈的曲線圖。
Ο 依據此具體實施例的NAND快閃記憶體丨丨保存具有兩個 位兀或更多位元的資料。下文中，此快閃記憶體亦將稱為 一多層級NAND快閃記憶體。在此具體實施例中，該多層 級NAND快閃記憶體丨丨可以保存2位元資料。在每一記憶體 單元電晶體MT中寫人2位元資料之—模式將稱為—四進制 模式（或多層級模式）。在每一記憶體單元電晶體mt中寫入 1位凡資料之一模式將稱為一二進制模式（或多層級模式卜 參考圖9,該橫座標指示—臨限電壓爾，而該縱座標指示 該記憶體單元存在機率。 首先’將說明該四進制模式。如圖9所示，該記憶體單 元電晶體可以-臨限電壓vth之上升順序來保存四個資料 ”n”、”G1”、及’W’。保存該f料⑴，’的_記憶體單 7L電晶體之臨限電壓¥讣係Vth<〇 V。保存該資料，，〇1，，的一 記憶體單元電晶體之臨限電壓¥让係0 v<vth<v化1。保存 。亥貝料10的一記憶體單元電晶體之臨限電壓vth係
Vthl<Vth<Vth2。保存兮咨祉”从 1示仔β貝枓〇0的一記憶體單元電晶體 之臨限電壓Vth係Vth2<Vth<Vth3。 接下來，將說明該二進制模式。如圖9所示，該記憶體 122678.doc -18- 200814056 單元電晶體可以該臨限電壓vth之上升順序來 Γ;’與"°”。保存該資料”1”的-記憶體單元電晶心 电壓Vth係Vthcov。保存該資料"〇"的—一 又 u u篮早兀電晶體 之臨限電壓vth係Vthl<Vth<Vth2。即，今ft 唸貝抖” 1 ”具有盥 該四進制模式中的資料” 1 1，，之酴限雷 /、 ^ 了十1之臥限電壓相等的臨限電壓， 而該資料”〇”具有與該四進制模式中 j貝可十i υ之臨限電壓 相等的臨限電壓 Ο Ο 換a之，Ί進制模式係僅使用該四進制模式中的2位 兀貝料之下位το的運作模式。—卡控制器12控制是否以該 一進制杈式或四進制模式來在該記憶體單元電晶體中寫入 資料。 … 從該下位元寫入資料。假定一抹除狀態係"u，，（，，__n，-表 示無限定），在該下位元係寫人時該記憶體單元電晶體mt 保存” 或”10”（”-0’’）。在此狀態下，以該二進制模 式的資料寫入係完整的。當以該四進制模式寫入資料時， 該上位兀係寫入。因此，保存”丨”（，，“，，）之記憶體單元電 晶體ΜΤ保存” 11 ”或”01”而保存” 1〇"(，，_〇，，）之記憶體單元電 晶體ΜΤ保存π 1 〇’’或’’〇〇，，。 以下將參考圖10說明上述記憶體系統之一資料寫入方 法。圖10係顯示當寫入資料時該卡控制器12之處理的一流 程圖。 直至步驟S11的處理與該第一具體實施例中相同。若要 寫入之資料並非該系統資訊（在步驟S i 2中係否），則該卡 控制器12之一 MPU 22以該多層級模式（在此具體實施例中 122678.doc -19- 200814056 係四進制模式）在字元線WL0至WL31之任一者中寫入該資 料（步驟S20)。若該資料係系統資訊（在步驟si2中係是）並 且要選擇該字元線WL0或WL31 (在步驟S21中係是），則該 卡控制器12之MPU 22以二進制模式來寫入該資料（步驟 S22)。換言之’若不選擇該等字元線在步驟 . S21中係否），則該ΜΡϋ 22以多層級模式寫入該資料（步驟 . S20) 〇 〇 如上所述，依據本發明之第二具體實施例的記憶體系統 實現以下效果（2)。 (2)可以改良該系統可靠性（第2)。 圖11係依據此具體實施例的快閃記憶體丨丨之一記憶體區 塊BLK的一電路圖，並顯示寫入該系統資訊之方式。 如圖1 1所不，當在該NAND快閃記憶體丨丨中寫入該系統 資訊時，該卡控制器12在選擇該等字元線评1^至貿1^〇時 以多層級模式寫入該系統資訊而在選擇該等字元線w l 〇與 o WL31時以二進制模式寫入該系統資訊。換言之，當寫^ 該系統資訊時，該卡控制器12在選擇與該等選擇閘極線 SGD與SGS相鄰的字元線WL0與WL31時使用二進制模式， • 而在選擇不與該等選擇閘極線SGD與SGS相鄰的字元線 WL 1至WL3 0時使用多層級模式。 ，如參考圖9所說明，以二進制模式的資料之間的臨限電 C差大於以四進制模式的該臨限電壓差。而且，以二進制 桓式的糟由-寫入運作給定該記憶體單元電晶體游之廣 力小於以四進制模式的該應力。因此，當以二進制模式^ 122678.doc • 20 - 200814056 入時’該系統資訊即使在使用容b丨起位元錯誤的字 WL0與WL31時仍可以精確保存。因此， : 體系統之可靠性。 艮忒。己fe 應注意’此具體實施例已說明：進制模式係使用四進制 模式之下位元的運作模式。然而，該二進制模式還可以係 使用四進制模式之上位元的運作模式。例如，可依據該資 科保存特徵或臨限設置方法來選擇性地使用該等兩 Ο Ο 模式。 1下 上面的具體實施例已說明僅t在該等字元線WL0與 WL31中寫入該系統資訊時應用該二進制模式的情況。然 而，還可以將該二進制模式應』於將由_主機裝置2供應: 之正常資料寫入該等字元線机〇與机31中。圖。係顯示 在此情況下該卡控制器12之處理的—流程圖。如圖叫 示，藉由省略圖10中之步驟su與S12來獲得此處理之序 列。即，該卡控制器12首先決定是否選擇該字元線机〇或 WL31。接著’不管資料之類型，該卡控制器叫要選擇 該字元線WL0或WL31(在步驟S21中係是）之情況下以二進 制模式寫人該資料（步驟S22)，或在不選擇該等字元線㈣ 與WL31(在步驟S21中係否)之情況下以四進制模式寫入該 育料。此方法還可以確保正常資料之可靠性。 [第三具體實施例] ^下將說明依據本發明之第三具體實施例的一記憶體控 制器。此具體實施例還考慮前述第一具體實施例中的位元 線。-記憶體系統之組態幾乎與該第一具體實施例相同， 122678.doc -21 - 200814056 不同之處在於一NAND快閃記憶體u具有一行解碼器用於 選擇位元線。圖13係顯示當寫入資料時一卡控制器12之處 理的一流程圖。 直至步驟S11的處理與該第一具體實施例中相同。若資 料係該系統資訊（在步驟812中係是），則一Mpu 22產生該 _ 列方向上之一位址以便不選擇字元線WL0與WL31 (步驟 • Si3)。隨後，該MPU 22產生該行方向上之一位址以便不選 q 擇位元線BL0與BLm (步驟S30)。即，該MPU 22選擇藉由 一區塊位址選擇以便不選擇定位於該等端部分之位元線的 一記憶體區塊BLK中之一行；該ΜΡυ 22產生一行位址以便 選擇位元線BL1至BL(m-l)。該快閃記憶體丨丨之一列解碼 杰3 2接收在步驟S 1 3中產生的列位址，而該行解碼器接收 在步驟S3 0中產生的行位址。該MPU 22在連接至藉由該列 解碼器3 2選擇之一字元線與藉由該行解碼器選擇之一位元 線的一記憶體單元電晶體中寫入該系統資訊（步驟S14)。 (J 若在步驟S12中該MPU 22決定該資料並非該系統資訊 (在步驟S 12中係否），則該MPU 22執行一正常寫入運作。 即，該MPU 22產生該列方向上之一位址以便選擇該字元 線WL0、字元線WL1至WL3 0及該字元線WL31之一者（步驟 S15)。即，該MPU 22產生對應於該等字元線WL0至WL31 之一者的一頁位址。隨後，該MPU 22產生一行位址以便 選擇包括該等字元線BL0與BLm的字元線BL0至BLm之一 者（步驟S31)。然後，在步驟S14中該MPU 22寫入該資料。 如上所述，依據本發明之第三具體實施例的記憶體系統 122678.doc -22- 200814056 除實現該第一具體實施例中說明的效果（1)以外還實現以下 效果（3)。 (3)可以改良該系統可靠性（第3)。 圖14係依據此具體實施例的快閃記憶體丨丨之記憶體區塊 BLK的一電路圖，並顯示寫入該系統資訊之方式。 在依據如圖14所示之此具體實施例的記憶體系統中，該 卡控制器12在連接至該等字元線WL1至WL30與位元線BL1 至BL(m - 1)之記憶體單元電晶體mt中寫入該系統資訊， 而不在連接至該等字元線WL0與WL3 1與位元線BL0至BLm 之冗憶體單元電晶體MT中寫入任何系統資訊。換言之， 當寫入該系統資訊時，該卡控制器12不選擇與選擇閘極線 SGD與SGS相鄰的字元線WL0與WL31，而選擇不與該等選 擇閘極線SGD與SGS相鄰的字元線WL1至WL30。此外，該 卡控制器12不選擇定位於該記憶體區塊BLK之端部分的位 元線BL0與BLm，而選擇不定位於此等端部分的位元線 BL1 至 BL(m - 1) 〇 類似於該等字元線，該等位元線BL之配置的規則性在 該記憶體區塊BLK中之字元線的方向上的各端部分之處的 區域中係打破。即，在此區域中，另一位元線僅存在於該 4子元線之方向上的一相鄰側。因此，從該半導體裝置製 程之觀點來看，諸如位元錯誤之類的缺陷容易發生於此區 域。 相比之下，當寫人要求可靠性之f料時，此具體實施例 選擇除容易引起缺陷的位元線以外的一位元線。此使得可 122678.doc -23 - 200814056 以改良該記憶體系統之可靠性。 [第四具體實施例] 以下將說明依據本發明之第四具體實施例的一記憶體抑 制器。此具體實施例係上述第二與第三具體實施例之〜 組 合。即，當在一多層級NAND快閃記憶體中寫入要求可靠 性之資料時，在選擇與選擇閘極線SGD與SGS相鄰的字一 • 線及定位於一記憶體區塊BLK之端部分的位元線時以__ 广》 進制模式來寫入該資料。圖1 5係顯示當寫入資料時一卡抑 制器12之處理的一流程圖。 直至步驟S2 1的處理與該第二具體實施例中相同。若選 擇字元線WL0與WL31(在步驟S21中係是），以與該第二 體實施例相同之方式來以二進制模式寫入該系統資訊（步 驟S22)。若不選擇該等字元線wl〇與WL31 (在步驟S2l中 係否）而選擇字元線BL0與BLm (在步驟S40中係是），則以 二進制模式類似地寫入該系統資訊（步驟S22)。若不選擇 Q 該等字元線WL0與WL31 (在步驟S21中係否）且不選擇該等 字元線BL0與BLm (在步驟S40中係否），則以一多層級模式 寫入該系統資訊（步驟S20)。 如上所述，依據本發明之第四具體實施例的記憶體系統 除貫現该弟二具體實施例中說明的效果（2)以外還實現以下 效果（4 )。 (4)可以改良該系統可靠性（第4)。 圖1 6係依據此具體實施例的一快閃記憶體丨丨之記憶體區 塊BLK的一電路圖，並顯示寫入該系統資訊之方式。 122678.doc -24- 200814056 在依據如圖1 6所示之此具體實施例的記憶體系統中，當 在该NAND快閃記憶體11中寫入該系統資訊時，該卡控制 器12在選擇字元線Wli至WL30與位元線虹丨至肌㈤-1) 時以多層級模式寫入該系統資訊而在選擇該等字元線WL〇 與WL31及位元線bl〇與BLm時以二進制模式寫入該系統資 訊。換言之，當寫入該系統資訊時，該卡控制器12在選擇 ’ 與该專選擇閘極線SGD與SGS相鄰的字元線WL0與WL3 1及 〇 處於該等記憶體區塊端部分的位元線BL0與BLm時使用該 二進制模式而在選擇不與該等選擇閘極線Sgd與SGS相鄰 的子元線WL1至WL3 0及不處於該等記憶體區塊端部分的 位元線BL1至BL(m - 1)時使用該多層級模式。 因此，如該第二具體實施例中所說明，當以該二進制模 式寫入時，甚至在使用容易引起位元錯誤的字元線WL〇與 WL31及位元線BL0與BLm時仍可精確保存該系統資訊。因 此，可以改良該記憶體系統之可靠性。 Q 當然，該二進制模式還可以係使用此具體實施例中的四 進制模式中之上位元的一運作模式。而且，還可以將該二 進制模式應用於將由一主機裝置2供應之正常資料寫入該 等字元線WL0與WL3 1及位元線BL0與BLm中。 [第五具體實施例] 以下將說明依據本發明之第五具體實施例的一記憶體控 制器。此具體實施例係關於決定是否應用上述第一至第四 具體實施例的方法。一記憶體系統之組態與該等第一至第 四具體實施例相同，故將省略一重複說明。圖丨7係一卡控 122678.doc -25- 200814056 制器12之一資料寫入方法的流程圖。 如圖17所示，一MPU 22開始一寫入運作（步驟sl〇)，產 生一區塊位址（步驟S50)，並檢查對應於該產生的區塊位 址的一記憶體區塊之可靠性（步驟SS2)。本文提到的可靠 性係關於该負料保存特徵。若該MPU 22決定該可靠性較 • 低（在步驟“2中係是），則該ΜΡϋ 22藉由使用依據上述第 • 一至第四具體實施例之一者的方法來寫入資料（步驟 〇 S53)。若该MPU 22決定該可靠性不低（在步驟S52中係 否），則該MPU 22藉由一正常方法來寫入該資料（步驟 S54)。即，該MPU 22選擇字元線與位元線而不管其位置。 儘管可以適當選擇步驟S51與S52中的決定方法，以下將 祝明兩個範例。圖18係顯示各記憶體區塊BLK〇SBLKn與 一 ECC (錯誤檢查與校正）錯誤發生比率之間的關係的一表 格（下文中稱為一錯誤表格）。該MPU 22計數已在該等記憶 體區塊BLK0至BLKn中發生的ECC錯誤，計算發生比率尺〇 〇 至以11並在一 RAM 25中將其保存為一錯誤表格。該RAM 25 還保存一發生比率限定值Rth。在步驟S51中，該Mpu 22 . 讀出對應於該產生的區塊位址的記憶體區塊之一發生比率
Rl (1係0至n之一者）與該發生比率限定值Rth，並且若 Ri^Rth則決定該可靠性較低。例如，若產生對應於該記憶 體區塊BLK0之一區塊位址，則該]^?11 22從該RAM 25讀出 该發生比率R0與發生比率限定值Rth。若R〇>Rth，則因為 在α亥。己fe體區塊BLK〇中已發生許多eCc錯誤該mpu 22決 疋该可靠性較低（在步驟S52中係是）。 122678.doc -26- 200814056 將參考圖19A與19B說明另一方法。圖19A與19B係一記 體單元陣列3〇之方塊圖，並解說該等記憶體區塊BLK之 配置。如圖19A與19B所示，該MPU 22決定定位於該記憶 體單tl陣列3〇之端部分的記憶體區塊blk (圖i9A與中 的陰〜忑fe體區塊）具有低可靠性。更明確地說，如圖丨9 A 所不，當選擇由其他記憶體區塊包圍的記憶體區塊（圖19A ‘ 中的非陰影記憶體區塊）時，該MPU 22決定該等選擇的記 Q L體區塊之可*性不低。或者，如圖19B所示，當選擇各 使兩相對側夾在其他記憶體區塊之間的記憶體區塊（圖刚 中的非陰影記憶體區塊）時，該Mpu 22決定該等選擇的記 憶體區塊之可靠性不低。 如上所述，依據此具體實施例的記憶體系統實現以下除 忒等第一至第四具體實施例中說明的效果（1)至（4)以外的 效果（5 )。 (5)可以有效使用該記憶體單元陣列。 〇 此具體實施例僅將該等[至第四具體實施例中說明的 寫入方法應用於發現具有低可靠性的記憶體區塊blk，而 . 料統方法應用於其他記憶體區塊。此使得可以有效使用 不需要應用上面具體實施例之方法的字元線與位元線。 如上所述，依據本發明之第—至第五具體實施例的記情 體系統寫入要求可靠性之資料’例如藉由避免常引起位： 錯誤的字元線與位元線來寫入該系統資訊。因此，可改， 該系統資訊保存特徵與該記憶體系統之可靠性。 乂 應庄意，上面各具體實施例已說明藉由僅避免該等字元 122678.doc -27- 200814056 線WL0與WL31來選擇字元線的情況。然而’如圖2〇之電 路圖所示，還可以不選擇該選擇閘極線SGD之側的兩個字 元線W L 0與W L丨及該選擇閘極線s G s之側的兩個字元線 WL3 0與WL3 1，或以該二進制模式來在此等字元線中寫入 貧料。當然，不選擇的字元線之數目不需要係兩個而還可 以係一個或更多並且在该選擇閘極線SGD之側的不選擇的 ' 字元線之數目可以不同於該選擇閘極線SGS之側的不選擇 () 的字元線之數目。當然，此對位元線同樣適用。即，可以 不選擇處於該等記憶體區塊端部分的位元線BL〇與BLi及 位7L線BL(m _ 1)與BLm，或以該二進制模式來在此等位元 線中寫入資料。而且’不選擇的位元線之數目不需要係兩 個還可以係三個或更多，並且在該位元線BL〇之側上的不 選擇的位元線之數目可以不同於在該位元線BLm之側上的 不選擇的位元線之數目。 此外，本發明還可應用於一虛擬字元線係开^於該選擇 〇 ㈣線SGD與字元線WL0之間或/及該選擇閘極線SGS與字 元線WL31之間的情況。圖21係一 NAND單元之電路圖。如 圖21所示，此NAND單元具有虛擬電晶體DT1與DT2。該 虛擬電晶體DT1具有連接至該選擇電晶體ST1之源極的一 /及極與連接至與邊字元線WL0連接的記憶體單元電晶體 MT之汲極的一源極。該虛擬電晶體DT2具有連接至該選擇 電晶體ST2之汲極的一源極與連接至與該字元線WL3丨連接 的記憶體單元電晶體MT之源極的一汲極。將該等虛擬電 晶體DT1與DT2之閘極連接至虛擬字元線。將該等虛擬字 122678.doc -28- 200814056 元線接地以便不受到選擇。應注意，連接至該等虛擬字元 線的虛擬電晶體DT1與DT2具有一負臨限電壓並且係正常 開啟的。即，不將列位址分配給該等虛擬字元線，僅將列 位址分配給該等字元線WL0至WL3 1。 圖22顯示包括虛擬字元線之另一配置。圖22係一 單元之一電路圖。如圖22所示，此NAND單元之配置與圖 2 1相同，不同之處在於不將該等虛擬字元線接地。在圖u 〇 所示之此配置中，亦將該等虛擬字元線連接至該列解碼器 32，但該列解碼器32不選擇此等虛擬字元線。即，亦將列 位址分配給該等虛擬字元線，但該卡控制器12產生一頁位 址以便不選擇該等虛擬字元線。 逛可將該等第一至第五具體實施例應用於圖21與22所示 之配置以藉由避免該等字元線WL0與WL3 1或以二進制模 式來寫入該系統資訊。然而，為避免具有低可靠性的字元 線，當寫入該系統資訊時，還可使用一方法，其在圖以所 Ο 不之情況下使用該等字元線WL0與WL31而在圖22所示之 h况下不使用該等字元線WL〇與wl3 1。
• 還可以將該等第一至第五具體實施例應用於除該NAND 陕閃η己憶體以外的半導體記憶體。即，可以將本發明廣泛 …用於具有一配置的任何半導體記憶體，在該配置中規 貝J地配置複數個位元線且當該規則性如該νανι^^閃記憶 體中係打破時位元錯誤發生。舉例而言，還可將本發明應 2於一 TC並聯單元串聯連接的鐵電記憶體，，，其中一電容 裔（C)之兩個端子係連接於一單元電晶體（T)之源極與汲極 122678.doc -29- 200814056 之間以形成一單位單元，並且串聯連接複數個單位單元。 圖23係顯示此鐵電記憶體之主要部分的配置之一範例的一 圖式。 即，圖23係顯示該TC並聯單元串聯連接的鐵電記憶體 的一記憶體單元陣列之一部分的一電路圖。如圖23所示， 此記憶體單元陣列包括單元區塊BLK與區塊選擇電晶體 • BST。該單元區塊BLK包括複數個串聯連接的記憶體單元
0 MC。參考圖23，包括於一記憶體區塊中的記憶體單元MC 之數目係八。然而，當然記憶體單元MC之數目並不限於8 而還可以係16或32。該記憶體單元MC包括_M〇s電晶體τ 與鐵電電容器C。該鐵電電容器C係使用一鐵電材料作為 一電容器絕緣膜的電容器元件。作為此鐵電材料，可使用 (例如）錯鈦酸錯（Pb-Zr-Ti-O: ΡΖΤ)或艇酸銷鉍（Sr_Bi_Ta_〇: SBT)。該鐵電電容器c具有連接至該單元電晶體τ之源極 的一電極，而另一電極係連接至該單元電晶體丁之汲極。 Q 將該單元電晶體τ之源極連接至一側上相鄰的記憶體單元 MC之單元電晶體Τ的汲極，並將該單元電晶體丁之汲極連 • 接至另一側上相鄰的記憶體單元MC之單元電晶體τ的源 極。將包括於該等記憶體單元Mc中的單元電晶體τ之閘極 電極連接至子元線WL0至WL7。將最接近於該源極定位並 連接至該字元線WL7的記憶體單元MC之單元電晶體丁的源 極連接至一板線PL。將最接近於該汲極定位並連接至該字 兀線WL0的記憶體單元Mc之單元電晶體τ的源極經由該區 塊選擇電晶體BST來連接至一位元線BL。即，該區塊選擇 122678.doc -30- 200814056 電晶體BST具有連接至與該字元線WL〇連接的單元電晶體 τ之汲極的一源極，並具有連接至該位元線BL之一汲極。 而且，將一區塊選擇信號線BS連接至該區塊選擇電晶體 BST之間極。 在上面的配置中，該等字元線WL之規則性在該字元線 WL0與區塊選擇信號線BS彼此相鄰之一部分中及在該字元 線WL7與板線pl係連接之一部分中係打破。因此，當寫入 f) 要求可靠性之資料時，可以應用不選擇該等字元線WL0與 WL7之一方法。 …白此項技術者可容易地發現額外的優點及修改。因 此，本發明的廣泛態樣並不限於本文所顯示與說明的特定 細節及代表的具體實施例。因&，可進行各種#改而不脫 離如隨附申請專利範圍及其等效物所定義的-般發明概念 的精神或範疇。 【圖式簡單說明】 U 回係依據本發明之第一具體實施例的記憶系統的方塊 圖； • 上圖係.、、、員不依據本發明之第一具體實施例的記憶卡中之 信號接針的信號指派的圖式； _ 係依據本發明之第一具體實施例的記憶卡之卡控制 器的方塊圖； 乂々據本發明之第一具體實施例的快閃記憶體的方 ί鬼圖； 回 '、據本务明之第一具體實施例的快閃記憶體之記 122678.doc -31 - 200814056 憶體區塊的電路圖； 圖6係依據本發明之第一具體實施例的卡控制器之系統 資訊的概念圖； 圖7係顯示依據本發明之第一具體實施例的卡控制器之 寫入運作之處理的流程圖； 圖8係依據本發明之第一具體實施例的快閃記憶體之記 憶體區塊的電路圖，其顯示寫入該系統資訊之方式； Ο ο 圖9係顯示依據本發明之第二具體實施例的快閃記憶體 之臨限分佈的曲線圖； 圖10係顯示依據本發明之第二具體實施例的卡控制器之 寫入運作之處理的流程圖； 圖11係依據本發明之第二具體實施例的快閃記憶體之記 憶體區塊的電路圖，其顯示寫入該系統資訊之方式； 圖12係顯示依據本發明的第二具體實施例之修改的卡控 制器之寫入運作之處理的流程圖； 圖13係顯示依據本發明之第三具體實施例的卡控制器之 寫入運作之處理的流程圖； 二：依據本發明之第三具體實施例的快閃記憶體之記 憶體區塊的電路圖，其顯示寫入該系統資訊之方式； 圖丨5係顯示依據本發明第 寫入逯你u 币四/、體具轭例的卡控制器之 冩運作之處理的流程圖； 圖1 6係依據本發明之第 k體區塊的電路圖，苴 ^之记 /、4不寫入該系統資訊之 圖17係顯示依據本發明之 … 不立昇體實她例的卡控制器之 122678.doc •32- 200814056 寫入運作之處理的流程圖； 圖18係依據本發明之第五具體實施例的卡控制器之錯誤 表格的概念圖； 圖19A與19B係依據本發明之第五具體實施例的快閃記 fe體之記憶體單元陣列的方塊圖，其解說記憶體區塊之配 置； 圖20係依據本發明的第一至第五具體實施例之第一修改 的快閃記憶體之記憶體區塊的電路圖，其顯示寫入該系統 資訊之方式； 圖2 1係依據本發明的第一至第五具體實施例之第二修改 的快閃§己憶體之NAND單元的電路圖； 圖22係依據本發明的第一至第五具體實施例之第三修改 的快閃記憶體之NAND單元的電路圖；及 圖23係TC並聯單元串聯連接的鐵電記憶體之記憶體單 元陣列的一電路圖。 〇 【主要元件符號說明】 1 2 11 12 13 14 21 22 記憶卡 主機裝置 NAND快閃記憶體晶片 卡控制器 信號接針 匯流排介面 主機介面模組 MPU(微處理單元） 122678.doc -33 - 200814056
Ο 23 快閃控制器 24 ROM(唯讀記憶體） 25 RAM(隨機存取記憶體） 26 緩衝器 30 記憶體單元陣列 31 頁緩衝器 32 列解碼器 BL 位元線 BLK 記憶體區塊 BS 區塊選擇信號線 BST 區塊選擇電晶體 C 電容器 DTI 虛擬電晶體 DT2 虛擬電晶體 MC 記憶體單元 MT 記憶體單元電晶體 PL 板線 SGD 選擇閘極線 SGS 選擇閘極線 SL 源極線 ST1 選擇電晶體 ST2 選擇電晶體 T 單元電晶體 122678.doc -34-