TW200814055A - Semiconductor device - Google Patents

Description

200814055 九、發明說明 【發明所屬之技術領域】 本發明關於半導體裝置，關於含有記憶格 置，該記憶格由可對應記憶資訊而呈現電阻値之 構成，特別關於含有使用記憶格之相變化記憶體 裝置，該記憶格爲利用硫屬化物材料之狀態變化 訊，檢測出該資訊引起之電阻値之差而辨識資訊 【先前技術】 本發明人檢討之技術，例如包含相變化記憶 體裝置技術如下。 記憶元件係以至少含有S b (銻）與τ e (碲 Sb — Te 系、Ag — In — Sb — Te 系等之插 (chalcogenide )材料（或相變化材料）作爲記 使用。使用相變化材料之相變化記憶體之特性記 非專利文獻1。 圖2爲使用相變化材料之電阻性記憶元件之 要之脈寬與溫度之關係圖。如圖2所示，對該記 入記憶資訊”〇“時，係施加使記憶元件熱至相變 融點T a以上之後急速冷卻的重置脈衝。縮短重 縮小供給之全部能量，縮短冷卻時間11、例如設 而使相變化材料成爲高電阻之非晶質狀態。 反之，寫入記憶資訊” 1 “時，係施加設定脈 兀件保持在低於融點T a，高於和玻璃轉移點相 的記憶裝 .差之元件 丨的半導體 t而記憶資 者。 體的半導 )之 Ge — E屬化物 錄層材料 載於例如 相變化必 憶元件寫 化材料之 置脈衝、 :爲約 1 n s 衝使記憶 同或較其 -4- 200814055 爲高之結晶化溫度Τχ的溫度區域，使相變化材料成爲低 電阻之多晶狀態。結晶化所要時間t2，因相變化材料之組 成而不同。該圖2所示元件之溫度，受到記憶元件本身發 出之焦耳熱及對周圍之熱擴散之影響。 專利文獻1揭示記憶資訊，，1 “之具體寫入方法，圖3 爲設定動作使用之格電流脈衝。圖4爲產生格電流脈衝之 波形產生電路。於圖3，1 22爲可使電阻性記憶元件之相 轉移爲高電阻（重置）狀態之位準。由該位準1 22漸漸降 低成爲低位準1 3 0，則可使電阻性記憶元件之相轉移爲低 電阻（設定）狀態之位準。於圖4之波形產生電路，203 爲電源電壓，2 05爲接地電壓，204爲電流源，208爲格選 擇開關使用之電晶體，208爲電阻性記憶元件。21 0_ 1〜 2 1〇_ K爲開關電晶體，212_ 1〜212_ K爲電流源。藉由 設定開關電晶體208爲活化狀態，使圖3之位準122之電 流施加於記憶元件。又，藉由依序設定控制信號C 1〜 CK爲活化狀態，使對應之開關電晶體210— 1〜210_ K導 通，慢慢減低施加於記憶元件之電流。藉由上述格電流脈 衝之使用，可縮短下降時間至約 200ns，可縮短設定時 間。 專利文獻2揭示減低改寫電流之介面（1/ F )相關之 技術。具體言之爲，對應於同時改寫之位元數而停止改寫 驅動用電源電路，實現抑制記憶體晶片之改寫電流。 專利文獻1 :美國專利648 7 1 1 3號公報 非專利文獻 1 : IEEE International Electron Devices 200814055 meeting，TECHNICAL DIGEST (美國），p p · 8 0 3 - 8 0 6， 200 1 非專利文獻 2 : IEEE International Solid-State Circuits Conference，Digest of Technical Papers (美國）， pp. 140-141， 2006 【發明內容】 (發明所欲解決之課題） 本發明人針對上述相變化記憶體技術檢討結果發現以 下問題。 第1，針對相變化記憶體之改寫電流之檢討結果發 現，欲設定記憶元件爲重置狀態需要相當於1元件數百 V A之改寫電流。電源電路之驅動能力雖因應用而有不 同，但會受容許之峰値電流影響而有可能導致無法一次對 多數記憶元件進行寫入。 第2，針對相變化記憶體之改寫時間之檢討結果，特 別考慮相變化記憶體適用民生機器之情況。通常，民生機 器係依據每一種應用而決定記憶資訊之格式或改寫時間。 相變化記憶格要求之改寫時間依據該定義被算出。例如於 時間T_ P GRM之間改寫N位元資訊之規格時，記憶元件 之改寫須於時間〔T_ PGRM / Ν〕χΜ〕以內進行。其中Μ 爲同時改寫之位元數。依據上述檢討，同時改寫之位元數 Μ受限於改寫電流，因此改寫之位元數增加進行改寫時間 延長變爲困難。 -6 - 200814055 第3，針對相變化記憶體之介面（1/ F )構成之檢討 結果發現，以微電腦代表之系統單晶片（SoC，System on chip )搭載之單晶片（On-chip )相變化記憶體之情況下， 將佔有和IP (智慧型特徵）模組間之資訊處理使用之系統 匯流排。另外，非單晶片（Off-chip )相變化記憶體時， 若對應於改寫位元數縮小格構成，則成爲佔有連接晶片間 之系統匯流排之同時進行改寫動作，於彼等期間無法執行 其他工作，有可能使系統性能顯著劣化。同樣，單晶片相 變化記憶體或非單晶片相變化記憶體內之記憶格陣列被區 塊（bank )化，多數區塊共有輸出入（1/ 〇 )線時，成爲 佔有I / 〇線之同時進行改寫動作。此情況下，無法進行 使用所謂交錯（interleave )動作之讀出動作，有可能使晶 片性能顯著劣化。因此，設定系統匯流排或1/ Ο線之匯 流排寬大於改寫位元數之同時，於相變化記憶體內部進行 記憶資訊之暫時儲存及並列-序列轉換而進行分時改寫動 作一事被期待著。 本發明爲解決上述問題，亦即，本發明目的在於實 現，在短時間受信一定量記憶資訊之同時，可以抑制峰値 電流，而對記憶格進行寫入的相變化記憶體。本發明上述 及其他目的，以及特徵可由本說明書之記載及圖面加以理 解。 (用以解決課題的手段） 本發明之代表性槪要簡單說明如下。 -7 - 200814055 亦即，具有相變化記憶體之半導體裝置中，使用多數 感測放大器暫時儲存記憶資訊，如此則，於改寫動作中可 開放資料系匯流排，可並行進行讀出等之其他動作。另 外，設置多數改寫電路，使用不同相位之控制信號設定彼 等爲活化狀態，如此則，可抑制改寫動作電流。藉由上述 可以不劣化資料系匯流排之使用效率，而實現低消費電流 之相變化記憶體系統。 【實施方式】 以下依據圖面詳細說明本發明實施形態。於說明實施 形態之全圖中，同一構件原則上附加同一符號而省略重複 說明。又，構成實施形態之各方塊的電路元件並未特別限 定，典型者係藉由習知CMOS (互補型MOS電晶體）等半 導體積體電路技術形成於單晶矽等之1個半導體基板上。 另外，表現相變化的相變化材料（硫屬化物材料）等藉由 積體電路技術被混成（Hybrid )作成。 (第1實施形態） 圖1爲本發明第1實施形態之記憶體模組之重要部分 方塊之構成例之圖。亦即，該相變化記憶體由以下構成： 記憶格陣列MCA、多工器MUX0〜MUX15、字元驅動器列 WDA、讀/寫電路 RW0〜RW15、輸出入資訊緩衝器 IOBUF、改寫控制電路PCTL。圖中一例表示（m + 1 )行X 1 2 8列之多數記憶格構成之記憶格陣列M C A。於字元驅動 200814055 器列WDA之輸出之字元線WL0〜WLm與BL0〜BL127之 各交叉點，配置記憶格M C 0 0〜M C ( m + 1 ) 1 2 7。各記憶 格由串接之記憶體元件RM與選擇電晶體QM被插入位元 線與接地電壓V S S端子之間而構成。字元線連接於選擇電 晶體QM之閘極。位元線介由每隔8條配置之多工器 MUX0〜MUX1 5結合於對應之讀/寫電路 RW0〜RW15。 多工器MUX0〜MUX15之各個，係選擇8條位元線之其中 1條，使電連接於對應之讀/寫電路RW0〜RW15。藉由 此構成，於後述改寫動作或讀出動作，可使連續或同時存 取之記憶格位置分離，可抑制選擇記憶格受到周圍記憶格 之熱影響。亦即，可迴避所謂熱干擾。以下爲使記憶格陣 列MCA與讀/寫電路RW0〜RW15之配置關係明確，依 每1 6條位元線將記憶格陣列方塊化，分別稱爲副陣列 SMCA0 〜SMCA15。 讀/寫電路由例如RW0等之感測放大器SA0、改寫 電路PRGM0、輸出入閘極IOG構成。讀/寫電路RW0， 係介由輸出入閘極IOGO及輸出入匯流排IOBS中之輸出 入線對IOPO，於輸出入緩衝器IOBUF及資料匯流排 DQBS之間進行記憶資訊之授受。感測放大器SA0及改寫 電路PRGM0，於多工器MUX0側介由共通資料線CD0， 於輸出入閘極IOG側介由感測節點對SNP0分別被連接。 於感測放大器SA0被輸入記憶資訊之讀出動作使用之參照 電壓VREF。改寫電路prgMO，係由改寫控制電路PCTL 介由改寫信號匯流排PPBS被輸入之改寫控制信號群PP0 200814055 被加以控制。改寫控制電路PCTL產生和改寫起動信號 WEB及改寫時脈WCLKB對應之改寫控制信號群ppo。 圖5爲針對圖1之記憶體模組之重要部分電路方塊， 以多工器MUX0及讀/寫電路rw〇爲例之具體構成。多 工器MUX0由CMOS傳送閘極CS W0〜CS W7，及放電用 NMOS電晶體ΜΝ0〜MN7構成。CMOS傳送閘極CSW0〜 C S W 7 ’分插入共通資料線C D 0與位元線B L 0〜B L 7之 間，作爲列選擇開關使用。於C Μ Ο S傳送閘極C S W 0〜 CSW7之閘極，分別連接列解碼器（未圖示）之輸出信號 之列選擇線對（YSOT、YS0B)〜（YS7T、YS7B)。藉由 列選擇線對（YSOT、YS0B)〜（YS7T、YS7B)之其中之 一被活化，使對應之CMOS傳送閘極被活化，使位元線 BL0〜BL7之其中之一被連接於共通資料線CD0。NMOS 電晶體MN 0〜MN 7，分別插入位元線B L 0〜B L 7與接地電 壓 VSS端子之間，於閘極分別連接列選擇線 YS0B〜 YS7B。待機狀態時，列選擇線 YS0B〜YS7B被保持於電 源電壓VDD，NMOS電晶體ΜΝ0〜MN7導通，而將位元 線BL0〜BL7驅動於接地電壓VSS。列選擇線對（YS0T、 YS0B )〜（YS7T、YS7B )亦共通連接於其他多工器 MUX1 〜MUX7。 以下針對讀/寫電路RW0，依感測放大器SA0、改寫 電路P R G Μ 0、輸出入閘極I Ο G 0之順序說明。感測放大器 SA0由讀出閘極RG、預充電電路PCC、交叉耦合型感測 閂鎖器CCL構成。讀出閘極RG由插入感測節點對SNP0 -10- 200814055 (亦即感測節點SNTO、SNBO )與共通資料線CD0及參照 電壓VREF之間的NM0S電晶體對構成。電晶體對之閘極 之中，於共通資料線CD0側被連接第1讀出閘極起動信號 RGE1，於參照電壓VREF側被連接第2讀出閘極起動信號 RGE2。於讀出動作，彼等讀出動作起動信號rgEI、RGE2 由接地電壓VSS被驅動於電源電壓VDD，電晶體對導 通，使感測節點對SNP0和共通資料線CD0及參照電壓 VREF被連接。於此狀態下，讀出信號由位元線產生於感 測節點對SNP0。又，讀出信號放大時，使讀出動作起動 信號RGE 1、RGE2由電源電壓VDD被驅動於接地電壓 VS S，切斷位元線及感測節點對SNP0，可使感測節點對 SNP0之負荷容量減輕並均等化，可進行高速且確實之讀 出。又，讀出閘極起動信號RGE亦同樣連接於其他讀/ 寫電路RW1〜RW7內之讀出閘極。 預充電電路PCC爲3個NMOS電晶體構成之習知電 路。於讀出電壓VDLR供電線與感測節點對SNP0之間被 插入電晶體。於感測節點SNT0與SNB0之間被插入其餘 之電晶體。於彼等電晶體之閘極被輸入感測節點等化信號 SNEQ。待機狀態時，感測節點等化信號SNEQ被保持於 電源電壓VDD，各電晶體導通，使感測節點對SNP0被驅 動於讀出電壓VDLR。又，於讀出動作初期，預充電電路 PCC，係介由讀出閘極RG及多工器MUX0內之列選擇開 關，使選擇位元線被驅動於讀出電壓 VDLR。讀出電壓 VDLR設爲，低於電源電壓VDD、記憶格之記憶資訊不被 -11 - 200814055 破壞、亦即電阻性記憶元件不會產生相移轉之程度之電 壓。又，感測節點等化信號SNEQ亦同樣連接於其他讀/ 寫電路RW1〜RW7內之預充電電路。本實施形態中’預 充電電路PCC，並非依每各位元線BL0〜BL120之每一個 設置，而是設置於對多數位元線共通設置之感測放大器 SA0內。依該構成可縮小面積。本實施形態中，預充電電 路PCC與位元線BL係介由讀出閘極RG被連接。因此預 充電電路PCC藉由讀出閘極RG被由位元線切離，寫入動 作時不必控制。因此預充電電路PCC之控制容易，不必設 定控制信號爲活化狀態，可實現低消費電力。 交叉耦合型感測閂鎖器CCL，爲由2個PMOS電晶體 及2個NMOS電晶體構成之習知電路，係藉由成爲讀出電 壓VDLR之共通源極線CSP、CSN分別被驅動於電源電壓 VDD、接地電壓VSS被設爲活化狀態，而進行感測節點對 SNP0產生之微小信號之放大。又，共通源極線CSP、CSN 亦同樣連接於其他讀/寫電路RW 1〜RW7內之感測閂鎖 器。 重寫電路PRGM，爲由重置電路RCKT及設定電路 SCKT構成。重置電路RCKT係由例如串接於重置電壓供 電線 VRST與共通資料線 CDL0之間的 PMOS電晶體 MP100、MP101構成。於PMOS電晶體MP100之閘極連接 感測節點SNB0，於PMOS電晶體MP101之閘極連接改寫 控制信號群 ΡΡ0中之重置起動信號 RSTE0。重置電壓 VRCKT設爲和電源電壓VDD相同，或如圖2所示使記憶 -12- 200814055 元件流通超過融點之電流程度的電壓。 設定電路 SCKT，係由 4個 PMOS電晶體 MP200〜 MP203構成。於第1設定電壓供電線VSET1與共通資料 線CDL0之間插入串接的PMOS電晶體MP200〜MP201。 於第2設定電壓供電線VSET2與共通資料線CDL0之間插 入串接的PMOS電晶體MP202〜MP203。於PMOS電晶體 MP200、20之閘極連接感測節點SNT0，於PMOS電晶體 MP201之閘極連接改寫控芾[1信號群ΡΡ0中之第1設定起動 信號FSE0，於PMOS電晶體MP203之閘極連接改寫控制 信號群ΡΡ0中之第2設定起動信號SSE0。第1設定電壓 VSET1設爲和電源電壓VDD相同，或如圖2、圖4所示 使記憶元件流通超過融點之電流程度的電壓。因此可設爲 和重置電壓VRST相同之電壓，此情況下，可抑制供電線 數目。第 1設定電壓 VSET2設爲低於第 1設定電壓 VSET1之的電壓位準。藉由2個設定電壓之供給可縮短設 定時間。又，雖圖示2個設定電壓之供給構成，但藉由擴 大於如圖3所示構成，可驅動如圖4所示形狀之格電流。 輸出入閘極IOG0係由插入感測節點對SNP0 (亦即感 測節點SNT0、SNB0 )與輸出入線對IOPO (亦即輸出入線 IOOT、IOOB )之間的NMOS電晶體對構成。於電晶體對 之閘極連接輸出入閘極起動信號IOGE，於讀出動作或改 寫動作，彼等輸出入閘極起動信號I〇GE由接地電壓VSS 被驅動於電源電壓VDD，使電晶體對導通，使感測節點對 SNP0和輸出入線對ιορο被連接，可進行資訊之授受。 -13- 200814055 又’輸出入閘極起動信號10GE亦共通連接於其他讀/寫 電路RW1〜RW15內之輸出入閘極，因此並列傳送至輸出 入匯流排IOBS的16位元資料亦同時被取入對應之讀/寫 電路RW1〜RW15。藉由上述讀/寫電路RW1〜RW1 5之 構成可進行以感測放大器SA0〜SA15作爲寫入緩衝器使 用之後述改寫動作。 於圖1將讀/寫電路RW0設於1個副陣列，但亦可 於2個副陣列間配置讀/寫電路RW0，使2個副陣列共 有。此情況下，使用讀出閘極RG來選擇2個副陣列之其 中之一而使感測放大器SA連接於一方之副陣列即可。 重寫電路PRGM亦可構成爲其之輸出使用閘極電路進行選 擇。 圖6爲改寫控制電路PC TL之例之構成圖。本電路係 由移位暫存器SREG及改寫信號產生電路群PGBK構成。 移位暫存器SREG，係接收改寫起動信號WEB及改寫時脈 WCLKB而輸出不同相位之改寫控制信號Q0〜Q15。改寫 信號產生電路群PGBK係由改寫信號產生電路PGEN0〜 PGEN15構成。改寫信號產生電路PGEN0〜PGEN15，係接 收對應之改寫控制信號Q0〜Q 1 5而產生改寫控制信號群 ΡΡ0〜PP15。改寫控制信號群 ΡΡ0〜PP15，係如上述說明 之改寫控制信號群ΡΡ0，分別由重置起動信號、第1設定 信號、第2設定信號構成。又，總稱改寫控制信號群ΡΡ0 〜PP15爲改寫信號匯流排PPBS。本實施形態，改寫控制 電路PC TL，係對各個改寫電路分別輸出對應之改寫控制 -14- 200814055 信號群PP0〜PP 1 5。如此則，可獨立控制供給時序，可抑 低峰値電流。 圖7爲圖1之相變化記憶體模組之改寫動作之時序圖 之例。圖中說明字元線WL0上之128個記憶格之中，依 每隔 8格改寫 1 6個記憶格 M C 0 0、M C 0 8..... MCI 20之記憶資訊之一例。 首先，說明改寫控制電路PCTL之動作。藉由驅動成 爲電源電壓VDD之改寫起動信號WEB至接地電壓VSS， 設定改寫控制電路PCTL爲活化狀態。亦即，和改寫時脈 WCLKB之下降邊緣同步地，改寫控制電路PCTL內之移 位暫存器SREG依據改寫時脈WCLKB之週期時間TCKW1 之間隔依序產生改寫控制信號Q0〜Q15。改寫信號產生電 路PGEN0〜PGEN15接收改寫控制信號Q0〜Q15，依序輸 出短期間之重置起動信號RSTB0〜RSTB15、第1設定起 動信號FSEB0〜FSEB15。又，使彼等起動信號由接地電壓 VSS被驅動於電源電壓VDD之後，依序產生第2定起動 信號 SSEB0 〜SSEB15。 以下說明記憶格陣列之動作。關於讀/寫電路RW0〜 RW15之動作，爲求簡單而著眼於讀/寫電路RW0詳細說 明之。首先，藉由驅動成爲電源電壓VDD之改寫起動信 號WEB至接地電壓VSS，使成爲電源電壓VDD之感測節 點等化信號SNEQ被驅動於接地電壓VSS，設定感測放大 器內之預充電電路PCC爲非活化狀態。又，藉由驅動成爲 接地電壓VSS之輸出入閘極起動信號IOGE至電源電壓 -15- 200814055 VDD，使輸出入線對ΙΟΡΟ與感測節點對SNP0連接之同 時，使成爲讀出電壓VDLR之共通源極線CSP、CSN分別 被驅動於電源電壓VDD、接地電壓VSS，設定交叉耦合型 感測閂鎖器CCL爲活化狀態而取入記憶資訊。其中記憶 資訊對應於高電阻（重置）狀態記憶格，感測節點 SNT0被驅動於電源電壓VDD。另外，記憶資訊”1“對應於 低電阻（重置）狀態記憶格，感測節點SNΤ0被驅動於接 地電壓VSS。又，其他讀/寫電路RW1〜RW15內之感測 放大器SA1〜SA15亦同樣被取入記憶資訊。 和彼等動作並行地藉由設定列選擇信號對（Y S 0 T、 YS0B )爲活化狀態，使位元線BL0、BL8..... BL120被連接。藉由驅動成爲接地電壓vss之字元線 WL0至電源電壓VDD，使改寫電路prgMO〜PRGM15與 記憶格MC00、MC08......MCI 20被連接形成電流路 徑。寫入記憶格MC00之記憶資訊爲，，〇“時，藉由設定讀 /寫電路RW0內之改寫電路PRGM0之重置電路RCKT爲 活化狀態’使重置電壓VRST對應之値IR之格電流 I C E L L 0 0被施加於記憶格M C 0 0。記憶資訊爲，，1 “時，藉由 設定設定電路SCKT爲活化狀態，使第1設定電壓VSET1 及第2設定電壓VSET2對應之値IS1、IS2之格電流 IC E L L 0 0依序被施加於記憶格M C 0 〇。其中，第1設定電 壓VSET1係和重置電壓VRST相同或較其小的電壓，因此 格電流I S 1係和Ϊ R相同或較其小的値。格電流〗s 1及I s 2 之施加時間總和等於改寫時脈WCLKB之週期時間 -16- 200814055 TCKW1。因此，對應於改寫控制信號Q0〜Q15之產生， 格電流ICELL0、ICELL8.....I C E L L 1 2 0依據週期時 間 TS 之間隔依序被施加於記憶格 MC00 、 MC07.....MC120。最後，藉由設定列選擇信號對 (YS0T、YS0B )爲非活化狀態，使成爲電源電壓VDD之 字元線 WL0被驅動於接地電壓 VSS。又，共通源極線 CSP、CSN分別被驅動於讀出電壓VDLR之同時，驅動成 爲接地電壓 VSS之感測節點等化信號SNEQ至電源電壓 VDD，驅動感測節點對SNP0〜SNP15至讀出電壓VDLR。 另外，使成爲接地電壓VSS之改寫起動信號WEB被驅動 於電源電壓VDD，回至待機狀態。 圖8爲圖1之相變化記憶體模組之讀出動作之時序圖 之例。和先前之改寫動作同樣，說明字元線WL0上之1 2 8 個記憶格之中，依每隔 8格由16個記憶格 MC00、 MC08.....MCI 20讀出記憶資訊之一例。 又，爲求簡單而假設記憶格MC 00記憶之資訊爲資 訊”〇“、記憶格MC 1 20記憶之資訊爲資訊” 1 “，著眼於讀/ 寫電路RW0及RW詳細說明之。本讀出動作之特徵爲， 並非如改寫動作以分時方式讀出各一位元之資訊，而是同 時讀出1 6位元之資訊。 於讀出動作，改寫起動信號WEB被保持於電源電壓 VDD，因此改寫控制信號 Q0〜Q15亦被保持於電源電壓 VDD。讀出動作開始時，藉由設定列選擇信號對（YS0T、 YS0B )爲活化狀態之同時，使成爲接地電壓VSS之第1 -17- 200814055 讀出閘極起動信號RGE1被驅動於電源電壓VDD，使讀出 閘極 RG內之一^方電晶體導通，而使位元線 BL0、 BL8.....BL120與和其對應之讀/寫電路RW0〜 RW15內之感測放大器SA0〜SA15被連接。彼等位元線， 藉由對應之感測放大器SA0〜SA15內之預充電電路PC0〜 PC15，而由接地電壓VSS被驅動於讀出電壓VDLR。讀出 電壓VDLR’設爲貧訊不被破壞之電壓，較好是設爲較第 2設定電壓VSET2小之電壓，如此則，可防止讀出干擾。 之後，使成爲電源電壓VDD之感測節點等化信號SNEQ 被驅動於接地電壓VSS，設定預充電電路PC0〜PC15爲非 活化狀態之後，使成爲接地電壓V S S之第2讀出閘極起動 信號RGE2被驅動於電源電壓VDD，使感測節點SNB0〜 SNB15被驅動於參照電壓VREF。之後，藉由驅動成爲接 地電壓VSS之字元線 WL0至電源電壓 VDD，使記憶格 MC00、MC0 8.....MCI 20設爲活化狀態而驅動位元 線BL0〜BL120。記憶格MC00爲對應於記憶資訊”〇“之高 電阻（重置）狀態，因此位元線BL0之電壓大致保持於讀 出電壓VDLR。記憶格MCI 20爲對應於記憶資訊”1“之低 電阻狀態，因此位元線BL 120之電壓由讀出電壓VDLR被 驅動於接地電壓VSS。在位元線BL 120之電壓乃未充分低 於參照電壓VREF之時點，使成爲讀出電壓VDLR之共通 源極線CSP、CSN分別被驅動於電源電壓VDD、接地電壓 V S S，藉由設定感測放大器S A 0〜S A 1 5爲活化狀態，而將 產生於感測節點對SNP0〜SNP15的讀出信號放大。 -18- 200814055 讀出信號放大後，使成爲電源電壓 VDD之字元線 WL0、讀出動作起動信號RGE1、RGE2被驅動於接地電壓 VSS。又，設定列選擇信號對（YS0T、YS0B )爲非活化 狀態。又，使成爲接地電壓V S S之輸出入閘極起動信號 IOGE被驅動於電源電壓VDD，由感測放大器SA0〜SA15 將資訊讀出至輸出入線對IOPO〜IOP15。最後，藉由驅動 成爲電源電壓VDD之輸出入閘極起動信號10 GE至接地電 壓VSS之同時，使共通源極線CSP、CSN被驅動於讀出電 壓VDLR設定爲非活化狀態。又，使成爲接地電壓VSS之 感測節點等化信號SNEQ驅動於電源電壓VDD，而使感測 節點對SN0〜SN15被驅動於讀出電壓VDLR ’回至待機狀 態。 圖9爲本實施形態之相變化記憶體模組之全體構成 例。本記憶體模組PCM之特徵爲，具有多數區塊（於此 爲 ΒΑΝΚ0〜BANK3) 。：BANK0〜BANK3之各個具有和圖 1之記憶格陣列相同構成。藉由以先前說明之感測放大器 作爲寫入緩衝器使用而進行分時改寫動作，則於例如 BANK0寫入記憶資訊當中亦可以開放輸出入匯流排 IOBS，可進行來自其他區塊之讀出動作/寫入動作。亦 即，可進行區塊交替動作’可提升輸出入匯流排I〇BS之 使用效率。 圖1 0爲搭載如圖9所示相變化記憶體模組之S 〇 C構 成例。於該SoC，相變化記憶體模組PTM介由資料匯流排 DQS連接於中央運算處理裝置 CPU、智慧型特徵器 -19- 200814055 (Intellectual Property) IP1、IP2。智慧型 IP2爲進行影像處理或彎全監控的模組。藉 動作，於對相變化記憶體模組寫入記憶資訊 放輸出入匯流排I0BS，中央運算處理裝置 組IP 1、IP2之存取爲可能。亦即，可提升系 上述相變化記憶體模組之構成及動作效 亦即，第1，將記憶格陣列MCA分割爲副p SMCA1 5，配置多數多工器 MUX0〜MUX15 RW0〜RW15而隔開選擇字元線上之選擇位 如此則，可以抑制選擇記憶格之接受來自周 熱。亦即可迴避所謂熱干擾。第 2，使用 PCTL產生不同相位之改寫控制信號群ΡΡ0 一週期設定改寫電路爲活化狀態，而可以進 作。如此則，可以抑制改寫電流之峰値。第 寫電路，其產生之格電流可以對應於改寫控 測節點對之電壓，如此則，可以進行以感測 寫緩衝器使用之改寫動作。亦即於改寫動作 入匯流排或資料匯流排，可提升匯流排使用 作業效率。藉由上述可以實現改寫電流小、 記憶體模組。 (第2實施形態） 第2實施形態說明另一改寫動作。圖1 1 實施形態之相變化記憶體模組之時序圖之另 特徵器IP1、 由上述構成及 當中亦可以開 CPU對其他模 統性能。 果彙整如下。 車歹ij S M C A 0〜 及讀/寫電路 元線之間隔， 圍之記憶格之 改寫控制電路 〜PP15，每隔 行分時改寫動 3，構成之改 制信號群及感 放大器作爲改 中可開放輸出 效率，可提升 高速之相變化 爲本發明第2 一例。其中， -20- 200814055 記憶元件設爲高電阻（重置）狀態之重置電流IR，係較相 變化記憶體模組之適用對象容許之改寫電流小，第2設定 電流IS2程度之餘裕度存在時，可同時施加重置電流IR 乃至第1設定電流IS 1、第2設定電流IS 2。本實施形態 中，著眼於此點，以增快序列改寫中後續記憶格之活化時 序爲特徵。以下著眼於此點說明圖1 1之動作。 首先，說明改寫控制電路PCTL之動作。和改寫時脈 WCLKB之下降邊緣同步地，改寫控制電路PCTL內之移 位暫存器SREG依據改寫時脈WCLKB之週期時間TCKW2 之間隔依序產生改寫控制信號Q 〇〜Q 1 5。改寫信號產生電 路PGEN0〜PGEN15接收對應之改寫控制信號Q〇〜Q15， 依序產生改寫控制信號群ΡΡ0〜PP15 (亦即，短期間之重 置起動信號RSTB0〜RSTB15、第1設定起動信號FSEB0 〜FSEB15、第 2定起動信號 SSEB0〜SSEB15 )。其中， 相較於設定時間TS，改寫時脈·週期時間TCKW2，係和 重置起動信號乃至第1設定起動信號之脈寬TS 1以相同程 度被設爲較短，因此，在記憶格（於此爲記憶格MC00 ) 之設定動作結束前，後續之改寫控制信號（於此爲Q0 ) 被活化。因此，第2定起動信號SSEB0〜SSEB15之脈寬 被調整爲，可使自第1設定起動信號FSEB之下降邊緣至 第 2定起動信號之上升邊緣爲止的時間成爲設定時間 TS。 以下說明記憶格陣列之動作。寫入記憶格MC 00之記 憶資訊爲”〇“時，改寫控制信號群PP1中之重置起動信號 -21 - 200814055 路 流 憶 使 値 〇 定 第 之 之 步 IR 改 間 寫 列 變 動 部 RSTB讀/寫電路RW0內之改寫電路PRGM0之重置電 RCKT被活化，使重置電壓 VRST對應之値IR之格電 ICELLOO被施加於記憶格MCOO，此爲如上述說明。記 資訊爲”1“時，藉由設定電路SCKT被設爲活化狀態， 第1設定電壓VSET1及第2設定電壓VSET2對應之 IS 1、IS2之格電流ICELLOO依序被施加於記憶格MC 00 在第2格電流之施加途中，和改寫控制信號Q 1同步設 改寫控制信號群P P 1爲活化狀態，而使重置電流IR或 1設定電流IS1施加於記憶格MC08。寫入記憶格MC08 記憶資訊爲”1“時，再度使第2設定電流IS2被施加。 後，在第2格電流之施加途中，和改寫控制信號Q2同 設定改寫控制信號群PP2爲活化狀態，而使重置電流 或第1設定電流IS 1施加於記憶格MC 1 6。以下同樣使 寫電流依序被施加直至記憶格MC 1 20爲止。 藉由上述動作，可以縮短將1 6位元之記憶資訊以 位元1位元依序寫入時之總時間。亦即，相較於設定時 TS ’縮短改寫時脈WCLKB之週期時間TCKW2，縮短改 控制信號群PP0〜PP15之週期時間，如此則，可縮短序 改寫所要時間，因此，可實現能進行高速改寫動作的相 化記憶體模組。 (第3實施形態） 第3實施形態說明相變化記憶體模組之另一構成及 作。圖12爲第3實施形態之相變化記憶體模組之重要 -22- 200814055 分電路方塊之構成例之圖。和圖1之較大差異構成有以下 2點。第1，於圖1，改寫信號匯流排PPBS對應於改寫控 制信號群ΡΡ0〜PP15及各副陣列而包含16條，相對於 此，改寫控制信號群僅有ΡΡ0及PP1，前者由偶數號之副 陣歹!J SMCA0、SMCA2......SMCA14對應之讀/寫 電路 RWAO、RWA2......RWA14共有，後者由奇 數號之副陣歹[J SMCA1、SMCA3......SMCA15對應 之讀/寫電路 RWA1、RWA3......RWA15共有。 第 2，新設置構成讀/寫電路RW0〜RW1 5之改寫電路 PRGMA0〜PRGMA15之控制用之改寫遮罩信號匯流排 PMKBS。以下依據圖13 - 15說明圖12之相變化記憶體模 組之構成及動作。 圖13爲圖1 2之相變化記憶體模組中讀/寫電路 RWA0之構成例。該電路和圖5之讀/寫電路RW0之差異 在於改寫電路PRGMA0之構成。具體言之爲，在重置電路 RCKT及設定電路SCKT與共通資料線CD0之間插入遮罩 控制電路MKCTL。遮罩控制電路MKCTL，係由PMOS電 晶體MP3 0 0構成，於閘極連接改寫遮罩信號匯流排 PMKBS之其中之一之改寫遮罩信號pMKO。該改寫遮罩信 號ΡΜΚ0被驅動於接地電壓VSS時，重置電路RCKT及設 定電路SCKT被連接於共通資料線cd 0，進行改寫動作。 圖1 4爲圖1 2之相變化記憶體模組中改寫控制電路 PCTL1之構成例。該電路由移位暫存器SREG、改寫信號 產生電路群PGBK1、改寫遮罩驅動群PmkDBK構成。移 -23- 200814055 位暫存器SREG，係和圖6說明之功能同樣，接收改寫起 動信號WEB及改寫時脈WCLKB而輸出不同相位之改寫位 元控制信號Q0〜Q15。改寫信號產生電路群PGBK1係由 改寫信號產生電路PGEN0〜PGEN1構成。改寫信號產生 電路PGEN0，係接收偶數號之改寫位元控制信號q〇、 Q 2.....Q 1 4而產生改寫控制信號群P P 0。同樣，改 寫信號產生電路PGEN1，係接收奇數號之改寫位元控制信 號Q1、Q3.....Q15而產生改寫控制信號群PP1。改 寫遮罩驅動群PMKDBK，係由遮罩驅動器MKD0〜MKD15 構成。遮罩驅動器MKD0〜MKD15，係接收對應之改寫控 制信號Q0〜Q 1 5使其反轉，而分別輸出週期時間大致等 於設定時間 TS之改寫遮罩信號ΡΜΚΒ0〜PMKB15。又， 改寫遮罩信號ΡΜΚΒ0〜PMKB15之一群總稱爲改寫遮罩信 號匯流排PMKBS。 圖1 5爲圖1 2之相變化記憶體模組之改寫動作之時序 圖之一例。該動作爲，改寫時脈 WCLKB之週期時間 TCKW2較設定時間TS短的圖1 1之動作之變形例。其 中，著眼於改寫控制電路PCTL1之動作而說明，但是亦 可實現圖7之動作。 首先，和改寫時脈WCLKB之下降邊緣同步地，以由 移位暫存器S REG輸出之改寫控制信號Q0〜Q15爲基準， 使脈寬等於設定時間 TS的改寫遮罩信號 ΡΜΚΒ0〜 PMKB15，於每隔改寫時脈WCLKB之週期時間TCKW2的 間隔依序產生。又，改寫控制信號群ΡΡ0及PP 1，係於週 -24- 200814055 期時間TCKW2的間隔交互產生。讀/寫電路rWA0，係 接收被驅動於接地電壓VSS之改寫遮罩信號pmkbo及改 寫控制信號群P P 〇，對記憶格M C 0 〇施加重置電流I r或第 1設定電流IS1及第2設定電流IS2。之後，讀/寫電路 RWA1，係接收被驅動於接地電壓VSS之改寫遮罩信號 ΡΜΚΒ1及改寫控制信號群ΡΡ1，對記憶格Mc〇8施加重置 電流IR或第1設定電流IS 1及第2設定電流IS 2。之後， 讀/寫電路RWA2，係接收被驅動於接地電壓VSS之改寫 遮罩信號ΡΜΚΒ2 (未圖示）及改寫控制信號群ρρο，對記 憶格MC016施加重置電流IR或第1設定電流IS1及第2 設定電流IS 2。以下同樣進彳了改寫動作。最後，讀/寫電 路RWA15，係接收被驅動於接地電壓VSS之改寫遮罩信 號ΡΜΚΒ15及改寫控制信號群ΡΡ1，對記憶格MC0120施 加重置電流IR或第1設定電流IS1及第2設定電流IS2。 藉由上述構成及動作，可減少序列改寫動作之控制信 號數。亦即，於圖1之相變化記億體模組，48條改寫控制 信號群（相當於1個改寫控制信號群平均3個控制信 號）。相對於此，本實施形態中，導入改寫遮罩信號匯流 排 PMKBS (其中包含 16條改寫遮罩信號 ΡΜΚΒΟ〜 ΡΜΚΒ15 )，而達成減少改寫控制信號群之數目（於此爲 2個），藉由合計2 2條控制信號可進行序列改寫動作。因 此，除第1、第2實施形態之效果以外，藉由配線數之減 少可以小面積實現序列改寫動作。 以上依據實施形態說明本發明，但本發明不限定於上 -25- 200814055 述實施形態，在不脫離其要旨情況下可做各種變更實施。 例如設定動作中第1段之設定電流I S 1無須和設定電流I S 爲相同之値，可設爲使記憶元件保持於高於圖2所示結晶 化溫度的溫度之値，如此則，更能抑制消費電流。改寫時 間有餘裕度時，設定動作可設爲以能實現如圖2所示溫度 波形之1階段脈衝驅動。另外，相變化記憶體模組之適用 對象之改寫電流上限値夠大時，同時改寫之位元數可設爲 多數位元數，此情況下，可縮短序列改寫動作之時間，更 能提升電晶體系統之作業時間。 又，本實施形態中，以感測放大器S A 0〜S A 1 5作爲 寫入緩衝器使用而實現面積之減少，但亦可另外設置和讀 出感測放大器不同之寫入緩衝器。寫入緩衝器分別設於輸 出入匯流排IOBS與改寫電路PRGM0〜PRGM15之間，可 使輸出入匯流排I 〇 B S開放。亦即，將分別取入、保持和 輸出入匯流排IΟ B S被並列傳送之資料的資訊保持電路， 對應於改寫電路設置而可設定輸出入匯流排I 〇 B S爲開 放。 (產業上可利用性） 本發明，係以感測放大器作爲改寫緩衝器使用，藉由 不同相位之控制信號設定多數改寫電路爲活化狀態而進行 分時改寫動作，如此則，可提升相變化記憶體模組內外之 資料匯流排之使用效率，可進行改寫電流之抑制之同時， 可實現高速且低消費電流之相變化記憶體系統。 -26- 200814055 (發明效果） ί衣據本發明，於相變化記憶體模組可實現低消費電流 改寫動作。 【圖式簡單說明】 圖1爲本發明第1實施形態之半導體裝置中，其包含 之相變化記憶體模組之重要部分電路方塊之構成例之圖。 圖2爲使用相變化材料之電阻元件之相變化必要之脈 寬與溫度間關係分布圖。 圖3爲專利文獻記載之下降時間延遲之格電流脈衝產 生電路之例之構成圖。 圖4爲使用圖3之電路產生之格電流脈衝之圖。 圖5爲本發明第1實施形態之半導體裝置中，其包含 之圖1之讀/寫電路之詳細構成另一例之圖。 圖6爲本發明第1實施形態之半導體裝置中，其包含 之改寫控制電路之方塊構成例之圖。 圖7爲圖1之相變化記憶體模組之改寫動作之時序圖 之例。 圖8爲圖1之相變化記憶體模組之讀出動作之時序圖 之例。 圖9爲圖1之相變化記憶體模組之全體構成例。 圖1 0爲圖1之相變化記憶體模組之全體構成例。 圖11爲本發明第2實施形態之半導體裝置中’其包 -27- 200814055 含之圖1之相變化記憶體模組之改寫動作之時序圖之另一 例。 圖12爲本發明第3實施形態之半導體裝置中，其包 含之相變化記憶體模組之重要部分電路方塊之構成例之 圖。 圖1 3爲本發明第3實施形態之半導體裝置中，其包 含之圖1 0之讀/寫電路之詳細構成另一例之圖。 圖14爲本發明第3實施形態之半導體裝置中，其包 含之改寫控制電路之方塊構成例之圖。 圖1 5爲本發明第3實施形態之半導體裝置中，其包 含之圖1 0之相變化記憶體模組之改寫動作之時序圖之另 —*例° 【主要元件符號說明】 MCA、記憶格陣列；MUX0〜MUX15、多工器； WDA、字元驅動器歹[];RW0〜RW15、讀/寫電路； PCTL、改寫控制電路；IOBUF、輸出入資訊緩衝器； -28-

Claims (1)

1. 200814055 十、申請專利範圍 1·一種半導體裝置，其特徵爲： 具備： 多數字元線； 第1位元線，和上述多數字元線呈交叉； 第2位元線，和上述多數字元線呈交叉； 多數記憶格，配置於上述多數字元線與上述第1及第 2位元線之交叉點； 多數共通資料線，包含第1共通資料線及第2共通資 料線； 桌1資訊保持電路及第1改寫電路，對應於上述第1 共通資料線及上述第1位元線而設； 第2資訊保持電路及第2改寫電路，對應於上述第2 共通資料線及上述第2位元線而設；及 改寫控制電路，用於控制上述第1及第2改寫電路； 上述第1及第2資訊保持電路，係取入被並列傳送至 上述弟1及弟2共通資料線之資料之同時予以保持； 上述弟1及弟2改寫電路’係依據保持於上述第1及 第2資訊保持電路的資訊對上述第1及第2位元線供給改 寫電壓； 上述改寫控制電路產生和上述第1改寫電路及第2改 寫電路之各個對應之多數控制信號。 2 ·如申請專利範圍第1項之半導體裝置，其中， 上述多數控制信號之相位各爲不同。 -29- 200814055 3 ·如申請專利範圍第1項之半導體裝置，其中， 上述改寫控制電路，係對上述第1改寫電路及上述第 2改寫電路之各個輸出多數控制信號， 上述多數控制信號之脈寬互爲不同。 4 ·如申請專利範圍第1項之半導體裝置，其中， 上述多數記憶格分別含有對應於記憶資訊而變化電阻 値之記憶元件及電晶體。 5 ·如申請專利範圍第1項之半導體裝置，其中， 上述第1及第2資訊保持電路，在由上述多數記憶格 讀出資訊時，係放大、保持由上述多數記憶格讀出之信 號。 6.如申請專利範圍第5項之半導體裝置，其中， 上述另具備： 讀出閘極，連接於上述第1資訊保持電路與上述第1 位元線之間；及 預充電電路，介由上述讀出閘極連接於上述第1位元 線； 上述預充電電路係對上述第1位元線供給讀出用之預 充電電壓。 7 ·如申請專利範圍第1項之半導體裝置，其中， 上述第1資訊保持電路，係介由第1選擇電路連接於 包含上述第1位元線的多數位元線； 上述第1選擇電路，係選擇上述多數位元線之其中之 一而連接於上述第1資訊保持電路。 -30- 200814055 8 ·如申請專利範圍第1項之半導體裝置，其中， 上述改寫控制電路，係藉由上述第1改寫電路及上述 第2改寫電路之各個共通的第1控制信號，及上述第1改 寫电路及上述第2改寫電路之各個固有的第2控制信號之 組合進行控制。 9·一種半導體裝置，其特徵爲： 具備： 多數字元線； 多數位元線； 多數記憶格，設於上述多數字元線與上述多數位元線 之交叉點； 多數共通資料線，對上述多數記憶格傳送寫入資料； 多數改寫電路，對上述多數位元線供給改寫電壓；及 多數資訊保持電路，對應於上述多數改寫電路而設； 上述多數資訊保持電路，係取入被並列傳送至上述多 數共通資料線之資料之同時予以保持； 上述多數改寫電路，係依據保持於上述多數資訊保持 電路的資料，而於各不同之時序輸出上述改寫電壓。 1 0 ·如申請專利範圍第9項之半導體裝置，其中， 上述多數記憶格之各個，係具有藉由產生之熱而改寫 資訊的元件。 1 1 .如申請專利範圍第9項之半導體裝置，其中， 上述多數資訊保持電路爲感測放大器，在由上述多數 記憶格讀出資訊時，放大、保持由上述多數記憶格讀出之 -31 - 200814055 信號。 1 2 ·如申請專利範圍第9項之半導體裝置，其中， 另具備控制電路，其輸出多數控制信號用於控制上述 多數改寫電路之上述改寫電壓之供給時序； 上述控制電路，係使同一信號之相位成爲不同的方式 產生上述多數控制信號。 1 3 ·如申請專利範圍第9項之半導體裝置，其中， 具有多數區塊，連接於上述多數共通資料線，其之各 個具有上述多數資訊保持電路； 上述多數區塊之中1個區塊進行改寫動作期間，可對 上述多數區塊之中未進行改寫動作的區塊進行存取。 -32-