TW200803125A - Pull-up device - Google Patents
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Description
200803125 九、發明說明： 【發明所屬之技術領域】 種可承受輸入 本發明係有關於一種提升裝置；尤指一 電壓高於電源電壓之提升。 【先前技術】 在一般的半導體裝置中，通常會在-積體電路⑽之接 合整處(bonding pad)加A提升(pull_up)電路或者是下拉 路。這是為了在沒有輸人訊號的情況時，將 此接合墊之輸人電壓固定在__值，㈣將積體電路的 輸入電壓維持在穩定狀態，避免雜訊的影響。 【發明内容】 本發明提出-種可承受較其電源電壓高之輸入電麗之 提升裝置。此提升裝置_於-輸出人端點以及-核心電 路之間。此提升裝置包括—靜態提升電路、—調整單元以 及-控制電路。靜態提升電路減至核心電路。調整單元 耦接至輸出入端點，根據輸出入端點的電壓輸出一調整訊 號。控制電路耦接至調整單元以及靜態提升電路，根據調 整§fl號，控制靜態提升電路。 本發明另提出一種可承受較其電源電壓高之輸入電壓 之提升裝置。此提升裝置耦接於一輸出入端點以及一核心 電路之間。此提升裝置包括第一電晶體以及第二電晶體及 一調整單兀。第一電晶體之汲極耦接至核心電路，源極接
Client’s Docket No·:VIT-05-0272 IT^DocketNo:0608.A40670TWf.d〇c/yayincWYvonne 200803125 收電壓源。調整單元耦接至輸出入端點，根據輸出入端點 的電壓輸出一調整訊號。第二電晶體源極接收調整訊號， 閘極接收電壓源，汲極耦接至第一電晶體之閘極。 【實施方式】 第1圖顯示一提升電路10耦接於一積體電路2及其之 一輸出入墊位(I/〇pad)4之示意圖，其中積體電路2經由輸 出入墊位4接收一輸入訊號。 提升電路10包括一 PMOS電晶體6，具有一閘極耦 接至地，一源極接收一電源電壓Vpp，以及一汲極耦接至 積體電路2及輸出入墊位4。當輸出入墊位4非浮接 (floating)時，亦即有輸入訊號輸入時，pM〇s電晶體6可 能關閉，因此提升電路10不影響積體電路2自輸出入墊位 4接收之輸入訊號電壓準位Vi/〇。即使pM〇s電晶體6導 通，其對積體電路2所接收之輸入訊號的電壓準位Vi/〇之 影響亦極弱。 所以在輸出入墊位4有輸入訊號時，積體電路2可接 收此輸入訊號。而當輸出入墊位4沒有接收輸入訊號時， 由於PM0S電晶體6的閘極接地，因此pM〇s電晶體6會 導通，且將積體電路2之連接至輸出入墊位4之腳位電壓 提升至電壓vpp。因此可以將輸入電壓固定在電壓Vpp，而 避免了沒有輸入訊號時之雜訊影響。 然而，當輸出入墊位4的輸出入電壓vI/0大於PM0S 電晶體6的可容忍電壓Vpp時，例如，當積體電路2為一 5V(伏特）之積體電路’亦即積體電路2之輸出入電壓vI/0
Client’s Docket No·:VIT-05-0272 TT^ Docket No:0608-A40670TWf.doc/yayin chen/ Yvonne 200803125 為0V〜5V時，且電源電壓vpp為3.3V時，PMOS電晶體6 的没極會接收一 5V之輸入訊號，此時由於PMOS電晶體6 的間汲極間電壓VGD高達5V，因而可能使得PMOS電晶 體6毀損，失去拉升電路之功能。 弟2圖為本發明實施例之一電路圖。如第2圖所示， 提升裝置20耦接於一輸出入端點24以及一核心電路22 之間’其中核心電路22可為^積體電路之内部電路，且輸 出入端點24之輸入電壓為Vl/〇。 提升裝置20包括一調整單元26，一靜態提升電路28 以及一控制電路30。本發明的靜態提升電路28包含有一 PM0S電晶體P1，而控制電路30包含有另一 PMOS電晶 體P2 〇 PMGS電晶體pi之源極接收一電壓源vpp，閘極耦接 於PMOS電晶體P2之汲極以及一大電阻r〇之間，而其汲 極則搞接於輸出入端點24以及核心電路22之間。PMOS 電晶體P2之源極則耦接至調整電路26，閘極接收電壓源 Vpp ’且其汲極耦接至PMOS電晶體P1之閘極，其中電阻 R0耦接於PMOS電晶體P1的閘極以及地之間。調整單元 26耦接至輸出入端點24,且輸出一調整訊號Vadj至PMOS 電晶體P2之源極。 其中當輸出入端點24之輸入電壓準位VI/0介於一低電 壓準位以及電源電壓準位Vpp之間時，調整訊號vadj之電 壓準位相當於電源電壓準位Vpp。 其中當輸出入端點24之輸入電壓準位乂1/0介於電源電
Clients Docket N〇.:VIT-05-0272 TT’s Docket No:0608-A40670TWf.doc/yayin chen/ Yvonne 200803125 壓準位vpp以及一高電壓準位時，調整訊號電壓準位vadj 相當於輸出入端點24之輸入電壓VI/0,其中高電壓準位即 為輸出入端點24之最大輸入電壓。 舉例來說，假設電源電壓Vpp為3.3V，低電壓準位為 0V，核心電路為一最大輸入電壓為5V的積體電路，亦即 電壓VI/0介於0V〜5V之間。 則當輸出入端點24之輸入電壓準位VI/0為0V(低電壓 準位)〜3.3V(VPP)時，調整單元26會輸出具3.3V之調整訊 號Vadj。由於PMOS電晶體P2的閘源極電壓VGS=0V，所 以PMOS電晶體P2關閉，PMOS電晶體P1對輸出入端點 24之輸入電壓VI/0之影響極小，所以在輸入電壓準位VI/0 介於原本PMOS電晶體P1可忍受之範圍内時，核心電路 22直接接收輸出入端點24之輸入電壓VI/0。 而當輸出入端點24的輸入電壓準位VI/0為 3.3V(Vpp)〜5V時，調整單元26輸出之調整訊號電壓準位 Vadj_則相等於輸入電壓準位VI/0(3.3V〜5V)，因此PMOS電 晶體P2導通，且因電阻R0為一大電阻，PMOS電晶體 P1的閘極電壓會被提升至輸入電壓VI/0,因此PMOS電晶 體P1之閘汲間電壓VGD=0V，因此避免了因輸入電壓過大 而使得PMOS電晶體毁損之情形。 本發明之提升裝置，可承受較其電源電壓Vpp高之輸 入電壓VI/0，例如電壓Vpp為3V而電壓VI/0為6V，或者 是電壓Vpp為3.3V而電壓VI/0為6V之狀況，實習本技藝 之人士當可依照設計所需，變動本發明之電源電壓Vpp及
Clients Docket No. :VIT-05-0272 TT’s Docket No:0608_A40670TWf.doc/yayin chen/ Yvonne 8 200803125 輸入電壓VI/0之準位範圍。此外，可利用浮動N型井 (floating N-well)技術以實現本發明之調整單元。 本發明雖以較佳實施例揭露如上，然其並非用以限定 本發明，任何熟習此項技藝者，在不脫離本發明之精神和 範圍内，當可做些許的更動與潤飾，因此本發明之保護範 圍當視後附之申請專利範圍所界定者為準。 【圖式簡單說明】 第1圖為一提升電路連接之示意圖。 第2圖為本發明實施例之一提升裝置連接之示意圖。 【主要元件符號說明】 2〜積體電路； 4〜輸出入塾位； 6〜PM0S電晶體； 10〜提升電路； 20〜提升裝置； 22〜核心電路； 24〜輸入端點； 26〜調整電路； 28〜靜態提升電路； 30〜控制電路； PI、P2〜PM0S電晶體； R0〜電阻。
Client’s Docket N〇.:VIT-05-0272 TT’s Docket No:0608_A40670TWf.doc/yayin chen/ Yvonne 9
Claims (1)
- 200803125 十、申請專利範圍： , 1.一種提升裝置，耦接於一輸出入端點以及一核心電 路之間，該提升裝置包括： 一靜態提升電路，耦接至該核心電路，並接收一電壓 源； 一調整單元，耦接至該輸出入端點，根據該輸出入端 點之電壓輸出一調整訊號；以及 一控制電路’搞接於該調整早元以及該靜悲提升電 路，根據該調整訊號，控制該靜態提升電路。 2. 如申請專利範圍第1項所述之提升裝置，其中該靜 態提升電路包括一第一 PMOS電晶體，其中該第一 PMOS 電晶體之汲極耦接至該核心電路，該第一 PMOS電晶體之 源極接收該電壓，該第一 PMOS電晶體之閘極連接至該控 制電路。 3. 如申請專利範圍第1項所述之提升裝置，其中，該 控制電路包括一第二PMOS電晶體，該第二PMOS電晶體 之源極接收該調整訊號，閘極接收該電源壓，而汲極耦接 至該靜態提升電路。 4. 如申請專利範圍第3項所述之提升裝置，其中更包 含一電阻，耦接於該第二電晶體之汲極與接地間。 5. 如申請專利範圍第4項所述之提升裝置，其中該電 阻為一大電阻。 6. 如申請專利範圍第1項所述之提升裝置，其中當該 輸出入端點之電壓介於一低電壓以及該電壓源之間時，使 Client’s Docket No.:VIT-05-0272 TT’s Docket No:0608-A40670TWf.doc/yayin chen/ Yvonne 10 200803125 得該調整訊號之電壓相當於該電壓源。 7. 如申請專利範圍第6項所述之提升 制電路關閉，該核心電路接收由該輸出入端點、中該控 8. 如申請專·圍第1項所述之提升|置\之^壓。 輸出入端點之電壓介於該電源電壓以及一高電芦^當該 該調整訊號之電壓相等於該輸出入端點之；壓，時，使得 9·如申請專利範圍第8項所述之提升裝置，复 制電路開啟，使得該靜態提升電路導通。 〃中該控 10·如申請專利範圍第丨項所述之提升裝置， 調整單元為一浮動N型井。 其中该 η· -種提升裝置，输於―輸出人端點 電路之間，該提升裝置包括： —核心 一第一電晶體，該第一電晶體之汲極耦接至該枝、、^ 路，該第一電晶體之源極接收一電壓源； ^ u電 一調整單兀’耗接至該輸出入端點，根據該輪出山 點之電壓輸出一調整訊號輸出一調整訊號；以及’】入端 一第二電晶體，該第二電晶體之源極接收兮▲周敕 號，該第二電晶體之閘極接收該電壓源，該篦—/整迅 一"電晶體之 汲極柄接至該第一電晶體之閘極。 12·如申請專利範圍第11項所述之提升裝詈， i，具中更 包含一電阻，耦接於該第二電晶體之汲極與接地間。 13·如申請專利範圍第12項所述之提升裝置，其中該 電阻為一大電阻。 14·如申請專利範圍第11項所述之提升裝置，其中該 Client’s Docket N〇.:VIT_05-0272 TT^ Docket No:0608-A40670TWf.doc/yayin chen/ Yvonne 200803125 第一電晶體以及該第二電晶體分別為一 PMOS電晶體。 • 15.如申請專利範圍第11項所述之提升裝置，其中當 該輸出入端點之電壓介於一低電壓以及該電壓源之間時， 使得該調整訊號之電壓相當於該電壓源。 16. 如申請專利範圍第15項所述之提升裝置，其中使 得該第二電晶體關閉，該核心電路接收由該輸出入端點輸 入之電壓。 17. 如申請專利範圍第11項所述之提升裝置，其中當 該輸出入端點之電壓介於該電源電壓以及一高電壓時，使 得該調整訊號之電壓相等於該輸出入端點之電壓。 18. 如申請專利範圍第17項所述之提升裝置，其中使 得該第二電晶體導通，使得該第一電晶體導通，該第一電 晶體之閘極和汲極之電位差為0V。 19. 如申請專利範圍第11項所述之提升裝置，其中該 調整單元為一浮動N型井。 Clienfs Docket No.:VIT-05-0272 TT^ Docket No:0608-A40670TWf.doc/yayin chen/ Yvonne 12
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