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CN107408946B - 配置用于栅极过偏置的晶体管和由此而来的电路 - Google Patents

配置用于栅极过偏置的晶体管和由此而来的电路 Download PDF

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CN107408946B CN201680014384.XA CN201680014384A CN107408946B CN 107408946 B CN107408946 B CN 107408946B CN 201680014384 A CN201680014384 A CN 201680014384A CN 107408946 B CN107408946 B CN 107408946B
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Abstract

提供了一种电子电路和操作该电子电路的方法。该电子电路包括用于将输出电路的输入/输出(I/O)节点上拉到第一电压的上拉晶体管和用于将该上拉晶体管耦合到该I/O节点的第一隔离晶体管。该电子电路还包括用于将该I/O节点下拉到第二电压的下拉晶体管和用于将该下拉晶体管耦合到该I/O节点的第二隔离晶体管。在该电子电路中，该上拉晶体管和该下拉晶体管是支持第一漏源电压和第一栅源电压的晶体管，而第一隔离晶体管和第二隔离晶体管是支持第一漏源电压和大于第一栅源电压的第二栅源电压的晶体管。

Description

配置用于栅极过偏置的晶体管和由此而来的电路
相关申请的交叉引用
本申请要求于2015年3月10日提交的题为“TRANSISTORS CONFIGURED FOR GATEOVERBIASING AND CIRCUITS THEREFROM(配置用于栅极过偏置的晶体管和由此而来的电路)”的美国临时专利申请No.62/130,951的优先权和权益，其内容通过援引整体纳入于此。
背景
领域
本公开的诸方面一般涉及用于集成电路(IC)的片外通信的输入/输出(I/O)电路，并且尤其涉及使用配置用于栅极过偏置的晶体管来降低IC的高性能I/O电路的电容。
背景技术
在典型互补MOSFET(CMOS)IC中，I/O是经由一组焊盘(一般沿IC的周界布置)支持的。在焊盘提供输出信号的情况中，这些焊盘通常经由一个或多个输出缓冲器或驱动器电路耦合到IC的核心逻辑电路。然而，这些驱动器电路可以经由焊盘暴露于高电压，并且这些高电压可能损坏IC中的其他电路。因此，为了保护IC中的这些电路免受这些高电压的损害，驱动器电路通常使用由半导体技术节点提供的较高电压(即，较高栅源电压和漏源电压)、厚氧化物晶体管(而非用于核心逻辑的典型低电压、薄氧化物核心晶体管)来实现。在此类配置中，厚氧化物保护了IC中的其他电路免受I/O焊盘处的高电压的损害。厚氧化物导致晶体管中栅极和沟道电荷之间的较大物理分隔，并且由此厚氧化物晶体管具有比薄氧化物晶体管弱的驱动电流。因此，厚氧化物器件的引入可能增加IC的I/O焊盘处的显著电容量，从而导致I/O焊盘不能满足一些半导体技术节点的性能要求。
概述
以下给出对一个或多个实施例的简化概述以提供对此类实施例的基本理解。此概述不是所有构想到的实施例的详尽综览，并且既非旨在标识所有实施例的关键性或决定性要素亦非试图界定任何或所有实施例的范围。其唯一的目的是要以简化形式给出一个或多个实施例的一些概念以作为稍后给出的更加具体的说明之序。
本公开的一方面涉及电子电路。该电子电路包括用于将输出电路的I/O节点上拉到第一电压的上拉晶体管和用于将该上拉晶体管耦合到该I/O节点的第一隔离晶体管。该电子电路还包括用于将该I/O节点下拉到第二电压的下拉晶体管和用于将该下拉晶体管耦合到该I/O节点的第二隔离晶体管。在该电子电路中，该上拉晶体管和该下拉晶体管可以是支持第一最大漏源电压和第一最大栅源电压的第一金属氧化物半导体晶体管(MOSFET)器件，并且其中第一隔离晶体管和第二隔离晶体管包括支持第一最大漏源电压和大于第一最大栅源电压的第二最大栅源电压的第二MOSFET器件。
本公开的第二方面涉及一种IC，该IC包括内部电路系统、输入/输出(I/O)焊盘、用于将该I/O焊盘处的输入信号提供到该内部电路系统的输入驱动器、以及用于将来自该内部电路系统的输出信号提供到该I/O焊盘的输出驱动器。该输出驱动器包括用于选择性地将该输出节点分别上拉到第一参考电压或下拉到第二参考电压的上拉晶体管和下拉晶体管，用于选择性地将该上拉晶体管与该I/O焊盘隔离的第一隔离晶体管，以及用于选择性地将该下拉晶体管与该I/O焊盘隔离的第二隔离晶体管。在该IC中，该上拉晶体管和该下拉晶体管可以是支持第一最大漏源电压和第一最大栅源电压的第一金属氧化物半导体晶体管(MOSFET)器件，并且其中第一隔离晶体管和第二隔离晶体管包括支持第一最大漏源电压和大于第一最大栅源电压的第二最大栅源电压的第二MOSFET器件。
本公开的第三方面涉及用于保护输出驱动器的方法，该输出驱动器耦合到集成电路(IC)的输入/输出(I/O)焊盘并且包括上拉晶体管和下拉晶体管，该上拉和下拉晶体管包括第一金属氧化物半导体晶体管(MOSFET)器件，第一MOSFET器件支持第一最大漏源电压和第一最大栅源电压并配置用于选择性地将该I/O焊盘分别上拉到第一电压或下拉到第二电压。该方法包括提供用于将该上拉晶体管耦合到该I/O焊盘的第一隔离电路和用于将该下拉晶体管耦合到该I/O焊盘的第二隔离晶体管，第一隔离晶体管和第二隔离晶体管中的每一者包括第二MOSFET器件，第二MOSFET器件支持第一最大漏源电压和大于第一最大栅源电压的第二最大栅源电压。该方法还包括当该I/O焊盘被用于输入模式时停用第一隔离晶体管和第二隔离晶体管，以及当该I/O焊盘被用于输出模式时激活第一隔离晶体管和第二隔离晶体管。
为能达成前述及相关目的，这一个或多个实施例包括在下文中充分描述并在权利要求中特别指出的特征。以下说明和所附插图详细阐述了这一个或多个实施例的某些解说性方面。但是，这些方面仅仅是指示了可采用各个实施例的原理的各种方式中的若干种，并且所描述的实施例旨在涵盖所有此类方面及其等效方案。
附图简述
图1示出了根据本公开的一方面配置的IC的框图。
图2示出了根据本公开的一方面配置的输出驱动器。
图3示出了根据本公开的一方面的操作集成电路的方法。
图4A示出了常规差分NMOS放大器。
图4B示出了根据本公开的一方面的差分NMOS放大器。
图5示出了根据本公开一方面的将具有栅极过偏置的欠驱动晶体管用作功率选通脚开关的示意图。
详细描述
以下结合附图阐述的详细描述旨在作为各种配置的描述，而无意表示可实践本文中所描述的概念的仅有的配置。本详细描述包括具体细节以便提供对各种概念的透彻理解。然而，对于本领域技术人员将显而易见的是，没有这些具体细节也可实践这些概念。在一些实例中，以框图形式示出众所周知的结构和组件以避免湮没此类概念。
本公开涉及改进的I/O电路，其具有配置成保护IC中的其他电路免受相关联I/O焊盘处存在的高电压的损害同时达成低电容和高性能的缓冲器或驱动器电路。为了方便起见，这些改进的I/O电路将在用于IC的片外通信的缓冲器或驱动器电路的上下文中描述。然而，将理解，本文中描述的技术可以具有其他应用，如将在下文中进一步解释的。
为了提供理解本公开的各方面的较好基础，首先参照图1，其解说了根据本公开配置的集成电路。
图1示出了根据本公开的一方面配置的IC 100的框图。如图1中所示，IC 100包括核心逻辑电路102、至少一个I/O焊盘104、以及I/O电路106，该I/O电路106将核心逻辑电路102耦合到I/O焊盘104以经由I/O焊盘104支持核心逻辑电路102的片外通信。经由I/O焊盘104的片外通信可以包括从片外组件接收输入信号，向片外组件发送输出信号，或者这二者。为了支持上文描述的片外通信，I/O电路106可以包括输出驱动器108、输入驱动器110、和其他组件，诸如耦合到I/O焊盘104和/或核心逻辑电路102的控制逻辑114和其他I/O电路系统112
在一些方面，输入驱动器110可以配置成从I/O 104接收片外输入信号，以及将输入信号中继到核心逻辑电路102。在一些方面，输入驱动器110可以配置为放大器电路或者配置成将I/O焊盘104处的输入信号的电压和/或电流转换成具有适合用于核心逻辑电路102的电压和电流的信号的其他电路。
类似地，输出驱动器108也可以在一些方面被配置为放大器电路以将来自核心逻辑电路102的输出信号的电压和/或电流转换成具有适合用于片外通信的电压和电流的信号。例如，如图1中所示，输出驱动器108可以包括从核心逻辑电路102接收输出信号的上拉电路116和下拉电路118。基于该输出信号，上拉电路116和下拉电路118被操作以在输出节点O处产生对应于VDD(或其某些部分)或VSS(或其某些部分)的传递到I/O焊盘104的信号。
在一些方面，输出驱动器108还可以包括用于分别将电路116和118与输出节点O(以及由此与I/O焊盘104)隔离的隔离电路120和122。在一些方面，隔离电路120和122可以使用控制逻辑114来操作。控制逻辑114可以配置成使得当核心逻辑电路102旨在利用I/O焊盘104作为输入焊盘时，控制逻辑114生成使隔离电路120和122将电路116和118与I/O焊盘104隔离的信号。控制逻辑114还可以配置成使得当核心逻辑电路102旨在利用I/O焊盘104作为输出焊盘时，控制逻辑114生成使隔离电路120和122将电路116和118耦合到输出节点O以及由此耦合到I/O焊盘104的信号。
在一些方面，当I/O焊盘104将被用于输出模式时，可以有其他隔离电路(未示出)来隔离输入驱动器110和/或其他I/O电路系统112。在一些方面，控制逻辑114还可以被用来操作此类其他隔离电路。然而，本公开构想了IC 100中的其他组件也可以被使用。
在一些方面，控制逻辑114可以基于来自核心逻辑电路102的信号生成用于隔离电路120和122的控制信号，如图1中所示。然而，本公开构想了控制逻辑114可以受其他组件控制。进一步，控制逻辑114可以配置成以各种模式操作。例如，在一个模式中，控制逻辑114可以默认生成将电路116和118与输出节点O维持隔离的控制信号。由此，控制逻辑114仅在核心逻辑电路102指示输出信号要输出时生成使得电路116和118耦合到输出节点O的信号。当I/O焊盘104主要被用于输入信号或若输入信号被共同接收时，此类模式可以是有用的。此类模式还可以被认为是更为保守的设计，因为电路116和118(以及更多的其他电路)仅在I/O焊盘104被用作输入电路时暴露于I/O焊盘处的电压。在另一模式中，控制逻辑114可以默认生成使隔离电路120和122维持将电路116和118耦合到输出节点O的控制信号。由此，控制逻辑114仅在核心逻辑电路102指示要接收输入信号时生成使隔离电路120和122导致电路116和118与输出节点O隔离的信号。若I/O焊盘104主要用于输出信号，则此类模式可以是有用的。
应当注意，虽然图1示出了控制逻辑114位于I/O电路106中，但是本公开构想了控制逻辑114可以替代地位于IC 100的其他组件中。例如，在一些方面，控制逻辑114可以被纳入到核心逻辑电路102中。
如先前所述，IC中的I/O电路系统通常通过在输出驱动器中将厚氧化物器件用于隔离器件来完成。然而，随着电源电压持续减小，厚氧化物器件的存在可以使得难以或不可能满足特定半导体技术节点的I/O焊盘规范。具体而言，厚氧化物器件的相对大的尺寸将在输出节点O处引入大量的电容。该附加的电容与由I/O焊盘104、输入驱动器110、和其他I/O电路系统112引入的电容一起可以导致在输出节点O处存在相对较大的电容，从而降低总体器件性能。
为了解决此类性能问题，本公开构想了一种改进的包括输出驱动器电路的I/O电路，该输出驱动器电路提供相对较低的电容并以低电源电压操作，但仍提供片外通信所需的高性能以及由厚氧化物器件所给予的保护。具体而言，为了在较低电源电压达成I/O的较高器件性能，本公开构想了将输出驱动器配置成利用栅极过偏置的厚栅极氧化物(GO-TGX)晶体管。
如上文所述，半导体技术节点通常提供配置成以低栅源电压(VGS)和低源漏电压(VDS)(例如，VGS＝VDS＝0.8V)操作的“核心”或薄栅极氧化物MOSFET器件以及配置成以高VGS和高VDS(例如，VGS＝VDS＝1.8V)操作的厚栅极氧化物MOSFET器件。GO-TGX晶体管是指具有以下特征的半导体技术节点的MOSFET器件：(1)基本上小于厚栅极MOSFET器件的沟道长度但是大于或基本上等于核心MOSFET器件的沟道长度的沟道长度，以及(2)基本上大于核心MOSFET器件的栅极氧化物厚度但是小于或基本上等于厚栅极氧化物MOSFET器件的栅极氧化物厚度的栅极氧化物厚度。如本文中所使用的，术语“基本上”意指在所述值的10％以内的值。此类器件因此配置成操作以使得栅极氧化物所支持的最大VGS(即，没有击穿或其他栅极氧化物可靠性问题的最大VGS)大于MOSFET沟道所支持的最大VDS(例如，没有显著短沟道效应或其他沟道可靠性问题的最大VDS)。由此，此类器件可以支持栅极电极处相对于GO-TGX晶体管的源极和漏极节点的过偏置。在一个示例性配置中，GO-TGX晶体管可以具有基本上等于厚栅极氧化物MOSFET器件的栅极氧化物厚度的栅极氧化物厚度、以及基本上等于核心MOSFET的沟道长度的沟道长度。由此，此类GO-TGX晶体管可以用高VGS和低VDS(例如，VGS＝1.8V，VDS＝0.8V)操作。
本公开构想了GO-TGX晶体管的新使用。具体而言，此类GO-TGX晶体管可以包括与厚氧化物器件的栅极氧化物厚度相同的栅极氧化物厚度的事实意味着GO-TGX晶体管还可以配置成耐受与它们的较长沟道非欠驱动对应物相同的栅源电压。由此，本公开构想了在过偏置条件(即，VGS>VDS)中使用GO-TGX晶体管来替代常规的厚氧化物器件，以通过将GO-TGX晶体管配置成支持对应于核心晶体管的低VDS来提供能够与核心晶体管串联放置的隔离器件。此类GO-TGX晶体管还提供与厚氧化物器件相比减小的电容，但是也可以配置成维持高性能(即，提供高驱动电流而不管较厚的栅极氧化物厚度)。
至于电容，GO-TGX晶体管提供的减小可以容易观察到。如所公知的，栅极氧化物的平行板电容(C)由下式给出：
Figure BDA0001401374330000071
其中，∈是栅极氧化物绝缘体的介电常数，A是作为栅极的宽度(W)与栅极的长度(L)的乘积的栅极面积，而d是栅极氧化物的厚度。基于前述内容，容易观察到，若栅极长度减小20-30％(这对于GO-TGX晶体管而言是通常的)，则电容也被减小20-30％。相应地，这导致了隔离晶体管的电容的显著改变而不影响隔离晶体管的栅极电压容限。
至于性能，用减小的栅源电压和漏源电压来操作GO-TGX晶体管一般会导致与其非欠驱动对应物相比较低的驱动电流以及由此较低的性能。然而，此类较低的性能对于片外通信将会是不合适的。相应地，本公开还构想了，尽管I/O电路中的欠驱动晶体管可以用减小的VDS(相对于厚栅极氧化物器件的VDS而言)来操作，但是欠驱动晶体管还可以用相对于核心器件增加的VGS来操作以过偏置GO-TGX晶体管的栅极。即，提供过偏置以维持此类GO-TGX晶体管相对于它们的较长沟道和较高电压厚氧化物对应物的性能(即，驱动电流)。
然而，由于厚氧化物，栅极的过驱动不会期望导致氧化物的击穿或过早用坏、或其他栅极氧化物可靠性问题。换言之，即使GO-TGX晶体管可以是“官方地”认定为用于较低栅源电压，但栅极氧化物的厚度将仍然支持常规厚氧化物晶体管的较高栅源电压。由此，本公开构想了使用应用较高栅源电压来提供比针对GO-TGX晶体管一般将会获得的驱动电流高的驱动电流。相应地，具有栅极过偏置的较短沟道长度GO-TGX晶体管恢复了具有完全漏源偏置的厚氧化物晶体管的许多性能，而没有非欠驱动厚氧化物器件的附加电容。
值得注意的是，栅极过偏置所导致的增加的驱动电流可以在一些半导体工艺节点中加剧热载流子注入(HCI)机制。相应地，在一些方面，该可靠性问题可能需要被解决并被确认为可忍受增加的栅极偏置。然而，HCI效应在很大程度上对于提供超过标准工作区域的附加范围的经修整电路可能不是问题。进一步，若由于随时间的阈值移位而使器件驱动强度减小，则在电路的设计中可以使用修整支路(trim legs)来偏移该移位的效应。由此，除非HCI导致灾难性故障或影响泄漏的显著阈下性能降级，否则HCI效应对于使用具有栅极过偏置的GO-TGX晶体管来设计电路而言可以不是显著的考量因素。
虽然本公开主要涉及与用于片外通信的输出驱动器有关的诸方面，但是本公开构想了存在不涉及片外通信的其他方面。由此，在某些方面，本文中描述的方法和技术可以与具有期望降低的电容而没有显著的性能(即，驱动电流)降低的节点的任何电路联用。
现在转向图2，示出了图1中的输出驱动器108的一个示例性实现。如图2中所示，输出驱动器108可以包括用于将电源电压节点206(即，输出驱动器108的VDD节点)耦合到输出驱动器108的输出节点O的上拉晶体管202作为上拉电路116。输出驱动器108还可以包括将接地或参考电压节点208(即，输出驱动器108的VSS节点)耦合到输出节点O的下拉晶体管204作为下拉电路118。进一步，晶体管202和204可以是核心(即，薄氧化物)晶体管。即，晶体管202和204可以是配置成以低VGS和VDS操作的薄氧化物晶体管。相应地，节点206和208的电压可以被选择成对应于核心晶体管的电压差。
如图2中所示，晶体管202和204可以分别是上拉PMOSFET和下拉NMOSFET。由此，晶体管202和204可以提供数字MOSFET反相缓冲器或驱动器。在操作中，要输出的“1”或“0”信号接收自IC的核心逻辑(或某个居间电路)，其导通晶体管202和204中的一者并截止晶体管202和204中的另一者。进而，输出节点O基于晶体管202和204中的哪一者当前导通而被上拉到电源电压节点206处的电压或者下拉到接地或参考节点208处的电压。
如图2中进一步所示，可以为晶体管202和204中的每一者提供隔离电路，以提供基于来自控制逻辑的控制信号而选择性地将隔离晶体管202和204与输出节点O隔离的隔离电路。例如，如图2中所示，上拉晶体管202的隔离电路可以是将上拉晶体管202耦合到输出节点O的第一隔离晶体管210。类似地，下拉晶体管204的隔离电路可以是将下拉晶体管204耦合到输出节点O的第二隔离晶体管212。在操作中，这些隔离晶体管210和212可以由来自控制逻辑的相同控制信号选择性地激活。然而，本公开还构想了可以为隔离晶体管210和212中的每一者提供不同控制信号。
如上文所述，隔离晶体管210和212可以使用GO-TGX晶体管来提供，但是针对VGS和VDS具有不同偏置条件。在一个示例性实现中，VDS与核心晶体管(即，薄氧化物晶体管)的VDS相同，而VGS与厚氧化物晶体管的VGS相同。由此，来自控制逻辑的信号可以与一般将被提供用于厚氧化物晶体管的信号相同(例如，1.8V)，但是电源电压节点206和参考电压节点208之间的电压差仅需要是核心晶体管所要求的电压差(例如，1.2V或1.5V)。相应地，如上文所讨论的，这导致当隔离晶体管210和212导通时这些器件有增加的驱动电流，但仍然经由用于隔离器件的GO-TGX晶体管的减小的沟道长度所提供的面积减小而享有减小的电容。
如图2中所示，隔离晶体管210和212可以使用NMOSFET晶体管来实现。本公开还构想了PMOSFET晶体管也可以被使用。在此类情况中，来自控制逻辑的信号会被反相以提供正确的控制信号以按需选择性地激活隔离晶体管210和212。然而，在一些方面，出于多种原因，NMOSFET晶体管可以是优选的。一个原因可以是尺寸。例如，在一些技术节点中，NMOSFET器件可以小于对应的PMOSFET器件，并且由此隔离晶体管所需的面积量可以被最小化。另一个原因可以是易于集成。例如，NMOSFET器件的栅极过偏置通常将要求使用正电源电压来偏置器件和基板，而正电源电压在IC中更加普遍可用。相反，PMOSFET晶体管的栅极过偏置可以要求负偏置电压和对基板的特殊偏置，基板通常必须绑定到IC中的最负电压以防止结的意外正向偏置。由此，NMOSFET器件的栅极过偏置在典型IC中可以更容易达成。
同样如图2中所示，输出驱动器108还可以包括在输出节点O和下拉晶体管204之间的阻抗匹配电阻器电路214以改进跨较宽焊盘电压范围的输出驱动器阻抗线性度。电阻器电路214可以使用在输出节点O和参考节点208之间的一个或多个电阻器来实现。然而，此类电阻器电路在一些方面可能不是必要的，因为GO-TGX晶体管的栅极过偏置可以导致跨焊盘电压范围的必要线性阻抗。具体而言，下拉隔离器件用栅极过偏置在线性/三极管工作区域中深处操作而非在饱和工作区域中操作。因此，通过GO-TGX晶体管的电流(以及由此其阻抗)变得高度取决于电压。因此，在GO-TGX晶体管的栅极过偏置的情况下，输出驱动器108在一些方面可以具有极佳的阻抗线性度而不要求包括阻抗匹配电阻器电路214。
输出驱动器108(如图2中实现的)如下进行操作。首先，若连接到输出节点O的I/O焊盘要被用来提供输出信号，则控制逻辑可以向隔离晶体管210和212提供信号以将这些器件导通。例如，在输出驱动器108的情况中，控制逻辑提供“1”，其导通隔离晶体管210和212。如上文所述，因为需要栅极过偏置，所以可以用对应于厚氧化物器件的电压来提供“1”。
同一时期，在晶体管202和204的栅极节点处从IC的核心逻辑(或居间电路)接收要输出的信号(例如，一个或多个“1”和“0”信号)。若接收到的信号是“0”，则上拉晶体管202被导通而下拉晶体管204被截止。由此，因为隔离晶体管被导通，所以上拉晶体管202可以将输出节点O(以及由此将连接到输出节点O的I/O焊盘)拉到电源电压节点206处的电压(例如，VDD)。若接收到的信号是“1”，则上拉晶体管202被截止而下拉晶体管204被导通。由此，下拉晶体管204可以将输出节点O(以及由此将连接到输出节点O的I/O焊盘)拉到参考电压节点208处的电压(例如，VDD)。
最后，一旦没有信号要输出或I/O焊盘不再被用来提供输出信号(例如，将被用于输入信号)，则控制逻辑向隔离晶体管210和212提供不同信号以将它们截止。例如，在输出驱动器108的情况中，控制逻辑提供“0”，其截止隔离晶体管210和212。
现在转向图3，示出了操作根据本公开的一方面的IC(诸如IC 100)的方法300。方法300可以涉及在步骤302，为耦合到I/O节点(诸如输出节点O)的上拉电路(诸如上拉电路116)提供第一隔离电路(诸如隔离电路120)。方法300还可以涉及在步骤304，为耦合到I/O节点(诸如输出节点O)的下拉电路(诸如下拉电路118)提供第二隔离电路(诸如隔离电路122)。如上文所述的，隔离电路可以使用GO-TGX晶体管来实现，如上文针对图2所讨论的。
方法300可以进一步涉及在步骤306，确定I/O节点应当处于输入模式还是输出模式。该确定可以用数种方式作出。例如，参照回图1，控制逻辑114可以从核心逻辑电路102接收指示I/O节点的模式(例如，I/O焊盘104的模式)的特定信号。由此，若接收到该特定信号，则控制逻辑114可以确定I/O焊盘将被用于输出模式而非输入模式。在另一示例中，控制逻辑114可以配置成监视从核心逻辑电路102去往输出驱动器108的信号。若此类信号看上去是输出信号，则控制逻辑114可以确定I/O焊盘将被用于输出模式而非输入模式。
参照回图3，方法300可以涉及在步骤308，若I/O节点被确定为处于输入模式，则将隔离电路操作成将上拉和下拉电路与I/O节点隔离。例如，参照图1，控制逻辑114可以生成使隔离电路120和122分别将电路116和118与输出节点O和I/O焊盘104解耦合或隔离的信号。
方法300还可以涉及在步骤310，若I/O节点被确定为处于输出模式，则将隔离电路操作成将上拉和下拉电路耦合到I/O节点。例如，参照图1，控制逻辑114可以生成使隔离电路120和122分别将电路116和118耦合到输出节点O和I/O焊盘104的信号。如上文针对图2所述，这些信号被配置成提供隔离电路中的欠驱动晶体管的栅极过偏置。
最后，方法300可以涉及若I/O节点被确定为处于输出模式，则操作上拉和下拉电路以生成用于I/O节点的信号。例如，参照回图1，核心逻辑114可以生成信号以选择性地操作上拉电路116和下拉电路118来向I/O焊盘104提供电压。
虽然本技术主要是针对输出驱动器的实现来描述的，但是本技术并不限于此。在其他方面，欠驱动晶体管的栅极过偏置可以在其他类型的电路中使用。
例如，具有栅极过偏置的GO-TGX晶体管可以替代电阻器使用。如上文所述，具有栅极过偏置的GO-TGX晶体管在三极管区域中操作并由此提供高度取决于电压的阻抗。在一些方面，该关系是线性的。在一个特定示例中，如图4A中所示，差分NMOS放大器400中的电阻器402可以用具有栅极过偏置的GO-TGX晶体管406来代替以提供具有有源负载的差分NMOS放大器404，如图4B中所示。此外，GO-TGX晶体管通常将具有比类似大小的电阻器器件低的电阻。相应地，这意味着，通过使用具有栅极过偏置的GO-TGX晶体管来代替常规电阻器器件，可以用相比于常规基于电阻器的设计利用较少数目的并联器件的设计来达成低目标阻抗。
在另一示例中，具有栅极过偏置的欠驱动晶体管可以被用于其他类型的其中较小面积或电容将会有益的I/O器件。例如，如图5中的电路500所示，具有栅极过偏置的欠驱动晶体管502可以被用作核心逻辑504的功率选通脚开关。类似于上文讨论的输出驱动器，欠驱动晶体管可以被用作核心晶体管逻辑中连接在一起或连接到共用电路的各部分之间的隔离器件。使用欠驱动晶体管由此允许提供良好的隔离，同时提供相对较低的电容(如在输出驱动器中)，特别是在核心逻辑的部分具有比核心器件容限高但是比欠驱动晶体管的栅极偏置电压低的电源VDD的情况中。
本领域技术人员将领会，结合本文公开所描述的各种解说性逻辑框、模块和电路可被实现为电子硬件或者电子硬件和计算机软件的组合。为清楚地说明硬件与软件的这一可互换性，各种解说性组件、框、模块、和电路在上面是以其功能性的形式作一般化描述的。此类功能性是被实现为硬件还是软件取决于具体应用和施加于整体系统的设计约束。技术人员可针对每种特定应用以不同方式来实现所描述的功能性，但此类实现决策不应被解读为致使脱离本公开的范围。
提供对本公开的先前描述是为使得本领域任何技术人员皆能够制作或使用本公开。对本公开的各种修改对本领域技术人员而言将容易是显而易见的，并且本文中所定义的普适原理可被应用到其他变型而不会脱离本公开的精神或范围。由此，本公开并非旨在被限定于本文中所描述的示例，而是应被授予与本文中所公开的原理和新颖特征相一致的最广范围。

Claims (24)

1.一种电子电路，包括：
用于将输入/输出I/O节点上拉到第一电压的上拉晶体管；
用于将所述上拉晶体管耦合到所述I/O节点的第一隔离晶体管；
用于将所述I/O节点下拉到第二电压的下拉晶体管；以及
用于将所述下拉晶体管耦合到所述I/O节点的第二隔离晶体管，
其中所述上拉晶体管和所述下拉晶体管包括支持第一最大漏源电压和第一最大栅源电压的第一金属氧化物半导体晶体管MOSFET器件，并且其中所述第一隔离晶体管和所述第二隔离晶体管包括支持所述第一最大漏源电压和大于所述第一最大栅源电压的第二最大栅源电压的第二MOSFET器件，并且其中第二栅源电压被施加于所述第一和第二隔离晶体管的栅极电极处，其中所述第二栅源电压被配置在大于所述上拉晶体管和下拉晶体管的第一栅源电压的电压电平处，其中所述第一隔离晶体管和所述第二隔离晶体管在相对于所述第一隔离晶体管和所述第二隔离晶体管的源极节点和漏极节点的过偏置情况中操作。
2.如权利要求1所述的电子电路，其中，第一漏源操作电压和所述第一栅源电压是相同的。
3.如权利要求1所述的电子电路，其中，第一漏源操作电压和所述第二栅源电压配置成使得所述第二MOSFET器件在三极管工作区域中操作。
4.如权利要求1所述的电子电路，其中，所述上拉晶体管包括P型MOSFET器件，而所述下拉晶体管包括N型MOSFET器件。
5.如权利要求1所述的电子电路，其中，所述第一隔离晶体管和所述第二隔离晶体管中的每一者包括N型MOSFET器件。
6.如权利要求1所述的电子电路，进一步包括与所述第二隔离晶体管串联的至少一个电阻器。
7.如权利要求1所述的电子电路，进一步包括用于选择性地激活所述第一隔离晶体管和所述第二隔离晶体管的逻辑装置。
8.如权利要求1所述的电子电路，进一步包括与所述下拉晶体管串联的电阻电路。
9.一种电子电路，包括：
用于将输入/输出I/O节点上拉到第一电压的上拉晶体管；
用于将所述上拉晶体管耦合到所述I/O节点的第一隔离晶体管；
用于将所述I/O节点下拉到第二电压的下拉晶体管；以及
用于将所述下拉晶体管耦合到所述I/O节点的第二隔离晶体管，其中
所述上拉晶体管和所述下拉晶体管包括支持第一最大漏源电压和第一最大栅源电压的第一金属氧化物半导体晶体管MOSFET器件，并且其中所述第一隔离晶体管和所述第二隔离晶体管包括支持所述第一最大漏源电压和大于所述第一最大栅源电压的第二最大栅源电压的第二MOSFET器件，其中所述第二最大栅源电压被施加于所述第一和第二隔离晶体管的栅极电极被配置成在过偏置情况中操作所述第一隔离晶体管和所述第二隔离晶体管；并且其中
每一个所述第一MOSFET器件具有第一栅极氧化物厚度和第一沟道长度，其中每一个所述第二MOSFET器件具有第二栅极氧化物厚度和第二沟道长度，其中所述第一沟道长度和所述第二沟道长度基本上相同，并且其中所述第二栅极氧化物厚度基本上大于所述第一栅极氧化物厚度。
10.一种集成电路IC，包括：
内部电路系统；
输入/输出I/O焊盘；
用于基于所述I/O焊盘处的外部输入信号来向所述内部电路系统提供内部输入信号的输入装置；以及
用于基于来自所述内部电路系统的内部输出信号和第一偏置电压来在所述I/O焊盘处提供外部输出信号的输出装置，所述输出装置配置用于选择性地将所述I/O焊盘分别上拉到第一参考电压或下拉到第二参考电压，以及
用于基于至少一个隔离控制信号和第二偏置电压来选择性地将所述输出装置与所述I/O焊盘隔离的隔离装置；以及
其中所述输出装置被配置成针对所述第一偏置电压支持第一最大偏置电压以及针对所述内部输出信号支持第一最大控制电压，并且
其中所述隔离装置被配置成针对所述第二偏置电压支持所述第一最大偏置电压以及针对所述至少一个隔离控制信号支持大于所述第一最大控制电压的第二最大控制电压，其中所述第二最大控制电压被施加在所述用于隔离的装置中的隔离晶体管的栅极电极处，其中所述第二最大控制电压被配置在大于施加于所述用于输出的装置第一最大控制电压的电压电平处以使得所述隔离晶体管在过偏置情况中操作。
11.如权利要求10所述的集成电路IC，其中，第一漏源操作电压和第一栅源电压是相同的。
12.如权利要求10所述的集成电路IC，其中，第一漏源操作电压和第二栅源电压配置成使得所述隔离晶体管在三极管工作区域中操作。
13.一种集成电路IC，包括：
内部电路系统；
输入/输出I/O焊盘；
用于基于所述I/O焊盘处的外部输入信号来向所述内部电路系统提供内部输入信号的输入驱动器；以及
用于基于来自所述内部电路系统的内部输出信号来在所述I/O节点处提供外部输出信号的输出驱动器，所述输出驱动器包括用于选择性地将所述I/O焊盘分别上拉到第一参考电压或下拉到第二参考电压的上拉晶体管和下拉晶体管、用于选择性地将所述上拉晶体管与所述I/O焊盘隔离的第一隔离晶体管、以及用于选择性地将所述下拉晶体管与所述I/O焊盘隔离的第二隔离晶体管；以及
其中所述上拉晶体管和所述下拉晶体管包括支持第一最大漏源电压和第一最大栅源电压的第一金属氧化物半导体晶体管MOSFET器件，并且其中所述第一隔离晶体管和所述第二隔离晶体管包括支持所述第一最大漏源电压和大于所述第一最大栅源电压的第二最大栅源电压的第二MOSFET器件，并且其中
第二栅源电压被施加于所述第一隔离晶体管和所述第二隔离晶体管的栅极电极，其中所述第二栅源电压被配置在大于所述上拉晶体管和下拉晶体管的第一最大栅源电压的电压电平处以使得所述第一隔离晶体管和所述第二隔离晶体管在相对于所述第一隔离晶体管和所述第二隔离晶体管的源极节点和漏极节点的过偏置情况中操作。
14.如权利要求13所述的集成电路IC，其中，所述上拉晶体管包括P型器件，而所述下拉晶体管包括N型器件。
15.如权利要求13所述的集成电路IC，其中，所述第一隔离晶体管和所述第二隔离晶体管中的每一者包括N型器件。
16.如权利要求13所述的集成电路IC，进一步包括与所述第二隔离晶体管串联的至少一个电阻器。
17.如权利要求13所述的集成电路IC，进一步包括用于选择性地激活所述第一隔离晶体管和所述第二隔离晶体管的控制逻辑。
18.如权利要求17所述的集成电路IC，其中，所述控制逻辑被配置用于响应于从所述内部电路系统去往所述输出驱动器的信号来选择性地激活所述第一隔离晶体管和所述第二隔离晶体管。
19.如权利要求13所述的集成电路IC，其中，每一个所述第一MOSFET器件具有第一栅极氧化物厚度和第一沟道长度，其中每一个所述第二MOSFET器件具有第二栅极氧化物厚度和第二沟道长度，其中所述第一沟道长度和所述第二沟道长度基本上相同，并且其中所述第二栅极氧化物厚度基本上大于所述第一栅极氧化物厚度。
20.一种用于保护输出驱动器的方法，所述输出驱动器耦合到集成电路IC的输入/输出I/O焊盘并且包括上拉晶体管和下拉晶体管，所述上拉晶体管和下拉晶体管包括第一金属氧化物半导体晶体管MOSFET器件，所述第一MOSFET器件支持第一最大漏源电压和第一最大栅源电压并配置用于选择性地将所述I/O焊盘分别上拉到第一电压或下拉到第二电压，所述方法包括：
提供用于将所述上拉晶体管耦合到所述I/O焊盘的第一隔离晶体管和用于将所述下拉晶体管耦合到所述I/O焊盘的第二隔离晶体管，所述第一隔离晶体管和所述第二隔离晶体管中的每一者包括第二MOSFET器件，所述第二MOSFET器件支持所述第一最大漏源电压和大于所述第一最大栅源电压的第二最大栅源电压，并且其中
第二栅源电压被施加于所述第一和第二隔离晶体管的栅极电极，其中所述第二栅源电压被配置在大于所述上拉晶体管和下拉晶体管的第一最大栅源电压的电压电平处，以使得所述第一隔离晶体管和所述第二隔离晶体管在相对于所述第一隔离晶体管和所述第二隔离晶体管的源极节点和漏极节点的过偏置情况中操作；以及
当所述I/O焊盘被用于输入模式时，停用所述第一隔离晶体管和所述第二隔离晶体管；以及
当所述I/O焊盘被用于输出模式时，激活所述第一隔离晶体管和所述第二隔离晶体管。
21.如权利要求20所述的方法，进一步包括经由所述IC的控制逻辑，基于从所述IC的核心逻辑去往所述控制逻辑的信号，确定所述I/O焊盘是否处于所述输入模式和所述输出模式之一中。
22.如权利要求20所述的方法，进一步包括经由所述IC的控制逻辑基于从所述IC的核心逻辑去往所述输出驱动器的信号，确定所述I/O焊盘是否处于所述输入模式和所述输出模式之一中。
23.如权利要求20所述的方法，进一步包括选择第一漏源操作电压和所述第二栅源电压以使得所述第二MOSFET器件在三极管工作区域中操作。
24.如权利要求20所述的方法，其中，所述提供进一步包括：
将每一个所述第二MOSFET器件选择成具有与所述第一MOSFET器件的沟道长度基本相同的沟道长度，以及
将每一个所述第二MOSFET器件选择成具有基本上大于所述第一MOSFET器件的栅极氧化物厚度的栅极氧化物厚度。
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