TW200422814A - Delay producing method, delay adjusting method based on the same, and delay producing circuit and delay adjusting circuit applied with them - Google Patents

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200422814 五、發明說明（l) "~— 一、 【發明所屬之技術領域】 本發明係有關於應用在數位鎖相迴路（Digi tal

Locked Loop，DLL)電路或是其他設置在半導體積體電路 上之電路的延遲產生方法，以及根據此方法產生的延遲調 整方法’更有關於和前述各方法併用之延遲產生電路與延 遲調整電路。 ^ 二、 【先前技術】 有關於數位訊號之延遲產生的技術在 JP-A-2001-56723 或是 JP-A-2001-111394 有所揭露。 第1A與第1 B繪示了一電路圖，用以說明利用 JP-A-2 00 1 -5 672 3中所揭示之延遲電路的傳統延遲調整電 路之基本功能。另外，此延遲調整電路亦在此論文集有所 揭露”2002 VLSI Symposium Thesis No·9-1 A1-Gb/s/pin 512-Mb DDRII SDR AM using a digital DLL and a slew-rate-controlled output buffer ; Tatsuya Matano e t a 1 ·丨丨。 此延遲調整電路包含彼此串聯的第一級至第N級延遲 元件’並且輸入一時脈訊號（時脈訊號輸入）。這些延遲元 件在一多級結構中以Dl、D2…、Dn、D(n + 1)表示，其中 N〉n，且η為不小於4的一自然數，而N是不小於7的一自然 時脈訊號被輸入至第1級延遲元件D1的一輸入端。在 這種狀況下’一延遲產生電路透過一選擇器S的作用輸出

200422814 五、發明說明（2) :數級延遲訊號（偶）以及一奇數級延遲訊號（奇）。一延 遲，調電路2合成上述之偶數級延遲訊號以及奇數級延遲 訊號f給T —微調以製造並輸出-内部時脈訊號(CLK)。 牛例來說’第2圖繪示了 一數位鎖相迴路電路 =階段電路3與延遲調整電則之―輸人端串聯，而—相 =電路4並聯於初始階段電路3之—輸人端以及延遲調整 ?:之一輸出端。在此鎖相迴路電路中，假定鎖相迴路 週/月内被鎖疋住，則總延遲的最小值不可大於一週 ^ ’而Λ總延遲等於初始階段電路3 &延遲與延遲產生電 之延遲的總和。在以往的論文中，鎖相迴路電路 :延遲被設為兩週期以處理高速動作。然@，當延遲 元件的數目增加且因電源供應雜訊而造成的延遲 良化亦會變長’而增加訊號抖動的狀況，目此有必要將鎖 插目=鎖定在1期的延遲中。即使將鎖相迴路設計為兩 番2 +延遲，當動作更加快的時候，便必須降低鎖相迴路 電路本身的延遲。 2為延遲調整電路丨中之一較好的例子，之前的論文 M I 到一種結構，此種結構中偶數級的延遲訊號和奇數 1 、，延遲。訊號都選自256級的延遲。當延遲產生電路由* : 、選^睪器所組成時’每個選擇器都從四個輸入訊號中選 並輸出’第3圖概要性的繪示了從2 5 6級的延遲中選 —兩延遲之一等級性結構，其中延遲每四個為一群組，而 母個4 :1選擇器從四個延遲中選擇其一。 在則述之延遲調整電路中，為了完整的處理近年來逐 200422814 五、發明說明（3) 漸增加的鎖相迴路電路戶 生電路中的延遲級之數目作：率、，必須增加延遲產 會有-問題產±，也就θ 延遲級之數目增加時 選擇器的總數目增增加’而 作的效能降低。舉例來；果成延遲調整之基本動 之延遲為4個一組並吏在的示的結構巾，256級 輪中p白人/二、+.用4 . 1的選擇器，雖然最後一級的 f師所4 3 A 9= β二之級數目中’但就如熟知電路設計之工 ίϊΓ二=?晶體被使用在延遲的輸出時，會增 基本動作的速度。很大的選擇器上，結果將會降低 三、【發明内 因此本發 即使在延遲級 容】 和選擇級的 在選擇器的延遲，以提供 本發明的另一目的係 的一種延遲調整方法。 本發明的又一目的係 在延遲級和選擇級的數目 擇器的延遲， 本發明的 :6!目的之一係為提供-種延遲產生方法 以提供一穩 再一目的為 之一種延遲調整電路。 明之一態樣 第一級至第 數目增加之情況下，/亦能夠縮小 一穩定以及快速的動作。 為提供基於前述之延遲製造方法 為提供一種延遲產生電路，即使 下’亦能夠縮小在選 定以及快迷的動作。 提供包含了前述之延遲產生電路 根據本發 用彼此連接之 ’提供了 一蘇？ n、s? + χτ 種延遲產生方法，使 Ν級延遲元件日a 士〆 千且§ 一時脈訊號被

I麵 第9頁 200422814 五、發明說明（4) 輸入至第一級延遲元件之一輸入蠕時，由來自偶數級延遲 元件之—時脈訊號製造出一偶數級延遲訊號，由來自奇數 級延遲元件之一時脈訊號製造出—奇數級延遲訊號。此延 ^製造方法包含使用第一級以及第二級至第N級選擇器， 攻些選擇器與延遲元件以及輸出係為一對一之關係，且每 一，出係選擇自兩輸入，使用對應於延遲元件之一輸入作 為每一第一級至第N級選擇器之輪入的其中之一，使用來 自。下一級選擇器的一輸出作為每—第一級至第n-j級選擇 ，之其他輸入，輸出來自該第一級選擇器之偶數級延遲訊 號’以及輸出來自該第二級選擇器之奇數級延遲訊號。 根據本發明之另一態樣，提供了 一種基於上述之延遲 產生方法的延遲調整方法，包含合成偶數級延遲時脈訊號 以及奇數級延遲時脈訊號並給予一微調以製造並輸出一内 部時脈訊號。 根據本發明之又一態樣’提供了 一種延遲產生電路， 包含彼此串連之第一級至第Ν級延遲元件，當一時脈訊號 被輸入至第一級延遲元件之一輸入端時，來自偶數級延遲 元件之一時脈訊號製造出一偶數級延遲訊號，來自奇數級 延遲元件之一時脈訊號製造出一奇數級延遲訊號。此延遲 產生電路包含第一級以及第二級至第Ν級選擇器，這些選 擇器與這些延遲元件係為一對一之關係，且每一選擇器具 有兩輸入端以及一輸出端，其中每一第一級至第Ν級選擇 器的輸入端其中之一連接至相對應的延遲元件之一輸入 端，每一第一級至第（Ν-1)級選擇器的另一輸入端連接至

下_選擇H的輪出4 ’偶數級 出遲訊號由第二級選擇“ΐ 選擇器輪 產生電= =樣；；…種使用前述之延遲 成偶數級延遲時脱 2 a 延遲微調電路，用以合 〜殊崎脈訊號以及奇數級证 口 微調以製造並輸出—㈣時脈訊號。時脈訊號並給予一 根據本發明之再一態樣，提供 包含彼此串⑽級延遲元件以^選種延遲I生電路， -時脈訊號被輸入第一級延遲元件之擇二，在此情況下當 來自一外部控制電路的一切輸入端時，將反應 自N級延遲元件之於 、控制汛旒而切換性的選擇來 -偶數級延遲時脈’1品之延遲元件的延遲，藉此輸出 遲產生電路中之選摆及厂奇數級延遲時脈訊號，在延 出兩輸入其中之一，人·/之選擇器，用以選擇性的輸 擇器，以接收來自笛^合彼此連接之供偶數級使用的選 及來自第二級二第]一二延遲元件之輸入端的-輸出、以 輸入序列，這此輪出夾 遲70件之輸出端的輸出作為一 隔-個者，級延遲元件之輸出入區的每間 擇器的輸出，作為另一 一級以及前一級選擇器之後的選 擇器所取得的偶數級延c ’藉此使得由偶數級之選 換性的選擇，以通過第:f脈訊號可被切換控制電路做切 聯之供奇數級使選擇11並輸出’更包含彼此串 之輸入端的一輸出、以^器，以接收來自第一級延遲元件 輸出端的輸出作為一Ϊ自第三級至第N級延遲元件之 m 序列，這些輸出來自N級延遲元

200422814 發明說明（6) 件之輸出入區的每間隔一個者，更接收來自第二級以及前 一級選擇器之後之選擇器的輸出，作為另一輸入序列，藉 此使得由奇數級之選擇器所取得的偶數級延遲時脈訊號可 被切換控制電路做切換性的選擇，以通過第一級選擇器並 輸出。 四、【實施方式】 请參考第4圖’此圖繪示了本發明之包含一延遲產生 電路的延遲調整電路之較佳實施例。 延遲產生電路11包含了彼此串聯的第一級至第N級延 遲元件D1、D2、...1)(11-1)、Dn、D(n + l)、D(n + 2)."DN，以 及與D1至DN呈一對一關係之第一級和第二級至第1^級選擇 器SI、S2、S3".Sn、S(n + l)、S(n + 2)、S(n + 3)".SN。每個 選擇器SI至SN具有兩輸入端以及一輸出端。 每個S1至S(N-l)之選擇器之一輸入端連接至相對應的 延遲元件D1至DN其中之一之輸入端。而每個^至“^丨彡之 選擇器之另一輸入端連接至下一級選擇器的輸出端。 第N級選擇器SN之一輸入端連接至第n級延遲元件_之 一輸入端。第N級選擇器SN之其他輸入端被省略。在此情 況下，第N級選擇器SN將被視為一特殊的選擇器。 延遲產生電路11更包含第N+1級選擇器S(N+1)。第N + 1 級選擇器S(N + 1)之一輸入端連接至第n級延遲元件]之一 輸入端。第（N + 1)級選擇器S(N + 1)之其他輸入端被省略。 在此情況下，第（N + 1)級選擇器S(N+1)將被視為一特殊的

200422814 五、發明說明（7) 選擇器。 每個S1至S(N + 1)之選擇器根據來自外部控制電路13之 一切換控制訊號，切換性的選擇相對應之延遲元件的延 遲。在第4圖所示之延遲產生電路1 1的多級結構中，N>n， η是不小於四的自然數，而n是不小於七的自然數。 一時脈訊號被輸入至（時脈訊號輸入）第一級延遲元件 D1的輸入端。而反應此時脈訊號，延遲產生電路丨丨從來自 偶數級延遲元件之一時脈訊號製造出一偶數級延遲訊號 (偶），且從來自奇數級延遲元件之一時脈訊號製造出一奇 數級延遲訊號（奇）。偶數級延遲訊號自第一級選擇器s丨^ 輸出端輸出，而奇數級延遲訊號自第二級選擇器§2之轸 端輸出。 如 來自延遲產生電路11之偶數級延遲訊號和奇數級延 訊號被提供給延遲微調電路2 ,在此兩訊號彼此合成，且 被給予一微調並作為内部時脈訊號輸出。 每個選擇器S1至S(N+1)為一2 選擇性的輸出兩輸入其中之一。」 底下將更詳盡的敘述選擇器slsS(N+1)。

S ( N Η )之位於另 的輸出端。 輸入端，各自連接於下一級選擇器 200422814 五、發明說明（8) 一 而且，延遲產生電路11被設計為第一級至第N級延遲 元件之延遲總數彼此相等，以及偶數級選擇器s丨、S3、Sn 和奇數級選擇器S2、S(n + 1)之總數變為N + 1或更少。 抑在延遲调整電路中的延遲產生電路11使用雙級的選擇 器結構，其中2 :1之選擇器作為供偶數級使用之選擇器以 ，供奇數級使用之選擇器，因此可允許偶數級延遲訊號和 可數級延遲訊號的延遲輸出。舉例來說，作為供偶數級使 用之選擇器的第η級選擇器仏將被輸入第n—丨級延遲元件 D(n-1)之輸出以及第η + 2級延遲元件s(n + 2)之輸出，而作 為供奇數級使用之選擇器的第^!級選擇器§11+1將被輸入 第η級延遲元件Dn之輸出以及第n + 3級延遲元件s(n + 3)之輸 出。根據此結構’作為第一輸出的偶數級延遲訊號可透過 第一級選擇器S1獲得，而作為第二輸出的奇數級延遲訊號 可透過第二級選擇器S2獲得。 當選擇器為上述之雙級選擇器結構時，在第4圖所示 之延遲調整電路之最短路徑為從延遲元件D1之輸入端提供 輸入時脈訊號（時脈訊號輸入）至作為供偶數級使用之選擇 器的選擇器S1。因為僅有第一級選擇器31的延遲，所以可 以得到最小的延遲。即使增加了其他延遲元件D2至⑽的延 遲，因為是接替性的增加，因此不會影響透過最短延遲路 徑得到的最小延遲。 晴參考第5圖’將敘述延遲產生電路11的延遲動作。 在此假設每個延遲元件D1至DN的延遲總數（延遲值）為 td ’母個選擇器S1至S(N + 1)的延遲總數（延遲值）為&，而

第14頁 五、發明說明（9) - ---- 輸入時脈訊號（時脈訊號輸入）的切換時間是〇ns。 在基本之動作中，偶數級延遲時脈(偶）及奇數級 延遲訊號（奇）自延遲產生電路u輸出。假設延遲調整電路 包含適用於數位鎖相迴路電路上的延遲產生電路n。當延 遲元件Dn和D(n+1)的延遲分別被來自外部的一切換控二气 號在選擇器SU+1)和S(n + 2)選擇時，若數位鎖相迴路之鎖 ，區域被延遲，則延遲元件D(n + 2)*D(n + 1)的延遲分別被 來自外部的一切換控制訊號在選擇SS(n + 3)*s(n+2)選 擇，延遲元件D(n+2)和D(n+3)的延遲分別被來自外部的一 切換控制訊號在選擇器S(n+3)和S(n + 4)選擇，以此類推， :偶數級延遲訊號和一奇數級延遲訊號不斷的在彼此間切 卯在這種情況下，在一開始，作為供偶數級使用之選擇 态’第級選擇器31以及作為供奇數級使用之選擇器的第 =選擇器S2選擇延遲元件端（八端），而其他選擇器以至 %選擇了選擇器輸出端（B端）。結果，偶數級延遲訊號之 延遲變為ts，而奇數級延遲訊號之延遲變 而作為供奇數級使用之選擇器的第一級選擇器S2以及 2為供偶數級使用之選擇器的第一級選擇器S3選擇延遲元 2端(A端），而其他選擇器31和^至別選擇了選擇器輸出 端）。結果’偶數級延遲訊號之延遲變為2ts + 2td，而 苛數級延遲訊號之延遲變為ts + td。 你i且作為供偶數級使用之選擇器的第二級選擇器S3以及 為供奇數級使用之選擇器的第二級選擇器S4選擇延遲元 200422814 五、發明說明（10) 一 1 ~ 件端（A端）’而其他選擇器si、s2、S5和S6選擇了選擇器 輸出知（B端）。結果，偶數級延遲訊號之延遲變為 2ts + 2td ’而奇數級延遲訊號之延遲變為2ts + 3t(J。 同樣的’作為供奇數級使用之選擇器的第二級選擇器 S4以及作為供偶數級使用之選擇器的第三級選擇器s5選擇 ^遲疋件端（A端），而其他選擇器31至33和36選擇了選擇 器輸出端（B端）。結果，偶數級延遲訊號之延遲變為 3ts + 4td，而奇數級延遲訊號之延遲變為+ 。 Μ = Ϊ所㉛，在前述的延遲調整電路中，偶數級延遲 訊號和奇數級延遲訊號替代柯 虛ϋ hi 代性的改變。而兩信號之間的延 遲差距變為td或td + ts。通常td得A紹料· ^ λ 4- ^ « ， 巾馬絕對大於（dominant over)ts(Bptd>ts)。因此，证、® u 妒％二、+、 遲差距幾乎變為常數。 相迴路雷敗少乃整電路適用於第2圖所示之數位鎖 祁沿路電路。在此狀況下，若+ ^ 声，μ遞々处aa ▲ & 要/函盖大約1 0 n s的緩慢速 厪，延遲το件的級數目將變得 ^ ^ 初始階段電路3+Nx td+Nx ts之'二大。在Ν級之情況下， 電路之最大值。若需要更多的^遲為鎖住數位鎖相迴路 之級數目（總數目）。 、遲，就必須增加延遲元件 另一方面，數位鎖相迴路電 期時降低。而且，雖然前述之實所須的解析度可在低週 之延遲總數td被設為彼此相等，^例中的延遲元件D1至⑽ 數。 ’仍可能具有不同的延遲總 凊參考第6圖，此圖敘述了 路的另一延遲產生電路12。 、 於前述之延遲調整電

200422814 五、發明說明（11) 結合第4圖所示的延遲微調電路2，延遲產生電路12亦 構成一延遲微調電路。在此實施例中，每個延遲元件D〗至 D(m-1 )具有一相等的延遲總數而每個其他延遲元件^至麗 具有一相等的延遲總數且大於延遲元件D1至D(m-1)之延遲 總數。 透過延遲產生電路12的配置’延遲元件具有不同的延 遲總數，亦有可能在不增加延遲元件之級數量（總數量）的 情況下，處理低週期。附帶一提，雖然在前面的例子中描 述延遲元件具有不同的延遲總量，但延遲元件亦可具有三 或多種延遲總數。 根據前述之延遲微調電路，延遲可被調整為相等於每 個選擇器之延遲總數ts的總和之最小值，因此可達到高速 的動作。而延遲元件和選擇器可設計成彼此為一對一之關 係因此將不會影響延遲的最小值。所以，即使在延遲級和 選擇級的數目增加之情況下’亦能夠縮小在選擇器的延 遲，以提供一穩定以及快速的動作。而且，若使延遲產生 電路中的延遲元件具有不同的延遲總數，可在不增加延遲 元件之級數量（總數量）的情況下，處理低週期。

第頁 200422814 圖式簡單說明 五、【圖式簡單說明】 第1A圖為一-^ , 基本功能； 方4圖，描述了習知延遲調整電 路之 第1B圖為—時序圖，緣示路的相關訊號之波形； 第1八圖所示之延遲調 ㈣il圖為一電路方塊圖，繪示了包含第u 遲调整電路的鎖相迴路電路； 匕3第U圖所.之 第3圖為一延遲產生電路的線 位於應用在第2圖所示之继相狄 ^ 延遲產生電 内· 7下之鎖相迴路電路的延遲調整電路 盡上圖為一電路方塊圖，繪示了本發明之包含 產生=的延遲調整電路之較佳實施：； ^ „ IΛ^ ^, 4 ffl m ^ ^ ^ ^ <延遲產生電路的延遲動作·以及 遲，Γ電圖路V方塊電路圖，緣示了適用於第4圖所示之延 遲凋整電路的另一延遲產生電路。 Φ 延遲 單說明： 1延遲調整電路 2延遲微調電路 3初始階段電路 4相比較電路 10延遲產生電路 11延遲產生電路 _

W 第18頁

200422814 圖式簡單說明 1 2 延遲產生電路 1 3 外部控制電路

第19頁

Claims (1)

1. 200422814 六、申請專利範圍 1· 一種延遲產生方法，使用彼此串聯之第一級至第N 級延遲元件且，當一時脈訊號被輸入至該第一級延遲元件 之一輸入端時，由來自該偶數級延遲元件之一時脈訊號製 造出一偶數級延遲訊號，由來自奇數級延遲元件之一時脈 訊號製造出一該奇數級延遲訊號，該延遲製造方法包含： 使用第一級以及第二級至第N級選擇器，該些選擇器 與違些延遲元件以及輸出係為一對一之關係’且每一該輪 出係選擇自兩輸入； 使用對應於該些延遲元件之一輸入作為每一該些第一 級至第N級選擇器之輸入的其中之一； 使用來自下一級5亥選擇器的一輸出作為每一該第_級 至第N-1級選擇器之其他輸入； 輸出來自該第一級選擇器之該偶數級延遲訊號；以及 輸出來自該第二級選擇器之該奇數級延遲訊號。 2 ·如申請專利範圍第1項所述之延遲產生方法，其中 該第一級至第N級延遲元件之延遲總數彼此相等。 3 ·如申請專利範圍第1項所述之延遲產生方法，其中 該第一級至第N級延遲元件具有不同的延遲總數。 4.、一種延遲調整方法，基於申請專利範圍第1項所述 之該延遲產生方法，包含合成該偶數級延遲時脈訊號以及 該奇數級延遲時脈訊號並給予一微調以製造並輸出一内部

   200422814 六、申請專利範圍 時脈訊號。 5· —種延遲產生電路，包含彼此串聯之第一級至第n 級延遲元件且，當一時脈訊號被輸入至該第一級延遲元件 之一輸入端時，由來自偶數級延遲元件之一時脈訊號製造 出一偶數級延遲訊號，由來自奇數級延遲元件之一時脈訊 號製造出一奇數級延遲訊號，該延遲產生電路包含·· 第一級以及第二級至第N級選擇器，該些選擇器與該 些延遲元件係為一對一之關係，且每一該選擇器具有兩輪 入端以及一輸出端， ， 其中每一該些第一級至第N級選擇器的該些輸入端其 中之一連接至相對應的該延遲元件之一輸入端，每一該此 第一級至第N-1級選擇器的另一輸入端連接至下—該選擇^ 器的該輸出端，該偶數級延遲訊號由該第一級選擇器輸 出’泫奇數級延遲訊號由該第二級選擇器輸出。 6·如申請專利範圍第5項所述之延遲產生電路， 该第一級至第N級延遲元件之延遲總數彼此相等。、 該 其中

   7 ·如申請專利範圍第5 第一級至第N級延遲元件 項所述之延遲產生電路 具有不同的延遲總數。 項所述 成該偶 8.、一種延遲調整電路，使用申請專利範圍] 之該延遲產生電路，包含—延遲微調電路，用以

   200422814 六、申請專利範圍 -- 數級延遲時脈訊號以及該奇數級延遲時脈訊號並給予一微 調以製造並輸出一内部時脈訊號。 、9. 一種延遲產生電路，包含彼此串聯的n級延遲元件 以及選擇器，在此情況下當一時脈訊號被輸入第一級延遲 元件之一輸入端時，將反應來自一外部控制電路的一切換 控制訊號而切換性的選擇來自該些N級延遲元件之輸出入 區的鑌些被給予之延遲元件的延遲，藉此輸出一偶數級延 遲時脈訊號以及一奇數級延遲時脈訊號，

   其中該些選擇器為2 :1之選擇器，用以選擇性的輸出 :輸入其中之一 ’並包含彼此串聯之供偶數級使用的選擇 器’以接收來自該第一級延遲元件之該輸入端的一輸出、 以及來自e亥些第二級至第N-i級延遲元件之輸出端的輸出 作為一輸入序列，該些輸出來自該些N級延遲元件之該些 輸出^區的每間隔一個者，更接收來自第二級以及前一=級 選擇器之後之選擇器的輸出，作為另一輸入序列，藉此使 得由該級之該選擇器所取得的該偶數級延遲時脈訊號可被 該切換控制電路做切換性的選擇，以通過該第一級選擇器 並輪出’更包含彼此串聯之供奇數級使用的選擇器，以接 收來自該第一級延遲元件之該輸入端的一輸出、以及來自 4些第二級至第N級延遲元件之輸出端的輸出作為一輸入 ^列’该些輸出來自該些N級延遲元件之該些輸出入區的 每間隔一個者，更接收來自第二級以及前一級選擇器之後 之選擇器的輸出’作為另一輸入序列，藉此使得由該級之

   200422814 六、申請專利範圍 該選擇器所取得的該奇數級延遲時脈訊號可被該切換控制 電路做切換性的選擇，以通過該第一級選擇器並輸出。 Ηί 第23頁