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CN108566180A - 一种产生两路延时的单延时链电路 - Google Patents

一种产生两路延时的单延时链电路 Download PDF

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CN108566180A
CN108566180A CN201810419782.0A CN201810419782A CN108566180A CN 108566180 A CN108566180 A CN 108566180A CN 201810419782 A CN201810419782 A CN 201810419782A CN 108566180 A CN108566180 A CN 108566180A
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CN
China
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delay
selector
chain
buffer circuit
circuit
Prior art date
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Pending
Application number
CN201810419782.0A
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English (en)
Inventor
冯博
梁福田
王鑫喆
朱晨曦
朱宇龙
金革
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University of Science and Technology of China USTC
Original Assignee
University of Science and Technology of China USTC
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Publication date
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/15—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
    • H03K2005/0015—Layout of the delay element
    • H03K2005/00156—Layout of the delay element using opamps, comparators, voltage multipliers or other analog building blocks

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Pulse Circuits (AREA)

Abstract

本发明公开了一种产生两路延时的单延时链电路，包括：延时链主链、第一缓冲电路、第二缓冲电路、第一选择器与第二选择器；其中：延时链主链的奇数输出端均与第一缓冲电路的输入端连接，延时链主链的偶数输出端均与第二缓冲电路的输入端连接；第一缓冲电路的输出端与第一选择器的输入端连接，第二缓冲电路的输出端与第二选择器的输入端连接；第一选择器对第一缓冲电路的输出信号进行选通，第二选择器对第二缓冲电路的输出信号进行选通；第一选择器与第二选择器的输出即为延时链电路的两路输出。该电路通过在一条延时链上抽出两路相位相反的延时信号，代替了传统的两条相同延时链的电路，从而使两路延时信号的相对延时更加精确。

Description

一种产生两路延时的单延时链电路
技术领域
本发明涉及数字电路技术领域，尤其涉及一种产生两路延时的单延时链电路。
背景技术
目前，延时链电路在大规模数字电路中广泛应用。在延时锁相环、时间数字转换器等结构中，一个延时均匀的延时链电路至关重要。
现有的延时链电路多采用二至多条链的结构，这种结构的延时链延时的均匀性必然会受到工艺等因素的影响，这会影响整个延时链电路的精度、稳定性。延时链延时的均匀性是当前亟待解决的技术问题。
发明内容
本发明的目的是提供一种产生两路延时的单延时链电路，可以使两路延时信号的相对延时更加精确。
本发明的目的是通过以下技术方案实现的：
一种产生两路延时的单延时链电路，其特征在于，包括：延时链主链、第一缓冲电路、第二缓冲电路、第一选择器与第二选择器；其中：
所述延时链主链的奇数输出端均与所述第一缓冲电路的输入端连接，所述延时链主链的偶数输出端均与所述第二缓冲电路的输入端连接；
所述第一缓冲电路的输出端与所述第一选择器的输入端连接，所述第二缓冲电路的输出端与所述第二选择器的输入端连接；
所述第一选择器对所述第一缓冲电路的输出信号进行选通，所述第二选择器对所述第二缓冲电路的输出信号进行选通；所述第一选择器与所述第二选择器的输出即为延时链电路的两路输出。
由上述本发明提供的技术方案可以看出，通过在一条延时链上抽出两路相位相反的延时信号，代替了传统的两条相同延时链的电路，解决延时链的延时的均匀性的问题，从而使两路延时信号的相对延时更加精确。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域的普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他附图。
图1为本发明实施例提供的一种产生两路延时的单延时链电路的示意图；
图2为本发明实施例提供的一种产生两路延时的单延时链电路的示例示意图。
具体实施方式
下面结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明的保护范围。
本发明实施例提供一种产生两路延时的单延时链电路，如图1所示，其主要包括：延时链主链、第一缓冲电路、第二缓冲电路、第一选择器与第二选择器；其中：
所述延时链主链的奇数输出端均与所述第一缓冲电路的输入端连接，所述延时链主链的偶数输出端均与所述第二缓冲电路的输入端连接；所述第一缓冲电路的输出端与所述第一选择器的输入端连接，所述第二缓冲电路的输出端与所述第二选择器的输入端连接；所述第一选择器对所述第一缓冲电路的输出信号进行选通，所述第二选择器对所述第二缓冲电路的输出信号进行选通；所述第一选择器与所述第二选择器的输出即为延时链电路的两路输出。
本发明实施例中，所述延时链主链包括多个首尾连接的延时单元；第一个延时单元为所述延时链主链的输入；每一个延时单元的输出端与下一个延时单元的输入端连接；
示例性的，延时链主链中延时单元的个数可以为2n+1，则可设置第2n+1个延时单元为冗余延时单元，用于保证第2n个延时单元的负载与前2n-1个延时单元相同，保证每个延时单元的延时相同。
本发明实施例中，所述第一缓冲电路包括n个第一缓冲单元；每一个第一缓冲单元的输入端均单独与所述延时链主链中相应的第奇数个延时单元的输出端连接。
本发明实施例中，所述第二缓冲电路包括n个第二缓冲单元；每一个第二缓冲单元的输入端均单独与所述延时链主链中相应的第偶数个延时单元的输出端连接。
本发明实施例中，所述第一缓冲电路中第一缓冲单元，与第二缓冲电路中第二缓冲单元的结构与数量均相同。
本发明实施例中，当第一使能信号EN1为1时，第一缓冲电路工作，将延时信号输入第一选择器；当第一使能信号EN1为0时，第一缓冲电路不工作，将0输入第一选择器；由第一选择器的控制信号控制第一选择器对第一缓冲电路的输出进行选通，第一选择器的输出为延时链的输出DOUT1；当第二使能信号EN2为1时，第二缓冲电路工作，将延时信号输入第二选择器；当第二使能信号EN2为0时，第二缓冲电路不工作，将0输入第二选择器；由第二选择器的控制信号控制第二选择器对第二缓冲电路的输出进行选通，第二选择器的输出为延时链的输出DOUT2。
优选的，所述延时单元包括反相器，所述第一缓冲单元包括与门，所述第二缓冲单元包括与门，相关的延时链电路如图2所示。
参照图2，输入信号DIN从延时链主链第一个延时单元的输入端输入，在每个延时单元的输出端依次产生延时均匀增加的延时信号，延时增加的步长为一个延时单元的延迟时间。在奇数个延时单元的输出端产生的为反相延时信号，在偶数个延时单元的输出端产生的为同相延时信号。当第一使能信号EN1为1时，第一缓冲电路工作，将延时信号输入第一选择器；当第一使能信号EN1为0时，第一缓冲电路不工作，将0输入第一选择器；由第一选择器的控制信号S1控制第一选择器对第一缓冲电路的输出进行选通，第一选择器的输出为延时链的输出DOUT1；DOUT1为反相的延时信号。
当第二使能信号EN2为1时，第二缓冲电路工作，将延时信号输入第二选择器；当第二使能信号EN2为0时，第二缓冲电路不工作，将0输入第二选择器；由第二选择器的控制信号S2控制第二选择器对第二缓冲电路的输出进行选通，第二选择器的输出为延时链的输出DOUT2，DOUT2为同相的延时信号。
本发明实施例提供的上述延时链电路，通过在一条延时链上抽出两路相位相反的延时信号，代替了传统的两条相同延时链的电路，解决延时链的延时的均匀性的问题，从而使两路延时信号的相对延时更加精确。
以上所述，仅为本发明较佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明披露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应该以权利要求书的保护范围为准。

Claims (10)

1.一种产生两路延时的单延时链电路，其特征在于，包括：延时链主链、第一缓冲电路、第二缓冲电路、第一选择器与第二选择器；其中：
所述延时链主链的奇数输出端均与所述第一缓冲电路的输入端连接，所述延时链主链的偶数输出端均与所述第二缓冲电路的输入端连接；
所述第一缓冲电路的输出端与所述第一选择器的输入端连接，所述第二缓冲电路的输出端与所述第二选择器的输入端连接；
所述第一选择器对所述第一缓冲电路的输出信号进行选通，所述第二选择器对所述第二缓冲电路的输出信号进行选通；所述第一选择器与所述第二选择器的输出即为延时链电路的两路输出。
2.根据权利要求1所述的一种产生两路延时的单延时链电路，其特征在于，所述延时链主链包括多个首尾连接的延时单元；第一个延时单元为所述延时链主链的输入；每一个延时单元的输出端与下一个延时单元的输入端连接。
3.根据权利要求2所述的一种产生两路延时的单延时链电路，其特征在于，所述延时链主链中延时单元的个数为2n+1，则第2n+1个延时单元为冗余延时单元，用于保证第2n个延时单元的负载与前2n-1个延时单元相同，保证每个延时单元的延时相同。
4.根据权利要求2或3所述的一种产生两路延时的单延时链电路，其特征在于，所述延时单元包括反相器。
5.根据权利要求1或2或3所述的一种产生两路延时的单延时链电路，其特征在于，所述第一缓冲电路包括n个第一缓冲单元；每一个第一缓冲单元的输入端均单独与所述延时链主链中相应的第奇数个延时单元的输出端连接。
6.根据权利要求5所述的一种产生两路延时的单延时链电路，其特征在于，所述第一缓冲单元包括与门。
7.根据权利要求1或2或3所述的一种产生两路延时的单延时链电路，其特征在于，所述第二缓冲电路包括n个第二缓冲单元；每一个第二缓冲单元的输入端均单独与所述延时链主链中相应的第偶数个延时单元的输出端连接。
8.根据权利要求7所述的一种产生两路延时的单延时链电路，其特征在于，所述第二缓冲单元包括与门。
9.根据权利要求1所述的一种产生两路延时的单延时链电路，其特征在于，所述第一缓冲电路中第一缓冲单元，与第二缓冲电路中第二缓冲单元的结构与数量均相同。
10.根据权利要求1所述的一种产生两路延时的单延时链电路，其特征在于，
当第一使能信号EN1为1时，第一缓冲电路工作，将延时信号输入第一选择器；当第一使能信号EN1为0时，第一缓冲电路不工作，将0输入第一选择器；由第一选择器的控制信号控制第一选择器对第一缓冲电路的输出进行选通，为延时链的输出DOUT1；
当第二使能信号EN2为1时，第二缓冲电路工作，将延时信号输入第二选择器；当第二使能信号EN2为0时，第二缓冲电路不工作，将0输入第二选择器；由第二选择器的控制信号控制第二选择器对第二缓冲电路的输出进行选通，为延时链的输出DOUT2。
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