TW200403816A - Method for fabricating an NROM memory cell arrangement - Google Patents

Description

200403816 五、發明說明（1) 之诚，苴^ P ;電可寫及可抹除之非揮發性快閃記憶體 槿之S ^ ^ >•特疋關於製造具有與用於一虛擬接&N0R結 稱I 一乳化〜氮务〜与/， / .1 · 法 一起構成之一非姑虱化（〇Xlde_nitride —〇Xide)儲存層 ,, 非揮發記憶體胞元排列之一NORM記憶體之方 需/非應非Vvz一”規/之積體密度而言，其 # Θ 〜^揮叙性胞兀，而半導體技術的更進一步發 由料岑(glg t)這個等級。然而，當藉 ^ 、卩刷所決定之最小特徵尺寸不斷地減少時，其他參 如，道氧化層之厚度，則無法相對應地也被計量。在 w面電曰曰體中，為了避免在源極及汲極間電壓崩潰 (breakdown)，即指如擊穿（punch — thr〇ugh)的發生， ^隨著結構最小化所發生之通道長度的減少則需要通道摻 痒隹的增加，而這將導致臨界電壓的增加，而這現象則常常 藉由減少閘極氧化層的厚度而加以補償。 ^而’可藉通這熱電子（hot electron)加以程式化 及了藉熱/同（hot holes)加以抹除之平面sqnos記憶體胞 元（請參閱Boaz Eitan 之US 5,768，192 、US 6,011，725 及W0 9 9/60 63 1 )需要具有與閘極氧化層一樣厚度之的控 制介電層（control dielectric)，然而，在可執行程式 化之週期數並沒有以無法接受之方式減少的狀況下，此一 厚度不能任意地減少。因此，為了使在通道中之摻質濃度

第5頁 200403816 五、發明說明（2) 不需因為該臨界電壓增加太多而必須被選擇為過高，則需 要一足夠大的通道長度。 由J· Tanaka et al·所出版之”對短通道效應有高免疫 力之表面具次〇. 1 mm溝槽之閘極MOSFET (A Sub-0· 1 mm Grooved Gate MOSFET with High Immunity To Short-Channel Effects)"闡述於p +型基板上之電晶體， 其中閘極電極係安排在η +型源極區域及η +型汲極區域間之 溝渠（trench )中，因此彎曲的通道區域形成於基板中。 由K. Nakagawa et al·於200 0年IEEE座談會之技術論

文的VLS I技術文摘中所出版之"具自我排列之溝渠電晶體 及絕緣結構之快閃EEPR0M胞元（A Flash EEPR0M Cell with Self-Aligned Trench Transistor & Isolation

Structure)"中闡述作為具漂浮閘極電極（fl〇ating以忟 electrode)之記憶體胞元，並以正好可以到達基板之口型 井的方式而/皮安排於n+型源極區域及n+型汲極區域間，而 以氧化物-氮化物-氧化物順序（sequence)所製造之介電 層係位於該漂浮閘極電極及該控制閘極電極之間。 別1 閣述具低阻抗位元線之記憶體胞元排

者# A相關^ —電晶體之已摻雜之源極7汲極區域上 別是當金屬化時，形式而圖案化，並且’特 層或層順序，而減少：J接；該源極/汲極區域之-分隔 順序係包括，輪：摻：以：抗：電阻。該層或層 石夕化钻、鈦及石夕化鈦至少石夕、鶴、石夕化鱗、姑、

第6頁 200403816 五、發明說明（3) 化可藉由νΆ f極ΐ::广石夕形成，則該位元線之金屬 1匕』精田马已知之自我排列矽 silicide)之縮寫的"saHcid "士 1 §neci 择卢A仙一寫的sal1 lde方法所製造之矽化金屬 曰在，、他只施例中，較佳者是同樣地在石夕上，— 石夕及wSl或職/w所製程之應用在ς 由夕晶 蓋及電絕緣層係出二己鼠化⑯，所製程之覆 卜。诗^ - ,1 體電晶體之源極/汲極區域之 並且，Λ如=古2構之金屬化係直接被圖案化於基板之/上， 個別°之卞—需要的話，部分在氧化層覆蓋之區域之上。 #/、、&# #5 體電晶體之源極/汲極區域係以高劑量之、# /汲極區域之上而以/^。位兀線將條狀金屬化施加於源極 性而具有特別低：Λ 線由於金屬化的優異導電 結。相同：f 或具至少金屬類似特質之相互連 需要被導電汲極區域在半導 為埋於可額外提1 ，然而，較佳者是，將位元線形成 之位元線供’屬化之半導體材料中具條狀摻雜區域 形成在^侔離/導體材料之頂面上’位元線係較佳地封農於 相並且，於製造方法中，作為產生 施加最好勺：！ 列之電晶體通道區域的蝕刻遮罩。在 存層及再—厚，界層（b〇undary iayei：)、—實際儲 邊界層所形成之層順序並以一0N0層之方式所

第7頁 五、發明說明（4) 形成的儲存層（st〇rage 1 形式圖案化製造字元線之層順序，之/，則沈積並以條狀 邊界層是較儲存層具有較高能帶&者是藉由乾1。 以…材料，因此困於儲存層中之』(=-d earner)會維持在局部範圍，—載組（charge 層之材料，而氧化物則主要適人作"較適合作為儲存 (—〇undlng materia"【材料 能帶間隙之氮化石夕，該周圍邊界層係日係且為具有大約5 eV 間隙之氧化石夕。儲存層可以是能帶間=j大約9 eV能帶 材料，其中能帶間隙間之差異則傾向上層小之不同 電何載體有好的電性限制。當氧化矽作：二：大’以對 能使用如氧化鈦（以化學組成Τι〇2而二乍為邊界層時’其可 學組成Zr02而言）、氧化紹（以:^化錯（以化 質上導電（未摻雜）之料為儲存層之而言）或本 在相鄰記憶體胞元之電晶體 緣電晶體彼此，可藉由不同角度入射之捧質之措間入’ V絕 則可藉由填滿氧化物之截斷（=t；；utT2f的另一個構形 以STI (Shallow trench i 而加以貫現；此係 式完成。 ㈣h 1S〇latlQn ’淺溝渠隔絕）的方 例子*，位元線係視為埋藏之位元線及藉由不個 200403816 五、發明說明（5) 被描繪為隱蔽的輪廓，字元線較佳者係提供 頂面的金屬相互連接。該記憶體之_ = 線中間區域與一字元線（交又點 2 :=又位置。分別被讀取或程式化之該記憶體胞二 由ΐί已ΐ之方式透過該位元線及該字元線而定址，呈有 由该位兀線及字元線所舉例之連接的所有記 ς = 成具虛擬接地NOR架構之記憶體。 〜 ^ ^ 第-圖？，在一交又區段中製造如此 之弟—中間產物。習慣上’使用如矽製成之美搞式出且 ;J : J J ;導J層或半導體層順序之半導體本體1的半、 == 先被所謂的墊氧化層（―⑽…） (‘.敝乳化層，screen 〇xide)及墊氮化層（pad =Γ、二所覆蓋。溝渠會蝕刻進入該半導體材料，而該 ί: 所填滿而作為STI (淺溝渠隔絕），並係 /界疋記憶體胞元陣列（端絕緣12)或個別記降體'區 ”當的,為了記憶體胞元間絕緣之㈣，而在； :為J導俨2ΐ氮化f係藉由蝕刻而被移除。隨著使用矽 ^體^，深達半導體材料之摻雜區域，較佳 ^

繽：植入物退火的遮蔽之删植入及麟植入而 ：由J 一圖係舉例形成於半導體本體！中之-ρ型井10。"弟 在移上起初所施加之墊氧化層之後，則成長具有適當 ^ 氧匕層13，其隨後被作為在記憶體胞元外的# % 分止層。在此製造過程期間，一植入（如键著 200403816 五、發明說明（6) 科技（phototechnology)而導人，而該植人係 f作為接著被製造之源極/汲極區域之p型井1 0上部中，护 匕，傳導方式（n+型區域）摻雜的區域u，而摻質: :Γ歹ί中互:目：換（P+型區域在η型井中）。在記憶體胞元 用相同的：胞元所不需要的氧化層13係較佳地使 仰N的光遮罩而加以濕化學移除。 圖幸第化二之：代；ί具有條狀位元線8之-層順序的應用及 為了、调托 一圖中所舉例說明之交又區段。起初， :一多…14,並且接著一金 位兀線，之後，係施加硬罩 M b低阻抗 )以達到電絕緣之目的。接著，這些二匕：或氮化物 ί支及非等向性银刻而以條狀形式被；；：：地藉由光科 有欽及/或石夕化鈦，“ ，該導電層亦可具 (spacer )〗7而絕緣，較、，，側向地藉由間隙壁 示出位元線8係往遠離月端弟嗯―』:=示出之區段。其顯 其可以接觸連接至側向地延長，因此 之條狀形式圖案化的 · 已兀陣列外。為了該等声 #刀亦會出現。 外，位元線埋藏之 第10頁 200403816 五、發明說明（7)

一藉由使用在頂面以及氧化物或氮化物覆蓋之區域上之 位元^結構作為遮罩，係以自我排列之方式蝕刻出溝渠9 (如藉由活性離子蝕刻，R丨E )，如第三圖所示，溝彳 作為活性區域，特別是個別之記憶體胞元，而該源極^、及 極區域3及4係形成於其間。為了好的功能（效能），並 ^被額外地考慮在提供於該溝渠底部之記憶體電晶體二 为通逼區域中所分別呈現出特定閘極電壓之電荷載體 必須要夠高，亦即在p型井的例子中電子的濃度。在 X 憶體胞元之井i 〇具有一典型丨〇1? cm_3摻質濃度之有利構型 中，一摻雜之區域2 3因此係藉由進入溝渠底層之植入而形 成，其中摻雜之源極/汲極區域係使得在中央通/ 度改變，而大於兩側外圍區域。為了這個結二 仏地^，一開始先施加一犧牲層（如氧化犧牲層，一妒約 厚^击，而所提供之摻質接著被植入；而在p摻雜井:特 中，砷係作為具能量之摻質，如一般劑量為20 keV =子^至W⑽。該犧牲層被移除，而這在—氧化物 之例子中，可藉由使用稀釋HF而完成。 匕括下邊界層（1 ower boundary 1 ayer ) 5，一儲存 層6及一上邊界層7之層順序係施加於整個面積之上， 順序，提供作為實際儲存媒介，且可以是，舉例而言，二 在序言中所述的一樣，其本身已知之0N0層順序。在σ此一 例子中，下邊界層5可以是，舉例而言，具有厚度約2. 5 nm至8 nm之氧化層（底層氧化層，較佳係熱產生者），儲 存層6可以是具有厚度約1 nm至5 nm的氮化層（較佳者係

第11頁 200403816 五、發明說明（8) 為藉由LPCVD、低壓化學氣相沈積法所沈積者），以及上 邊界層7可同樣的是氧化層’而具有厚度約3㈣至12 nm ° 因此，所達成之結構係舉例說明於第三圖中之交又 段。記憶體胞元陣列係藉由合適的光科技而被覆蓋，； 此，儲存層及該等邊界層可在周圍 如在CMOS連續製程中製造。儲在厚# # 2 = = f八係於 渠9底部及/或溝渠9間之記愔騁沾p a + 1 焉 已U體的區域亦可以被移除， 以該儲存層則會被一個別溝準太身 ’、 厅 .、巨日日 再木本身間及/或兩彼此鄰近溝 渠間之壁所阻斷。對驅動周囹r d ^ 一, 周圍（driving peripherv )而 二矣係為工高電壓電晶體而成長一閘極氧化層，接著，可 口為了低電壓電晶體而成長較薄 星可藉由使用進-步之遮軍及植入而加以設；。連“ 在弟四圖A中所舉例說明之交又區段，係舉例說明'户 作為閘極電極2之導電摻雜多曰 n — ’b積 包含層（於此為WSi )及一硬罩篡厗夕尨良又至屬 石夕一般係沈積為厚度80 ηπι，日耠社上θ —広石 夕日日 并a $ 且車父佳者是在原處被摻雜， 亚作為該閘極電極。而該實— ^ 兮入s 、不位凡、、泉係錯由低阻抗今Μ式 该金屬包含層1 9之金屬包含括粑μ f^ 彳几孟屬或 鎢，則可以使用不同金屬的矽 气夕化 該硬罩幕層20之材料可以是 。屬包含層， (densified oxide)。 舉例而呂，緻讼的氧化物

第四圖及第四圖c係舉例1 R0 # ^ A 第四圖b之交叉區段中，面圖。在此 "又中，存層6之層順序係位於該位元

第12頁 200403816 五、發明說明（9) 線8之上之邊界層5及7之間，而在此 多晶矽層1 4及金屬包含層丨5，並藉由 —’八係形成自 緣。第四圖C係舉例說明兩位元線間〜罩幕1 6而與其絕 區段，於此該儲存層6變成溝渠之二=邊閘極電極2的一 而正如可以在第四圖B及第四圖c中分U乍、為閘極電極， 多晶矽層18、該金屬包含層19及硬&二樣，所施加之由 序係被圖案化成條狀形式，因此而彤=2 0所衣成之層順 向流動之字元線。該字元線之側壁係= =線而橫 緣，而該間隙壁係以其本身而言已知的：3 :絕 壁材料的一層而形成，其中該間隙壁係^=a間隙 蝕刻成條狀形式之字元線之側壁的間隙辟^ 一 ^留於 的方式，而被等向性施加覆蓋於整個面；及被分 蝕，反而，在該字元線之下該閘極電極間 $ ]丨回 被該間隙壁之材料整個或部分填滿。 0 "以保持 在士此方法的步驟中，驅動周圍之電晶體之閘極電極可 以同％被圖案化，而在該記憶體胞元陣列區域中，閑 極之钱刻停止於上邊界層或0N0層順序之上。一閘極再氧 化（gate reoxidation)可以一補強的方式而達到，以 及，有需要的話，一反擊穿植入22可被導入以作為連進 晶體間之絕緣。 更進一步已知之用於電晶體製造之習慣上的方法步驟 同樣可加以提供，如LDD植入（輕微摻雜之源極）&HDD植 入，或沈積氮化物所製成之鈍化及藉*BPSG (硼磷矽玻 璃，borophosphosilicate glass)及 CMP 所執行之平坦

200403816 五、發明說明（10) 更進—步步驟在於接觸孔（通孔vi“。ie 、以及金屬化及鈍化之製作。這此萝作牛 驟'由習知記憶體叙件之製造而得知。、二衣作步 弟五圖A係舉例說明有關於—模式計算，其三 式平面中之側向尺寸係晝於橫座標上，而從半導體 特定層算起的距離d則以㈣= 相同在換相質關農度的線係進入該溝渠底部匕導體=區： ^ ^ 摻貝乘度β cnr3 (每立方公分的摻質 及7和儲/屏SR二於縱座標上，垂直的虛線標示出邊界層5 杏#、、、B的邊界，代表摻質坤及石朋的濃度的曲線係 ^ Ά 3皿、7表不。在這個例子中，硼的濃度係固定於1 0 _3，C:， f地是維持於2xl〇17 ，也可以是3xl(F cm π θ、、、而真胃@於硼原子擴散進入位於橫座標值約為0. 3m之 二二，ii 1 d 5的介電值中，其濃度會些微地減弱。在較 ΓΛν在邊界層5之下’介於5xl〇17⑽-3至5x，cm 3么上貝二度係設定於該溝渠底部最深點之下的區域’ ,、中以溝朱係直達該半導體材料中深度可達20⑽（第五 Λ Γί ^ ^ - 0 Ke V ^ t ^ 用接著將被移除之厚Λ直6 n 達广成/正如先前所述，使 設疋+ 1貝,度區域^系標示於第五圖B中之縱座標上。 朋/辰又因半導體材料基本摻雜或井摻雜時之特定因

第14頁 200403816 五、發明說明（11) 子而較高的例子中，對砷濃度的特定限制亦 力口倍丄因此，摻質濃度係到達位於突出深人該溝半】^ 、之半導體材料最遠之部分該摻雜區域23 直 二 t:;區；以作為基本摻雜或井摻雜的半導體材料内 =…辰度之商而倍數化的例子中，㈣濃度的值係介於 由5旦xl〇n⑻及5xl〇18 cm_3決定其限制之範圍中，並以⑽_3、 I :二且該值Ϊ 1 〇1? π3。那些特定之摻質外之摻質亦適 二i二，但附f條件是在每個例子中所產生之導電型離旦 有適合的符號。 f % &心/、 °己匕版胞元排列所佔據之面積可藉由胞元陣列内免除 =之電絕緣，如藉副（淺溝渠隔絕），然而； ΐ::連續微型化的問題在於，在彼此相鄰字元線之個 己憶；：：之電絕緣，特別是，為了設定在溝渠9底部 品或中之電荷載體濃度之摻雜區域23係為在基板中 2二ίI接或至少在記憶體胞元彼此相鄰排間不需要的線 地消除此線路。 裏間之絕緣植入似乎姐不適合有敦 本發明之一士 恥 要目的係在於具體說明避免在鄰近記憶 ^ ^兀u 1之線路干擾’如在發明介紹中所述記憶體胞元 排列之例子’之可能。 本目的# Μ山 Ω 造-Ν_記憶有：申請專利範圍第-項之特徵之製 t t\ 兀陣列之方法而達成。 ’半導體材料係於該字元線間區域中該溝

第15頁 200403816 五、發明說明（12) 渠（9 )之底部被移除掉使該 個移除之一範歷，+、4 ^ ^濉L坟（23 )於該處被整 鄰近記憶體：=被：掉至少使沿著該溝渠⑴之 大範圍。干擾被降低至-假定範圍之- 區域完全被移除。然而，在特=二;^槽底部之該摻雜 該溝渠下部中具有高摻質濃貝‘：中’移除至少在 後被更詳細地敘述。 θ式做為參考而於之 物顯Λ在一Λ角剖面圖中製造方法之一中間產 々成斛ί &子兀線後所獲得。在這個例子中，哕方法 個例子中，所必須&胃 如基本、、，。構之替代構型。在這 間，兮％ …人、、疋，在作為記憶體電晶體之溝準之 2 5 Γ 沒極區域係、利用*導體材料所形成，並係連 接至配置於該半導體材料頂 — 、’、 藉由-覆蓋層16/17，如於製造期門,广力線二該位元線8係 暮#乃如人 衣化J間^加於该頂面之硬罩 H及側向配置之間隙壁，之電絕緣材料而與字元線 用來开ΓΆ料電絕 '緣。在該溝渠9《内，1亥字元線之材料係 用來形成遠記憶體電晶體之閘極電極2，其係出 二如亦用於該字元線18/19之條狀型態圖案化之一硬罩 心〇，之頂面上，正如可以從實例說明中得去 之電絕緣’如藉由阳隔離溝渠，其係於此方法中被 私*。因此，該溝渠在該閘極電極2之間係為開放 供以設定在通道區域中電荷載體濃度之摻雜區域2 3， 第16頁 200403816 五、發明說明（13) 其係位於該溝渠之底部，為了確認該摻雜區域23，於每個 例子中’這些區域係以影線於第六圖中描繪出來。然而， 在，:例子中，只有描繪出前平面圖之剖面區域，而剩餘 =^衫線之區域則代表該溝渠之底部及該溝渠壁之最底部 口 =。為了改善於位元線8方向上彼此相鄰記憶體胞元間 之緣，圖案（cutout)係從於所描繪之箭頭方向上字 ΐ姑二ΐ舉之結構開始，而被蝕刻進入該溝渠底部之半導 體$枓中，藉此而形成蝕刻移除區域（etch 〇ut regi〇n 根據摻雜區域23之側向尺寸，該摻雜區域23可被完全 制I二换虫刻步驟期間僅移除一實質範圍。於圖式中所舉 區域日士貝&之蝕刻係側向地擴大該蝕刻移除（etch一0ut 指箭Ϊ方向上嚴謹地非等向性雜呈現 工=輪靡說明中，然而，根據該植入步驟，該㈣ Ϊ 區域24可被以該摻雜區域23之側向部分 亦兀王被移除之方式而側向地擴張。 ί!部：士 圖中所舉例之深度小的餘刻深度，使溝 ^ ;子元線間降低之钱刻深度之值％ ^ η άΑ 刻係以-自我排列之方式而實線，nm，乾，虫 罩及額外的平版印刷（llthog 並不〜要再-個遮 蝕刻期間之迻罩，而m 佳者為虱化物）係作為 ^罩而在5玄位几線8頂面上之由氮化物製成

第17頁 200403816 五、發明說明（14) 之覆蓋層（如該硬罩幕1 6 )係具有一 1 0 0 nm之厚度。 第18頁 200403816 圖式簡單說明 第0圖其係顯示一字元線及位元線之概略排列方式的 平面圖。 第1圖、第2圖A、第2圖B、第3圖、第4圖A、第4圖B及 第4圖C其係顯示於一較佳製造方法的不同步驟之後，整個 期間中間產物之剖面圖。 第5圖A及第5圖B其係顯示有關模式計算之曲線圖。 第6圖其係顯示於位元線製造之後之斜角剖面圖。 元件符號說明

1 半導體本體 2 閘極電極 3 源極/汲極區域 4 源極/汲極區域 5 邊界層 6 儲存層 7 邊界層 8 位元線 9 溝渠 10 型井 11 摻雜區域 12 端絕緣 13 氧化層 14 多晶矽層 15 金屬包含層 16 硬罩幕 17 間隙壁 18 多晶矽層 19 金屬包含層 20 硬罩幕層 21 間隙壁 22 反擊穿植入 23 部分通道區域 24 名虫刻移除區域

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Claims (1)

1. 200403816 六、申請專利範圍 ^ :種用以製造—_“己憶體胞元陣列之方本甘士 於該半導體材料中係係導人對摻質之一植人， 之溝渠（9)，而在每個例U巨綠而平行配置 位元線（8 )係被配晉私 ·· ’、μ /木（9 )平行之一 之該頂面上之該溝渠之、間'，、宜導^體本體—（1 '或該半導體層 現於相關溝渠（9 )間 ，、忒位凡線係導電連接至出 卞、a J間之该源極/汲極區域 ，夕 於該頂面提供一覆蓋層（16 、4 )，亚係 每個例子中，為了擗士、 ） 乂作為電絕緣之用，在 渠（9)底部之半導體材料中導入對換質之_^於位於該溝 會修飾該處所提供之一通道區域 入，而此 (5、6 、7 )係、$ + a丄 ^ ^ 儲存層 ⑴係以-預定i:::1:溝渠（9)之壁上，問極電極 極（2)係導電連接=於該㈣内，該間極電 之方式所施加之字元線其 '机向與該位元線（8)方向橫切 其中， 於該字元線（18/iq、 該溝渠（9)之底部被移之區域 該半導體材料係於 區域（23 )被整個移除之^ #位於邊子凡線間之該摻雜 該溝渠（9 )之鄰近記情雕乾一’或被移除掉至少使沿著 -假定範圍之之一線路干擾被降低至 2 ·如申凊專利範圍第1項 之方法，其中該溝渠（9 )之 I 第20頁 200403816 六、申請專利範圍 該底部於該字元線（1 8 / 1 9 )之間係被更深地蝕刻至少8 0 nm ° 3.如申請專利範圍第1或2項之方法，其中： 一氮化層係被施加於該位元線（8 )之上，以作為該覆蓋 層（1 6 / 1 7 )，以及 該該氮化層係於該溝渠被蝕刻期間作為一遮罩。

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