TW200408011A

TW200408011A - Self-aligned dual gate thin film transistor

Info

Publication number: TW200408011A
Application number: TW91133084A
Authority: TW
Inventors: Chi-Wen Liu; Ting-Chang Chang; Po-Tsun Liu; Ying-Lang Wang
Original assignee: Taiwan Semiconductor Mfg
Priority date: 2002-11-11
Filing date: 2002-11-11
Publication date: 2004-05-16
Also published as: TW571370B

Description

200408011 五、發明說明（1) 發明領域：本發明係有關於一種雙閘極薄膜電晶體（th i n f i 1 m transistor，TFT)之製造方法及其結構，特別是有關於一種自我對準（self-alignment)之雙閘極薄膜電晶體之製造方法及其結構。發明背景：低溫多晶石夕薄膜電晶體（low temperature p〇ly- Si thin f i lm transistor)可用以做為液晶顯示器中之切換元件，低溫多晶矽薄膜電晶體也可用以做為液晶顯示器週邊之驅動電路，將切換元件與驅動電路同時製作在玻璃基板上可降低生產成本，故，低溫多晶石夕薄膜電晶體於現今液晶顯示器之發展上甚為重要。然而，傳統低溫多晶石夕薄膜電晶體之電流驅動能力較差，扭結效應（k i nk effect)嚴重，已經無法滿足現今要求，因此，具有較古導通電流（on-current)且對短通道效應（short channel effect)敏感度低的雙閘極薄膜電晶體遂應薇而生。不過，雙閘極薄膜電晶體的製作過程中，一直^在有上閘極（top gate)與下閘極（bottom gate)對準偏差的問題’除了產生較大的寄生電容（parasitic capaci tance)，薄膜電晶體尺寸亦無法縮小，薄膜電曰體效能低劣預期可見，習知技術之缺失由此可見—般。aa 200408011 五、發明說明（2) 發明目的及概述：鑒於習知技術之缺失，本發明的目的就是在提供一種自我對準之雙閘極薄膜電晶體之製造方法及其結構，避免產生較大的寄生電容。本發明的另一目的就是在提供一種自我對準之雙閘極薄膜電晶體之製造方法及其結構，可以縮小薄膜電晶體之尺寸。本發明的又一目的就是在提供一種自我對準之雙閘極薄膜電晶體之製造方法及其結構，用以降低薄膜電晶體之源/汲極的接觸電阻值與改善薄膜電晶體之扭結效應。本發明的再一目的就是在提供一種自我對準之雙閘極薄膜電晶體之製造方法及其結構，用以增大薄膜電晶體之輸出阻抗與增益。根據上述目的，本發明一方面提供一種自我對準之雙閘極薄膜電晶體之製造方法，此製造方法先形成一下閘極於一基礎層上方，再依序沉積一第一閘極介電層、一絕緣層與一半導體層於下閘極與基礎層上方，然後化學機械研磨半導體層而停止於絕緣層，移除未被半導體層覆蓋住之絕緣層而暴露出第一閘極介電層，並依序沉積一導通層與一第二閘極介電層於半導體層與第一閘極介電層上方，最後形成一上閘極於第二閘極介電層上方。本發明另一方面提供一種雙閘極薄膜電晶體之結構，此

第8頁 200408011 五、發明說明（3) 於下閘上方之一位於電層上上述層與第可為氮本發半導體薄膜電體之扭極上方導通層導通層方而與下閘極二閘極化矽，明除了層之材晶體之結效應基礎層、一位於基礎層上方之下閘極、一位之2一閘極介電層、一位於第一問極介電層位於第一閘極介電層兩侧之半導體層、上方之第二閘極介電層、一位於第二閘極介下閘極對準之上閘極。與上閘極之材質可為多晶矽，第一閘極介電 "電層之材質可為二氧化矽，絕緣層之材質且半導體層之材質可為多晶矽鍺。具有自我對準上閘極與下閘極之功效，由於質可為多晶矽鍺，因此，本發明並得以降低源/汲極的接觸電阻值，並可改善薄膜電晶問題。發明詳細說明凊參照第1A〜1 G圖’為緣示本發明製作自我對準之雙閘極薄膜電晶體之剖面結構流程示意圖。首先，如第1 A圖所示，先形成一下閘極11於一基礎層1 〇上方。其中，可利用習知方式形成此下閘極11，亦即先以低壓化學氣相沉積法 (low pressure chemical vapor deposition， LPCVD) 於400〜45 0°C沉積一導體層於基礎層1 0上方，然後再以微 |影製程與餘刻技術定義導體層圖案，最後重掺雜磷於此導體層，此導體層即形成下閘極11。較佳者，導體層之材質為多晶矽，所沉積之導體層之厚度為2000〜3000A。

第9頁 200408011 五、發明說明（4) 第1 B圖中，再依序沉積一第一閘極介電層1 2、一絕緣層 1 3與一半導體層1 4於下閘極1 1與基礎層丨〇上方。其中，第一閘極介電層1 2之材質可為二氧化矽，可以低溫氧化沉積法(low-temperature-oxide deposition, LT0)於 400〜 4 5 0°C沉積第一閘極介電層，較佳者，第一閘極介電層之厚度為1000A。其中，絕緣層1 3之材質可為氮化石夕，可以電漿加強化學氣相>儿積法（plasma-enhanced chemical vapor deposition, PECVD)沉積絕緣層，較佳者，絕緣層之厚度為1500〜2500A。其中，半導體層η之材質可為多晶矽鍺，可以高真空化學氣相沉積法（uitra —high vacuum chemical vapor deposition，UHV CVD)沉積半導體層，較佳者，半導體層之厚度為2000〜3000A。第1C圖中，然後以化學機械研磨（chemica卜 mechanical polishing，CMP)方式研磨此半導體層14，而停止於絕緣層1 3，以分別於第一閘極介電層1 2兩侧形成薄膜電晶體之源/汲極。第1D圖中，移除未被半導體14層覆蓋住之絕緣層13，而暴露出第一閘極介電層12。其中，若絕緣層13之材質為氮化矽，則可以磷酸進行溼餘刻移除未被半導體1 4層覆蓋住之絕緣層1 3。第1 E圖中，形成一導通層1 5於半導體層丨4與第一閘極介電層1 2上方。其中，可以先以低壓化學氣相沉積法沉積一多晶石夕層於半導體層1 4與第一閘極介電層1 2上方，然後再以雷射退火（laser anneal ing)或金屬引發側向結晶法 200408011 五、發明說明（5) (metal induced uni lateral crystallization, MILC) 方式來低溫結晶化多晶矽層，此多晶矽層即形成導通層 15。較佳者，多晶矽層之厚度為250〜350A。第1 F圖中，沉積一第二閘極介電層1 6於導通層1 5上方。其中，第二閘極介電層1 6之材質可為二氧化矽，可以低溫氧化沉積法於4 0 0〜4 5 0°C沉積第二閘極介電層，較佳者，第二閘極介電層之厚度為1000A。最後，如第1 G圖所示，形成一上閘極1 7於第二閘極介電層1 6上方。其中，可以先沉積一多晶矽層於第二閘極介電層1 6上方，然後再化學機械研磨多晶矽層，而停止於第二閘極介電層1 6，此多晶矽層即形成上閘極1 7。至此，則完成自我對準之雙閘極薄膜電晶體之製作。傳統即是分別以兩道光罩形成下閘極與上閘極，因此’ 曝光偏差（mis-alignment)即會造成上閘極與下閘極產生對準偏差的問題；相對而言，本發明僅以一道光罩形成下閘極11 (第1 A圖），而上閘極係利用沉積多晶矽層與研磨方式形成上閘極1 7 (第1 G圖），因此，不會使上閘極1 7 與下閘極11產生對準偏差的問題，本發明可以避免產生較大的寄生電容。另外，本發明半導體層14之材質可選用多晶矽鍺（第1G 圖）做為薄膜電晶體之源/汲極，相關技術指出多晶矽鍺較習知技術使用矽於源極端具有較低之能隙寬，可降低源/没極的接觸電阻值、改善扭結效應問題，並增大輸出阻抗（output impedance)與增益（gain)。

第11頁 200408011 五、發明說明（6) 如熟悉此技術之人員所瞭解的，以上所述僅為本發明之較佳實施例而已，並非用以限定本發明之申請專利範圍；凡其它未脫離本發明所揭示之精神下所完成之等效改變或修飾，均應包含在下述之申請專利範圍内。

第12頁 200408011 圖式簡單說明圖式簡單說明： | 本發明的較佳實施例於前述之說明文字中輔以下列圖形做更詳細的闞述，其中：第1 A〜1 G圖為繪示本發明製作自我對準之雙閘極薄膜電晶體之剖面結構流程不意圖。圖號對照說明： 10基礎層11下閘極 1 2第一閘極介電層1 3絕緣層 14半導體層15導通層 16第二閘極介電層17上閘極

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Claims

200408011 六、申請專利範圍 1 · 一種自我對準之雙閘極薄膜電晶體之製造方法，該製造方法至少包括下列步驟：形成一下閘極於一基礎層上方；依序沉積一第一閘極介電層、一絕緣層與一半導犛層於該下閘極與該基礎層上方；化學機械研磨該半導體層，而停止於該絕緣層；移除未被該半導體層覆蓋住之該絕緣層，而暴露出該第一閘極介電層；依序沉積一導通層與一第二閘極介電層於該半導體層與該第一閘極介電層上方；以及形成一上閘極於該第二閘極介電層上方。 2. 如申請專利範圍第1項之自我對準之雙閘極薄膜電晶體之製造方法，其中形成該下閘極於該基礎層上方至少包括下列步驟：沉積一導體層於該基礎層上方；以及以微影製程與蝕刻技術定義該導體層圖案。 3. 如申請專利範圍第2項之自我對準之雙閘極薄膜電晶體之製造方法，其中該導體層之材質為多晶矽。 4. 如申請專利範圍第3項之自我對準之雙閘極薄膜電晶體之製造方法，其中於沉積該導體層於該基礎層上方之後，更包括有一重摻雜磷於該導體層之步驟。

第14頁 200408011 六、申請專利範圍 5.如申請專利範圍第3項之自我對準之雙閘極薄膜電晶體之製造方法，其中以低壓化學氣相沉積法沉積該導體層。 6 ·如申請專利範圍第5項之自我對準之雙閘極薄膜電晶體之製造方法，其中於400〜45 0°C沉積該導體層。 7. 如申請專利範圍第2項之自我對準之雙閘極薄膜電晶體之製造方法，其中該導體層之厚度為2000〜3000A。 8. 如申請專利範圍第1項之自我對準之雙閘極薄膜電晶體之製造方法，其中該第一閘極介電層之材質為二氧化矽。 9. 如申請專利範圍第8項之自我對準之雙閘極薄膜電晶體之製造方法，其中以低溫氧化沉積法沉積該第一閘極介電層。 1 0 .如申請專利範圍第9項之自我對準之雙閘極薄膜電晶體之製造方法，其中於400〜45 0°C沉積該第一閘極介電層。 11.如申請專利範圍第1項之自我對準之雙閘極薄膜電晶體之製造方法，其中該第一閘極介電層之厚度為1000A。 1 2.如申請專利範圍第1項之自我對準之雙閘極薄膜電晶體

第15頁 200408011 六、申請專利範圍之製造方法，其中該絕緣層之材質為氮化矽。 1 3.如申請專利範圍第1 2項之自我對準之雙閘極薄膜電晶體之製造方法，其中以磷酸進行溼蝕刻移除未被該半導體層覆蓋住之該絕緣層。 1 4.如申請專利範圍第1 2項之自我對準之雙閘極薄膜電晶體之製造方法，其中以電漿加強化學氣相沉積法沉積該絕緣層。 1 5 .如申請專利範圍第1項之自我對準之雙閘極薄膜電晶體之製造方法，其中該絕緣層之厚度為1500〜2500A。 1 6 .如申請專利範圍第1項之自我對準之雙閘極薄膜電晶體之製造方法，其中該半導體層之材質為多晶矽鍺。 1 7.如申請專利範圍第1 6項之自我對準之雙閘極薄膜電晶體之製造方法，其中以高真空化學氣相沉積法沉積該半導體層。 1 8.如申請專利範圍第1項之自我對準之雙閘極薄膜電晶體之製造方法，其中該半導體層之厚度為2000〜3000A。 19.如申請專利範圍第1項之自我對準之雙閘極薄膜電晶體

第16頁 200408011 六、申請專利範圍之製造方法，其中沉積該導通層於該半導體層與該第一閘極介電層上方至少包括下列步驟：沉積一多晶矽層於該半導體層與該第一閘極介電層上方；以及低溫結晶化該多晶碎層。 2 0.如申請專利範圍第1 9項之自我對準之雙閘極薄膜電晶體之製造方法，其中以低壓化學氣相沉積法沉積該多晶矽層。 2 1.如申請專利範圍第1 9項之自我對準之雙閘極薄膜電晶體之製造方法，其中該多晶矽層之厚度為250〜350A。 2 2.如申請專利範圍第1 9項之自我對準之雙閘極薄膜電晶體之製造方法，其中以雷射退火方式來低溫結晶化該多晶矽層。 2 3.如申請專利範圍第19項之自我對準之雙閘極薄膜電晶體之製造方法，其中以金屬引發側向結晶法方式來低溫結晶化該多晶碎層。 2 4.如申請專利範圍第1項之自我對準之雙閘極薄膜電晶體之製造方法，其中該第二閘極介電層之材質為二氧化矽。

第17頁 200408011 六、申請專利範圍 2 5.如申請專利範圍第2 4項之自我對準之雙閘極薄膜電晶體之製造方法，其中以低溫氧化沉積法沉積該第二閘極介電層。 2 6 ·如申請專利範圍第2 5項之自我對準之雙閘極薄膜電晶體之製造方法，其中於4 0 0〜4 5 0°C沉積該第二閘極介電層0 27. 如申請專利範圍第1項之自我對準之雙閘極薄膜電晶體之製造方法，其中該第二閘極介電層之厚度為1000A。 28. 如申請專利範圍第1項之自我對準之雙閘極薄膜電晶體之製造方法，其中形成該上閘極於該第二閘極介電層上方至少包括下列步驟：沉積一多晶矽層於該第二閘極介電層上方；以及化學機械研磨該多晶矽層，而停止於該第二閘極介電層。 2 9. —種雙閘極薄膜電晶體之結構，至少包括：一基礎層；一下閘極，係位於該基礎層上方；一第一閘極介電層，係共型覆蓋住該基礎層與該下閘極；一絕緣層，係位於下方未覆蓋有該下閘極之該第一閘極 200408011 六、申請專利範圍介電層上方，該絕緣層約與該第一閘極介電層同高度；一半導體層，係位於該絕緣層上方；一導通層，係共型覆蓋住該半導體層、該絕緣層與該第一閘極介電層；一第二閘極介電層，係共型覆蓋住該導通層；以及一上閘極，係位於該第二閘極介電層上方，而與該下閘極對準。 3 0.如申請專利範圍第2 9項之雙閘極薄膜電晶體之結構，其中該下閘極之材質為多晶矽。 3 1.如申請專利範圍第2 9項之雙閘極薄膜電晶體之結構，其中該下閘極之厚度為2000〜3000A。 32.如申請專利範圍第29項之雙閘極薄膜電晶體之結構，其中該第一閘極介電層之材質為二氧化矽。 3 3.如申請專利範圍第2 9項之雙閘極薄膜電晶體之結構，其中該第一閘極介電層之厚度為1000A。 34.如申請專利範圍第29項之雙閘極薄膜電晶體之結構，其中該絕緣層之材質為氮化矽。 3 5.如申請專利範圍第2 9項之雙閘極薄膜電晶體之結構， 200408011 六、申請專利範圍其中該絕緣層之厚度為1500〜2500A。 3 6 ·如申請專利範圍第2 9項之雙閘極薄膜電晶體之結構，其中該半導體層之材質為多晶矽鍺。 37. 如申請專利範圍第29項之雙閘極薄膜電晶體之結構，其中該半導體層之厚度為2000〜3000A。 38. 如申請專利範圍第29項之雙閘極薄膜電晶體之結構，其中該導通層之厚度為250〜350A。 3 9.如申請專利範圍第2 9項之雙閘極薄膜電晶體之結構，其中該第二閘極介電層之材質為二氧化矽。 4 0.如申請專利範圍第29項之雙閘極薄膜電晶體之結構，其中該第二閘極介電層之厚度為1000A。· 4 1.如申請專利範圍第2 9項之雙閘極薄膜電晶體之結構，其申該上閘極之材質為多晶矽。

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