Claims (2)
20 обусловленна недостаточно хорошей линейностью характеристики и невысоким подавлением синфазных помех, а также небольшой диапазон изменени сигналов, обусловленный недостаточны коэффициентом умножени . Цель изобретени - повышение точности и расширение диапазона изменени входных сигналов. Поставленна цель достигаетс тем что в аналоговое множительное устрой ство, содержащеее четыре умножающих МДП-транзистора одного типа проводимости , два опорных МДП-транзистора того же типа проводимости и два нагр зочных МДП-транзистора, истоки первого и второго умножающих МДП-транзи торов объединены и подключены к стоку первого опорного МДП-транзистора, истоки третьего и четвертого умножаю щих МДП-транзисторов объединены и подключены к стоку второго опорного МДП-транзистора, затворы первого и четвертого умножающих МДП-транзисторов объединены и подключены к первой входной шине устройства, затворы вто рого и третьего умножающихМДП-транaVicTopOB объединены и подключены ко второй входной шине устройства, перва и втора входные шины вл ютс первым входом устройства, затворы первого и второго опорных МДП-транзисторов вл ютс вторым входом устройства , стоки первого и третьего умножающих МДП-транзисторов объедине ны и подключены к первой выходной ши не устройства и к стоку первого нагрузочного МДП-транзистора, стоки второго и четвертого умножающих МДПтранзисторов объединены и подключены к второй выходной шине устройства и к стоку второго нагрузочного транзис тора, перва и втора выходные шины вл ютс выходом устройства, затворы первого и второго нагрузочных МДП-транзисторов объединены, стоки первого и второго нагрузочных МДПтранзисторов объединены и подключены к первой шине питани , два усилитель ных МДП- транзистора, третий и четвертый нагрузочные МДП-транзисторы, затворы третьего и четвертого нагрузочных МДП-транзисторов и сток третьего нагрузочного МДП-транзистора объединены и подключены к первой шине питани , исток третьего нагрузочного МДП-транзистора, сток первого усилительного МДП-транзистора и затвор второго усилительного МДП-транзистора объединены, исток второго усилительного МДП-транзистора, сток четвертого нагрузочного МДП-транзист ра и затвор первого усилительного МДП-транзистора объединены, истоки первого усилительного и четвертого нагрузочных МДП-транзисторов объединены и подключены ко второй шине питани , сток второго усилительного МДП-транзистора и истоки первого и второго опорных МДП-транзисторов объединены, введены третий и четвертый усилительные МДП-транзисторы и п тый, шестой и седьмой нагрузочные МДП-транзисторы, первый и второй нагрузочные МДП-транзисторы имеют тип проводимости, противоположный типу проводимости умножающих МДПтранзисторов , стоки третьего и четветого усилительных МДП-транзисторов объединены и подключены к первой шине питани затворы соответственно подключены к стокам третьего и четвертого умножающих МДП-транзисторов, а исток подключен к объединенным стоку и затвору седьмого нагрузочного МДП-транзистора и к затворам первого и второго нагрузочных МДП-транзисторов , затвор п того нагрузочного МДПтранзистора , сток и затвор шестого нагрузочного МДП-транзистора и исток седьмого нагрузочного МДП-транзистора объединены, сток и исток п того нагрузочного МДП-транзистора подклют чены соответственно к стоку и истоку четвертого нагрузочного МДП-транзистора . На чертеже приведена принципиальна схема аналогового множительного устройства. Аналоговое множительное устройство содержит четыре умножающих МДПтранзистора I-, два опорных МДПтранзистора 5 и 6, нагрузочные МДПтранзисторы 7 и 8, усилительные МДПтранзисторы 9 и 10, нагрузочные МДПтранзисторы 11 и 12, МДП-транзисторы 9-12 образуют двухвходовый повторитель , усилительный МДП-транзистор 13, нагрузочные МДП-транзисторы Ij-lG, усилительный транзистор 17, МДП-транзисторы образуют токостабилизатор . На чертеже также обозначены перва 18 и втора 19 входные шины, образующие первый вход устройства, треть 20 и четверта 21 входные шины, образующие второй вход устройства, перва 22 и втора 23 шины питани , перва и втора 25 вь1ходные шины, образующие выход .устройства. Аналоговое множительное устройство работает следующим образом. Характеристика тока стока МДПтранзистора в режиме насыщени имеет вид (Ь{из,-изипорГ/2, () где S - удельна крутизна; Uji, - напр жение смещени затвор-исток; Uj( flop пороговое напр жение. Если на входы устройства подать два парафазных сигнала: на вх. 1 и, на вх. 1 -и и соответственно на вх. 2 U2 на вх. 2 -U2, то получим ток в каждом нагрузочном плече 1цо,г р AU J+BU +Си U2 +DU|+EU2 +F, С2 где коэффициенты А, В, С, D, Е, F функции от удельных крутизн МДП-тран зисторов 1,1,5,7,8,13,1 и 15 соответственно и напр жений смещений на их затворах , i 1,1,5,7,8,13, U,15. Полезным сигналом будет составл ю ща С и и, где С - коэффициент умн жени ; BUj( и EU - остаточные напр жени - нежелательные сигналы перем-. ножени ; AU и Ш2 - нелинейные иска жени , также нежелательные составл ю щие; F - посто нна составл юща тока . Составл ющие BUvj и EU2 на выходе противофазны и подавление их можно осуществить только балансом схемы, который состоит в одинаковости удель ных крутизн МДП-транзисторов 1,2 и 1t,15 между собой т.е. PZ (14 их смещений на затворах - изи2 зин U3nt а также пороговых напр жений; баланс также требует (1 (9 зит Uw9 f Uawnop и цпорд Pia 5И1Э ЧИв SHtTOpO Uj nopeТаким образом, степень достижени ба ланса зависит от качества технологии возможность создани строго идентич ных структур) и тем самым определ ет с степень подавлени остаточйых напр жений перемножител . Составл ющее Ли и Ш2 на выходе синфазны и завис т от свойств устройства подавл ть синфазные помехи. Напр жение на выхо де устройства и коэффициент умножени определ етс величиной сопротивлений в нагрузке плеч. Имеем UBWX нагр 2нагр и линейность умножител определ етс линейностью нагрузки. В прототипе имеем /2цагр 1(з)(1(з)(эГ вь ипорПз)У При тех же параметрах нагрузочных транзисторов, что и в прототипе ( геометрических размерах, токе стока и потенциалах смещени на затворах ) , величина (формула ky будет значительно больше, чем в прототипе , так как она будет определ тьс величиной дифференцильного выходного сопротивлени нагрузочных транзисторов, а не их крутизной , известно, что поэтому коэффициент умножени будет больше. Поскольку величина значительно меньше зависит от , чем крутизна S, то предлагаемое устройство будет обладать большей линейностью . Однако такое включение нагрузочных МДП-транзисторов и следующие из этого включени преимущества можно реализовать при включении их затворов на выход двухвходового повторител , затворы усилительных МДП-транзисторов которого подключены к разным выходным шинам устройства, а выход повторител - к затвору одного из нагрузочных МДП-транзисторов токостабилизатора. Включение в устройство повторител указанным способом уменьшает нестабильность и одновременно увеличивав ет подавление синфазных помех по сравнению с прототипом. Подавление синфазных помех (или что то же самое - стабилизаци потенциалов ) , возникших на выходных шинах вых. 1 и вых. 2 устройства, происходит под действием двух петель отрицательной обратной св зи, перва через входы повторител и затворы нагрузочных МДП-транзисторов, втора - через входы повторител и зат-. вор токостабилизатора 17). Эффекты . от действи этих петель суммируютс и подавление синфазных помех больше, чем в прототипе, в котором петли обратной св зи отсутствуют вовсе. I Преимуществом предлагаемого множительного устройства по сравнению с известным вл етс использование в нагрузке умножающих транзисторов МДП-транзисторов с противоположным типом проводимости и повторител Т так как улучшаютс его основные характеристики: коэффициент умножени , линейность,.подавление синфазных помех , что приводит к значительно повышенной точности и расшир ет динамический диапазон входных сигналов. 7 Формула изобретени Аналоговое множительное устройств содержащее четыре умножающих МДП-тра зистора одного типа проводимости, дв опорных МДП-т|Ьанзистора того же типа проводимости и два нагрузочных МД транзистора, истоки первого и второг умножающих МДП-транзисторов объеди немы и подключены к стоку первого опорного МДП-транзистора, истоки третьего и четвертого умножающих МДП-транзисторов объединены и подключены к стоку второго опорного МДП-транзисто ра, затворы первого и четвертого умножающих МДП-транзисторов объединены и подключены к первой входной шине устройства, затворы второго и третьего умножающих МДП-транзисторов объединены и подключены к второй входной шине устройства, перва и вт ра входные шины вл ютс первым вхо дом устройства, затворы перового и второго опорных МДП-транзисторов вл ютс вторым входом устройства, сто ки первого и третьего умножающих МДП-транзисторов объединены и подключены к первой выходной шине устройства и к стоку первого нагрузочно го МДП-транзистора, стоки второго и четвертого .умножающих МДП-транзисто ров объединены и подключены к второй выходной шине устройства и к стоку второго нагрузочного транзистора,перва и втора выходные шины вл ютс выходом устройства,затворы первого и вто рого нагрузочных МДП-транзисторов объединены, стоки первого и второго нагрузочных МДП-транзисторов объедин ны и подключены к первой шине питани два усилительных МДП-транзистора, третий и четвертый нагрузочные МДПтранзисторы , затворы третьего и четвертого нагрузочных МДП-транзисторов и сток третьего нагрузочного МДПтранзистора объединены и подключены к первой шине питани , исток третьего нагрузочного МДП-транзистора, сток первого усилительного МДП-тран9 68. зистора и затвор усилительного МДПтранзистора объединены, исток второго усилительного МДП-транзистора, сток четвертого нагрузочного МДПтранзистора и затвор первого усилительного МДП-транзистора объединен, истоки первого усилительного и четвертого нагрузочных МДП-транзисторов объединены и подключены к второй шине питани , сток второго усилительного МДП-транзистора и истоки первого и второго опорных МДП-транзисторов объединены, отличающеес тем, что, с целью повышени точности и расширени динамического диапазона входных сигналов, в него введены третий и четвертый усилительные МДП-транзисторы и п тый, шестой и седьмой нагрузочные МДП-транзисторы , первый и второй нагрузочные МДПтранзисторы имеют тип проводимости, противоположный типу проводимости умножающих МДП-транзисторов, стоки третьего и четвертого усилительных МДП- транзисторов объединены и подключены к первой шине питани , затворы соответственно подключены к стокам третьего и.четвертого умножающих МДП-транзисторов, а исток подключен . к объединенным стоку и затвору седьмого нагрузочного МДП-транзистора и к затворам первого и второго нагрузочных МДП-транзисторов, затвор п того нагрузочного МДП-транзистора, сток и затвор шестого нагрузочного МДПтранзистора и исток седьмого нагрузочного МДП-транзистора объединены, сток исток п того нагрузочного МДП-транзистора подключены соответственно к стоку и истоку четвертого нагрузочного МДП-транзистора. Источники информации. Прин тые во внимание при экспертизе 1.Гребен А. Б. Проектирование аналоговых интегральных схем. М., Мир, 1976. 20 due to insufficient linearity of the characteristic and low suppression of common mode noise, as well as a small range of signal variations, due to an insufficient multiplication factor. The purpose of the invention is to improve the accuracy and expand the range of variation of the input signals. The goal is achieved by the fact that the analog multiplying device containing four multiplying MOS transistors of the same type of conductivity, two MOS transistors of the same type of conduction and two loading MIS transistors, the sources of the first and second multiplying MIS transistors are combined and connected to the drain of the first reference MOS transistor, the sources of the third and fourth multiplying MOS transistors are combined and connected to the drain of the second reference MOS transistor, the gates of the first and fourth multiplying MOS transistors combined and connected to the first input bus of the device, the gates of the second and third multiplying MPV-transVicTopOB are combined and connected to the second input bus of the device, the first and second input buses are the first input of the device, the gates of the first and second MOS transistors are the second input of the device , the drains of the first and third multiplying MOS transistors are combined and connected to the first output bus not the device and to the drain of the first load MOS transistor, the drains of the second and fourth multiplying MDP transistors about Connected and connected to the second output bus of the device and to the drain of the second load transistor, the first and second output buses are the output of the device, the gates of the first and second load MOS transistors are combined, the drains of the first and second load MDP transistors are combined and connected to the first power bus, two amplifier MOS transistors, the third and fourth load MOS transistors, the gates of the third and fourth load MOS transistors, and the drain of the third load MOS transistor are combined and connected The first power bus, the source of the third load MOS transistor, the drain of the first amplifying MOS transistor and the gate of the second amplifying MOS transistor are combined, the source of the second amplifying MOS transistor, the drain of the fourth load MIS transistor and the gate of the first amplifying MIS transistor are combined. , the sources of the first amplifying and fourth loading MOS transistors are combined and connected to the second power bus, the drain of the second amplifying MIS transistor and the sources of the first and second MOS transistors the third and fourth amplifying MOS transistors and the fifth, sixth and seventh loading MOS transistors are combined, the first and second loading MOS transistors have the conductivity type opposite to the conductivity type of the multiplying MIS transistors, the drains of the third and fourth amplifying MOS transistors are combined and connected to the first power bus, the gates are connected to the drains of the third and fourth multiplying MOS transistors, respectively, and the source is connected to the combined drain and gate of the seventh load MIS transis The ora and the gates of the first and second MOS load transistors, the gate of the first load MDP transistor, the drain and the gate of the sixth load MOS transistor and the source of the seventh load MIS transistor are combined, the drain and the source of the fifth load MOS transistor are connected respectively to the drain and the source of the fourth load MOS transistor. The drawing shows a schematic diagram of an analog duplicating device. The analog multiplier comprising four multiplying MDPtranzistora I-, two support MDPtranzistora 5 and 6, the load MDPtranzistory 7 and 8, the reinforcing MDPtranzistory 9 and 10, load MDPtranzistory 11 and 12 form a two-input MDPtranzistory 9-12 repeater amplifying MISFET 13 , load MOS transistors Ij-lG, amplifying transistor 17, MOS transistors form a current stabilizer. The drawing also shows the first 18 and second 19 input buses forming the first input of the device, the third 20 and fourth 21 input buses forming the second input of the device, the first 22 and second 23 power buses, the first and second 25 forward buses forming the output of the device. Analog duplicating device works as follows. The characteristic of the drain current of the MDPtransistor in the saturation mode is (b {from, -iZipG / 2, () where S is the specific steepness; Uji, is the gate-source bias voltage; Uj (flop threshold voltage. If the device inputs have two paraphase signals: at inlet 1 and, at inlet 1, and respectively at inlet 2 U2 at inlet 2 -U2, then we get the current in each load arm 1ts, r p AU J + BU + Cu U2 + DU | + EU2 + F, C2 where the coefficients A, B, C, D, E, F are functions of the specific slope of the MIS transistors 1,1,5,7,8,13,1 and 15, respectively, and the bias voltages at their gates , i 1,1,5,7,8,13, U, 15. A useful signal will be C and and, where C is the coefficient of cleavage; BUj (and EU are residual voltages are undesirable signals of alternation; AU and W2 are non-linear distortions, are also undesirable components; F is a constant component The components BUvj and EU2 at the output are antiphase and they can be suppressed only by the balance of the circuit, which consists in the uniformity of the specific slope of MOS transistors 1,2 and 1t, 15 between them. PZ (14 of their displacements on the valves - due to U3nt and also threshold voltages; the balance also requires (1 (9) Uw9 f Uawnop and Pia 5I1E CPUs SHtTOpO Uj nope. Thus, the degree of achievement of balance depends on the quality of the technology; structures and thereby determines the degree of suppression of the residual voltages of the multiplier. The components Li and W2 at the output are in-phase and depend on the properties of the device to suppress common-mode noise. The voltage at the output of the device and the multiplication factor is determined by the resistance value In the load of the shoulders. We have UBWX load 2nagr and the linearity of the multiplier is determined by the linearity of the load.In the prototype, we have / 2cgr 1 (h) (1 (h) (er iporPz)) At the same parameters of the load transistors as in the prototype (geometric sizes, drain current and displacement potentials at the gates), the value (formula ky will be much larger than in the prototype, since it will be determined by the differential output resistance of the load transistors, not their slope, it is known that therefore the multiplication factor will be greater. Since the value is much less dependent on than the slope S, then the proposed device will have greater linearity. However, such switching on the load MOS transistors and the advantages resulting from this switching can be realized when their gates are turned on at the output of the two-input repeater, the gates of the amplifying MOS transistors of which are connected to different output buses of the device, and the output of the repeater to the gate of one of the load MOS transistors of the current stabilizer . The inclusion of a repeater in the device in this way reduces instability and at the same time increases the suppression of common mode noise in comparison with the prototype. Suppression of common mode noise (or, what is the same thing, stabilization of potentials) arising at the output output buses. 1 and out 2 devices, occurs under the action of two loops of negative feedback, the first through the inputs of the repeater and the gates of the load MIS transistors, the second through the inputs of the repeater and then -. thief stabilizer 17). Effects the effects of these loops add up and the suppression of common mode interference is greater than in the prototype, in which there are no feedback loops at all. I The advantage of the proposed multiplying device as compared to the known is the use of multiplying transistors of opposite-conductivity type MOSFETs and repeater T in the load, since its main characteristics are improved: multiplication factor, linearity, suppression of common-mode noise, which leads to significantly increased accuracy and expands the dynamic range of input signals. 7 Claims of the invention Analog multiplying devices containing four multiplying MOS-trans resistors of one conductivity type, two supporting MDP-t | transistors of the same conductivity type and two loading MD transistors, the sources of the first and second multiplying MIS transistors are combined and connected to the drain of the first reference transistor MIS transistors, the sources of the third and fourth multiplying MOS transistors are combined and connected to the drain of the second reference MOS transistor, the gates of the first and fourth multiplying MIS transistors are combined and connected to the first input bus of the device, the gates of the second and third multiplying MOS transistors are combined and connected to the second input bus of the device, the first and the second input buses are the first input of the device, the gates of the first and second reference MOS transistors are the second input of the device , the stocks of the first and third multiplying MOS transistors are combined and connected to the first output bus of the device and to the drain of the first load MOS transistor, the drains of the second and fourth multiplying MOS transistors are combined and The first and second output buses are the output of the device, the gates of the first and second load MOS transistors are combined, the drains of the first and second load MOS transistors are combined and connected to the first power bus. two amplifier MOS transistors, the third and fourth load MDPtransistors, the gates of the third and fourth load MOS transistors and the drain of the third load MDP transistor are combined and connected to the first power supply bus, the source of the third load MOS transistor, the drain of the first amplifying MDP-trans9 68. resistor and the gate of the amplifying MDPtransistor are combined, the source of the second amplifying MOS transistor, the drain of the fourth load MDPtransistor and the gate of the first amplifying MIS transistor are combined, the sources of the first amplifying and MOS transistor and the gate of the first amplifying MDP transistor are united, the sources of the first amplifying and MOS transistor and the gate of the first amplifying MDP transistor are united, the sources of the first amplifying and MOS transistor and the gate of the first amplifying MDP transistor are combined, the sources of the first amplifying and MOS transistor and the gate of the first amplifying MOS transistor are combined, the sources of the first amplifying and MOS transistor are combined the transistors are combined and connected to the second power bus, the drain of the second amplifying MIS transistor and the sources of the first and second MOS transistors are combined, characterized by It is noted that, in order to increase the accuracy and broaden the dynamic range of the input signals, the third and fourth amplifying MOS transistors and the fifth, sixth and seventh loading MOS transistors are introduced into it, the first and second loading MDPtransistors have a type of conductivity opposite to the type of conductivity multiplying MOS transistors, the drains of the third and fourth amplifying MIS transistors are combined and connected to the first power bus, the gates are respectively connected to the drains of the third and fourth multiplying MIS transistors ditch, and the source is connected. to the combined drain and gate of the seventh load MOS transistor and to the gates of the first and second load MDP transistors, the gate of the first load MOS transistor, the drain and the gate of the sixth load MDP transistor and the source of the seventh load MOS transistor are combined, the drain of the first load MDP -transistor connected respectively to the drain and the source of the fourth load MOS transistor. Information sources. Taken into account during the examination 1. A. Greben. Designing analog integrated circuits. M., Mir, 1976.
2.Патент США № 39566 3, кл. 235-19, опублик. т 1.05-76 (прототип).2. US patent number 39566 3, cl. 235-19, publ. t 1.05-76 (prototype).