Изобретение относитс к вычиСлитальной технике и может быть использовано в арифметико-логических устройствах специализированных ЦАМ. Известны множительные устройства, содержащие регистры множимого и множител и сумматор частичных пре гзведений , снабженные цеп ми сдвига 1. Однако данные устройства обладают низким быстродействием. Наиболее близким к предлагаемому вл етс устройство, содержащее 2празр дный регистр множимого, снабженный цепью сдвига в сторону младших разр дов, п-разр дный регистр множител , снабженный цепью сдвига в сторону старших разр дов, шину разрешени образовани очередного частичного произведени , 2п-разр дный двоичный сумматор 2. Недостатком данного устройства вл етс низкое быстродействие, обусловленное быстродействием двоичного сумматора, которое при отсутствии средств ускорени переноса определ етс по формуле-to -ом 2п пер где to - общее врем суммирова - врем суммировани в одном разр де; задержка переноса в одном разр де. Цель изобретени - уменьшение времени выполнени умножени . Поставленна цель достигаетс тем, что в устройство дл умножени , содержащее 2п-разр дный сдвиговый регистр множимого, п-разр дный сдвиговый регистр множител , выход старшего разр да которого вл етс шиной разрешени образовани очередного частичного произведени , введены параллельный матричный сумматор накапливающего типа и группа дешифраторов, причем входы каждого дешифратора группы соединены cEogjm m 2 , ksX,,..,- , 1Где к - число единиц в коде множите (ЛЯ) соответствующих выходов регистра множимого, m выходов дешифраторов соединены с соответствующими входами параллельного матричного сумматора , шина разрешени образовани очередного произведени подключена к , управл юпэму входу параллельного ма тричного сумматора. : Введение указанных элементов позвол ет осуществл ть образование частичнш: произведений в Kojfe 1 из т, где cog ; п - группа дешифрируемыхразр дов множимого. Очевидно что в этом случае врем образовани одного частичного произведени определ етс по формуле , .« 2п где t .и - соответственно врем суммировани и задержка перено са в одном разр де параллельного мат ричного сукматора.При условии t,.|, tg и , что практически всегда выполн етс , устройство позвол ет уменьшить врем выполнени операции умножени примерно раз. На чертеже изображена структура предлагаемого множительного устройства . Устройство содержит 2п- разр дный регистр 1 множимого, снабженный цепь сдвига в сторону младших разр дов, п-разр дный сдвиговый регистр 2 множител , снабженный цепью сдвига в сторону старших разр дов, шину 3 раз решени образовани очередного частичного произведени ,параллельный матричный сумматор 4 накапливающего типа и группу дешифраторов 5, причем выходы регистра 1 подключены к входам дешифраторов 5, выходы дешифраторов 5 - к входам параллельного мат ричного сумматора 4, выход старшего разр да регистратора 2 подключен к шине 3 разреиюни , котора подключена к управл ющему входу парйллельного матричного сумматора 4. Работает устройство следующим образом . В каждом такте осуществл етс сдвиг множимого на один разр д влево и сдвиг множител на един разр д впр во. Двоичный код множител с регистра 1 подаетс на группу дешифраторов 5, с выхода которого на сумматор подаётс множимое, представленное в унитарном коде 1из m (m-ична система счислени ), причем на вход первого дешифратора группы подаетс Ogg m старших разр дов с регистра множимого. Выходы дешифратора представл ют собой стаЕ«1Шй разр д множимого представленного в коде 1 из m и т.д., а на вход последнего дешифратора группы подаетс Bog г m млад ших разр дов с регистра множимого, выходы которого представл ют собой младший разр д множимого, представленного в коде 1 из т, выходы дешифраторов группы соединены с соответствующими входами сумматора 4. В зависимости от содержимого старшего разр да регистра 2 множител по шине 3 разрешени подаетс либо не подаетс сигнал разрешени образовани очередного частичного произведени . В случае наличи указанного сигнала параллельный матричный сумматор 4 образует очередное частичное произведег;ие за врем t + пи ер Таким образом, введение в предлагаемое устройство группы дешифраторов и замена двоичного сумматора на параллельный матричный сумматор, работающий в унитарном коде 1 из го, позвол ет уменьшить врем выполнени операции умножени . Формула изобретени Устройство дл умножени , содержащее 2 п-разр дный сдвиговый регистр множимого, п-разр дный сдвиговый регистр множител , выход старшего разр да которого вл етс шиной разрешени образовани очередного частичного произведени , отличаю щеес тем,что,с целью уменьшени времени выполнени умножени ,в него введены параллельный матричный сумматор накапливающего типа и группа дешифраторов , причем входы каждого дешифратора группы соединены с Bog i ,..., -5 ) соответствующих выходов регистра множимого, т.выходов дешифраторов соединены с соответств5ющими входами параллельного матричного сумматора ,шина разрешени образовани очередного частичного произведени подключена к управл ющему входу паралельного матричного сумматора. Источники информации, прин тые во внимание при экспертизе 1.Каган .Б.М., Каневский М.И., Цифровые вычислительные машины и системы . М., Энерги , 1973, с. 328.