SU1367012A1

SU1367012A1 - Операционное устройство

Info

Publication number: SU1367012A1
Application number: SU854021238A
Authority: SU
Inventors: Михаил Николаевич Кулик; Владимир Николаевич Белецкий; Юрий Борисович Шуфчук; Александр Петрович Павлусенко; Григорий Петрович Карась; Сергей Федорович Семенов; Наталья Марковна Кузнецова
Original assignee: Институт Проблем Моделирования В Энергетике Ан Усср
Priority date: 1985-12-30
Filing date: 1985-12-30
Publication date: 1988-01-15

Abstract

Изобретение относитс к области вычислительной техники и может быть использовано в составе универсальных или специализированных вычислительных машин дл выполнени арифметико- логических операций над операци ми с плавающей зап той. Цель изобретени - расширение функциональных возможностей устройства в части дополнительноп го выполнени операций вычитани и делени над операндами с плавающей зап той, логических операций И, ИЛИ, НЕ, сложени по модулю два, а также повышение быстродействи за счет асинхронного режима выполнени операций . Операционное устройство содержит регистр 1 кода операций, регистры 2, 3 первого и второго операндов, первый и второй комбинационные сдви- гатели 4, 5, арифметико-логическое устройство 6 обработки мантисс, инационный умножитель 7, делитель 8, первый коммутатор 9, шифратор ла нулей,нормализатор 1 1,арифметико- логическое устройство 12 обработкипо- р дков ,второй коммутатор 13, арифметико-логическое устройство 14 коррекции пор дка результата,регистр 15 результата и блок 16 управлени с соответствующими св з ми.Операционное устройство производит арифметические и логические операции над операндами с пла-. вающей зап той в асинхронном режиме.4kn. Ч i (Л со Од , i 9utt

Description

Изобретение относитс к вычислительной технике и может быть использовано в составе универсальных или специализированных вычислительных машин дл выполнени арифметико-логических операций над операндами с плавающей зап той.

Цель изобретени - расширение функциональных возможностей устройства в части дополнительного выполнени операций вычитани и делени над операндами с плавающей зап той, логических операций И, ИЛИ, НЕ, сложени по модулю два, а также повышение быстродействи за счет асинхронного режима вьшолнени операций.

На фиг,1 изображена функциональна схема операционного устройства; на фиг,2 - функциональна схема сдвига- телей устройства; на фиг.З - функциональна схема шифратора нулей устройства; на фиг,А - функциональна схема блока управлени устройства.

Операционное устройство содержит регистр 1 кода операций, регистр 2 первого операнда, регистр 3 второго операнда, первый и второй комбинацион

с вторым информационным входом второго коммутатора J3, третий информационный вход которого соединен с информационным выходом АЛУ 52 обработки пор дков и с вторыми информационными входами сдвигателей 4 и 5, выходы АЛУ 6 обработки мантисс, умножител 7 и делител b соединены с информа-

ционными входами первого коммутатора 9, информационный-выход которого соединен с входом шифратора 10, первым информационным входом нормализатора И и с первым информационным входом

регистра 15 результата, выход старшего информационного разр да первого коммутатора 9 соединен с входом переноса АЛУ 14 корректировки пор дка результата и первым управл ющим входом

нормализатора 11, второй управл ющий вход нормализатора 11 соединен с входами разрешени сдвигателей 4 и 5 и с шиной 57 логической единицы устройства , первый информационный вход

8 устройства соединен с информационным входом регистра 1 кода операции, вход разрешени записи которого соединен с первым входом 19 управлени

ные сдвигатели 4 и 5, арифметико-лопг- устройства, информационный выход ре- ческое устройство (АЛУ) 6 обработки О гистра 15 результата соединен с пер- мантисс, комбинационный умножитель 7, выми информационными входами регист- делитель 8, первый коммутатор 9, шиф- ров 2 и 3 первого и второго операндов, ратор 10 числа нулей, нормализатор второй информационный вход 20 устрой- П, АЛУ 12 обработки пор дков, вто- ства соединен с вторым информационным рой коммутатор 13, АЛУ 14 коррекции. 35 регистра 2 первого операнда, пор дка результата, регистр 15 резуль- первый вход разрешени записи которо- тата и блок 16 управлени , причем го соединен с входом 21 разрешени

п,-разр дные выходы регистра 2 перво го операнда (где п ;, - число разр дов мантиссы операнда) соединены с первым информационным входом первого сдвигател 4, с первым информационным входом умножител 7 и с первым информационным входом делител 8, п,- разр дные выходы регистра 2 первого операнда (где Пр - число разр дов пор дка операнда) соединены с первым информационным входом АЛУ 12 обработки пор дков и с первым информацион- ным входом второго комму гатора 13, п„-разр дные выходы регистра 3 второго операнда соединены с первым информационным входом второго сдвигател 5 , с вторы информационным входом умножител 7 и с вторым информацион-. ным входом делител 8, П1(1-разр дные выходы регистра 3 второго операнда соединены с вторым информационным входом АЛУ 12 обработки пор дков и

записи по его первому информационному входу, второй вход разрешени записи

40 регистра 2 первого операнда соединен с входом 22 разрешени записи по его второму информационному входу, третий информационный вход 23 устройства соединен с вторым информационным входом;

45 регистра 3 второго операнда, первый вход разрешени записи которого соединен с входом 24 разрешени записи по его первому информационному входу, второй вход разрешени записи регист50 ра 3 второго операнда соединен с входом 25 разрешени записи по его второму информационному входу, втОрой вход 26 управлени устройства соед1г- нен с пусковым входом блока 16 управ55лени , вход дешифрации кода операции которого соединен с выходом регистра 1 кода операции, вход определени знака операнда блока 16 управлени соединен со знаковым выходом АЛУ 12

обработки пор дков, вход разрешени коррекции пор дка результата блока 16 управлени соединен с выходом старшего информационного разр да пер вого коммутатора 9 и с первым информационным входом АЛУ 14 корректировки пор дка результата, второй информационный вход которого соединен с выходом второго коммутатора 13, третий информационный вход АЛУ 14 корректировки пор дка результата соединен с выходом шифратора 10 и с вторы информационным входом нормализатора 1.1, вход признака потери значимости мантиссы блока 16 управлени соединен с выходом старшего разр да шифратора 10, управл ющие входы первого и второго сдвигателей 4 и 5 соединены с первым и вторым выходами блока 16 управлени , третий выход которого соединен с управл ющим входом АЛУ 12 обработки пор дков, четвертый выход блока 16 управлени соединен с управл ющим входом АЛУ 6 обработки мантисс , информационные входы которого соединены с выходами сдвигателей 4 и 5, управл ющий вход второго коммутаг- тора 13 соединен с п тым выходом блока 16 управле1ш , шестой выход которого соединен с управл ющим входом первого коммутатора 9, тактовый вход регистра 15 результата соединен с седьмым выходом блока 16 управлени , восьмой выход которого соединен с дом разрешени записи регистра 15 результата и с выходом 27 готовности устройства, дев тый выход блока 16 управлени устройства соединен с уп-

вхо

равл ющим входом АЛУ 14 корректировки 40 ческий ноль, поскольку на третий (,управл ющий ) вход АЛУ 14 поступает код, по которому формируетс уровень -логического нул на его выходе.

равл ющий) вход АЛУ 14 поступает код, по которому формируетс уровень -логического нул на его выходе.

Формирование сигнала готовности

пор дка результата, выход нормализатора 1 соединен с первым информационным входом регистра 15 результата, выход которого соединен с выходом 28 результата устройства, выход старшего 45 на выходе 27 устройства осуществл ет- разр да шифратора 10 соединен с выхо- с следующим образом, С поступлением дом 29 признака потери значимости единичного сигнала на пусковой вход мантиссы устройства, первый и второй блока 16 управлени запускаетс одновыходы АЛУ 14 корректировки пор дка результата соединены с выходами 30 и 31 признаков переполнени пор дка устройства, третий выход АЛУ 14 корректировки пор дка результата соед1г- нен с вторым информационньм входом регистра 15 результата, каждый из сдвигателей 4 и 5 содержит группу элементов И 32, элемент НЕ 33, дешифратор 34, группу элементов ИЛИ 35 и групп

в И ИЛИ св з ми.

4 36

соответст10

g 15 20

Шифратор 10 нулей содержит группу элементов НЕ 37, группу элементов И 38 и группу элементов ИЛИ 39 с соответствующими св з ми.

Блок 16 управлени содержит дешифратор 40, группу элементов ИЛИ 41, группу элементов НЕ 42, группу элементов И 43 и группу одновибрато- ров 44 с соответствующими св з ми.

Устройство работает следующим образом .

Запись кода операции осуществл ет с в регистре 1 при наличии управл ющего сигнала уровнем логической единицы на входе 18, Запись операндов осуществл етс подачей их в регистры 2 и 3-е входом 20 и 23 устройства либо с выхода регистра 15 результата . Логические операции И, ИЛИ, НЕ, сложение по mod 2 выполн ютс при записи в регистре 1 кодов 000, 001, 010 и 011 соответственно. При этом блок 16 управлени формирует.соответствующие выходные сигналы, в результате чего первый и второй операнды без изменени поступают через сдвигатели 4 и 5 на информационные входы АЛУ 6, на управл ющий вход которого поступает код выполн емой операции . На выходе АЛУ 6 формируетс 3g результат, который через коммутатор 9 поступает на первый вход регистра 15 и записываетс в него по окончании вьтолнени операции, В младшие Пр раз р дов регистра 15 записываетс логи25

30

ческий ноль, поскольку на третий (,управл ющий ) вход АЛУ 14 поступает код, по которому формируетс уровень -логического нул на его выходе.

Формирование сигнала готовности

на выходе 27 устройства осуществл ет- с следующим образом, С поступлением единичного сигнала на пусковой вход блока 16 управлени запускаетс одновибратор 44,1, длительность отрица- тельного импульса на выходе которого равна времени выполнени логической операции. По окончании этого импульса результат записываетс в регистр 15, а на выходе 27 формируетс сигнал уровнем логической единицы, свидетельствующий о готовности устройства к выполнению следующей операции,

Сложение и вычитание над операци ми

А Мд- 2 , В MS- 2 с плаваютщей зап той выполн етс при записи в регистр 1 соответственно кодов 100 и 101, На управл ющий вход АЛУ 12 поступает с третьего выхода блока 16 уп равлени сигнал, включа его в режим вычитани . На выходе АЛУ 12 формиру- етс разность , по знаку которо включаетс один из сдвигателей 4 или 5, Если знак равен О (число Pj( Рв положительное), то на выходах 1 и 2 блока 16 управлени формируютс соответственно О и 1, привод к сдвигу Mg, .Если знак равен 1 Счисло РД-РВ отрицательное), то на выходах 1 и 2 блока 16 управлени формируютс соответственно 1 и О привод к сдвигу Мд, Сдвиг Mg или Мд осуществл етс вправо на число разр дов , равное модулю значени Р.-Ро, В

,п Р

АЛУ 6 формируетс соответственно сумма или разность мантисс М, и Mg, поступающих с выходов сдвигателей 4 и 5, Результат с выхода АЛУ 6 через коммутатор 9 поступает на входы шиф- ратора 10 числа нулей и нормализатор 11, На выходе шифратора 10 формируетс код, равный числу последовательных нулей, начина со старщего разр да входного слова.

Этот код поступает на второй вход нормализатора 11, на выходе которого формируетс нормализованное значение мантиссы (значение старшего разр да равно 1), которое записываетс в .

старшие п, разр дов регистра 15, При сложении возможно .переполнение результата мантиссы (в старшем разр де АЛУ формируетс единица, В этом случае нормализаци мантиссы осуществл етс сдвигом результата мантиссы на один разр д вправо с помощью нормализатора 11,.

Пор док результата находитс следующим образом,

Если РД-РВ О, то на п том выходе блока 16 управлени формируетс код 00 и через коммутатор 13 на второй вход АЛУ 14 поступает Рд, Если

Р,-Р

-; О, то на п том йыходе блока 16 управлени формируетс код 10 и через з оммутатор 13 на второй вход АЛУ 14 поступает Pg, На первый вход АЛУ 14 поступает код с выхода шифратора 10 числа нулей. На третий вход АЛУ 14 поступает код, включающий его в режим вычитани , если значение Признака потери значимости мантиссы, формирующеес на втором выходе шиф-

ратора 10 числа нулей, не равно единице . Если значение признака потери значимости мантиссы равно единице, то на вход АЛУ 14 поступает код, по которому на его выходе формируетс сигнал уровнем логического нул . Если имеет место переполнение результата (значение единицы на выходе стершего разр да коммутатора 9), то на третий вход АЛУ 14 поступает код, который осуществл ет в АЛУ 14 сложение содержимого, поступающего на второй вход, с единицей, поступающей на вход переноса АЛУ 14, Результат с выхода АЛУ 14 записываетс в. щие Пр разр дов регистра 15, В АЛУ 14 осуществл етс также формирование признаков отрицательного и положительного переполнени пор дка результата . Врем неготовности операций сложени и вычитани задаетс с помощью одновибратора 44,2 блока 16 управлени ,

Умножение с плавающей зап той над

операндами А

Мл-2

В

М.-2

Ре,

выполн етс при записи в регистр 1 кода 110, В результате мантиссы Мд, Mj перемножаютс с помощью умножител 7, с выхода которого результат через коммутатор 9 поступает на вход нормализатора 11 и шифратора 10 числа нулей. Нормализаци мантиссы произведени осуществл етс так же, как и при выполнении сложени и вычитани , и записываетс в старшие п разр дов регистра 15, Пор док определ етс следующим образом. На третий вход АЛУ 12 с третьего выхода блока 16 управлени поступает код, включаю

щий его в режим сложени пор дков Р.

0

и Pg, Значение РА+РВ через коммутатор 13 поступает на второй вход АЛУ 14, включенного в режим вычитани , ес 5 ли признак потери значимости мантиссы не равен 1, В противном случае АЛУ 14 включаетс в режим формировани логического нул . Результат с выхода АЛУ 14 записываетс в мпадшие Пр разр дов регистра 15, Врем неготов- . ности выполнени операции умножени задаетс с помощью одновибратора 44,3 блока управлени .

Деление с плавающей зап той над. операндами А Мд-. , В Мв;2 выполн етс при записи в регистр 1 кода 111, В результате мантисса М д делитс на мантиссу М с помощью делител 8, результат на выходе кото-

5

рого через коммутатор У поступает на вход нормализатора 11. Нормализаци мантиссы частного осуществл етс так же, как и при выполнении сложени и вычитани . Нормализованна мантисса частного записываетс в.старшие п„ разр дов регистра 15, Пор док частного определ етс следующим образом. На третий вход АЛУ 12 поступает с третьего блока 16 управлени код, включа его в режим вычитани . Разность РД-РВ с выхода АЛУ 12 через коммутатор 13 поступает на второй вход АЛУ 14, которое функционирует так же, как и при выполнении сложени и вычитани , С выхода АЛУ 14 пор док частного записываетс в младши Пр разр дов регистра 15, Врем него-

товности задаетс с помощью одновиб- ратора 44,4 блока 16 управлени .

Таким образом, введение в устройство новых элементов - регистра кода операции второго сдвигател , делител , двух коммутаторов, шифратора чис- ла нулей, арифметико-логического блока коррекции пор дка результата и распределител управл ющих сигналов н организаци новых св зей между элементами устройства позвол ет расширить функциональные возможности устройства и повысить его быстродействие .

Claims

Формула изобретени

Операционное устройство, содержащее (пц,+Пр -разр дный регистр первого операнда, (п,, Пр - число разр дов

устройства соединен с пусковым входом блока управлени , вход дешифрации кода операции которого соединен с выходом регистра кода операции, вход опмантиссы и пор дка операндовJ, ()-40 ределени знака операции блока управ-

разр дный регистр второго операнда, первый п -разр дный сдвигатель, первый информационный вход которого соединен соответственно с Пд,-разр д- ными выходами регистра первого операн-45 да и с входами первой группы Пд|,-раз- р дного умножител , разр дные выходы первого сдвигател соединены соответственно с входами первой группы арифметико-логического устройства обработки мантисс, входы второй группы умножител соединены соответственно с п -разр дными выходами регистра

лени соединен с выходом знакового разр да арифметико-логического устройства обработки пор дков, вход раз решени коррекций пор дка результата блока управлени соединен с выходом старшего информационного разр да первого коммутатора и с первыми управл ющими входами нормализатора.и арифметико-логического устройства корректировки пор дка результата, вход признака потери значимости мантиссы блока управлени соединен с первым выходом шифратора нулей и с выходом признака потери значимости мантиссы уст- 55 ройства, третий выход блока управлени соединен с управл ющим входом арифметико-логического устройства обработки пор дков, четвертый выход блока управлени соединен с управл ю50

второго операнда, Пр-разр дные выходы регистров первого и второго опег- рандов соединены соответственно с входами первой и второй групп арифг- метико-логического устройства обработки пор дков, нормализатор, первый

5

0

5

информационный вход которого содержит п,+1 разр дов, а выход соединен с Пд, информационными входами регистра результата , отличающеес тем, что, с целью расширени функциональных возможностей устройства в части- дополнительного выполнени операций вычитани и делени над операндами с плавающей зап той, логических операций И, ИЛИ, НЕ, сложени по мсг- дулю два, а также повышени быстродействи за счет асинхронного режима выполнени операций, в него введены регистр кода операций, информационный, вход которого вл етс первым информационным входом устройства, второй п -разр дный сдвигатель, первый информационный вход которого соединен с п -разр дными выходами регистра второго операнда, второй информационный вход второго .сдвигател соединен с вторым информационным входом первого сдвигател и с информационным выходом арифметико-логического устройства обработки пор дков, управл ю- вход второго сдвигател соединен с первым вьпсодом блока управлени , управл ющий вход первого сдвигател соединен с вторым выходом блока управлени разр дные выходы второго сдвигател соединены соответственно с информационными входами второй группы арифметико-логического устройства г обработки, мантисс, пусковой вход

устройства соединен с пусковым входом блока управлени , вход дешифрации кода операции которого соединен с выходом регистра кода операции, вход оп0

5

лени соединен с выходом знакового разр да арифметико-логического устройства обработки пор дков, вход раз решени коррекций пор дка результата блока управлени соединен с выходом старшего информационного разр да первого коммутатора и с первыми управл ющими входами нормализатора.и арифметико-логического устройства корректировки пор дка результата, вход признака потери значимости мантиссы блока управлени соединен с первым выходом шифратора нулей и с выходом признака потери значимости мантиссы уст- 5 ройства, третий выход блока управлени соединен с управл ющим входом арифметико-логического устройства обработки пор дков, четвертый выход блока управлени соединен с управл ю0

щим входом арифметико-логического ус ройства обработки мантисс, п тый вы- .ход блока управлени соединен с управл ющим входом второго коммутатора шестой выход блока управлени соединен с управл ющим входом первого коммутатора , седьмой выход блока управлени соединен с тактовым входом регистра результата, восьмой выход блока управлени соединен с входом разрешени записи регистра результата и с выходом готовности устройства дев тый выход блока управлени соеди нен с управл ющим входом арифметико- логиче-ркого устройства корректировки пор дка результата, П|,,-разр дный делитель , первый и второй информационные входа которого соединены соответственно с разр дными выходами ре- гистров первого и второго операндов, информационные входы первой группы первого коммутатора соединены соответственно с разр дными выходами арифметико-логического устройства обработки мантисс, информационные входы второй группы первого коммутатора соединены соответственно с разр дными выходами умножител , информационные входы третьей группы первого коммутатора соединены соответственно с разр дными выходами делител , информационный выход первого коммутатора соединен с информационным входом шифратора нулей, с первым инфор- мационным входом нормализатора и с первым информационным входом регистра результата, информационные входы первой группы второго коммутатора соединены соответственно с Пр-раз- р дными выходами регистра первого операнда, информационные входы вто- рой группы второго коммутатора соеди нены соответственно -с разр дными выходами арифметико-логического устройства обработки пор дков, информационные входы третьей группы второго коммутатора соединены соответственно с Пр-разр дными выходами регистра второго операнда, второй выход шифратора нулей соединен с вторым информационным входом нормализатора .и с входами первой группы арифметико-логического устройства коррекции пор дка результата входы второй группы которого соединены с выходами второго коммутатора, первый и второй выходы арифметико-логического устройства коррекции пор дка результата соединены с выходами признаков переполнени пор дка устрой- ртва 5 третий выход арифметико-логи° ческого устройства коррекции результата соединен с Пр информационным входом регистра результата, выход которого соединен с информационным выходом устройства и с первыми ( р)-разр дными входами регистров первого и второго операндов, второй (п,+Пр )-разр дный вход регистра первого операнда соединен с вторым ин- форма1Ц1Онным входом устройства, второй ( р)-разр дный вход регистра второго операнда соединен с третьим информационным входом устройства, управл ющий вход регистра кода операций , соединен с первым управл ющим входом устройства, второй и третий управл ющие входы которого соединены соответственно с управл ющими входами регистра первого операнда, управл ющие входы регистра второго операнда соединены соответственно с четвертым и п тым управл ющими входами устройства.