SU1358063A1 - Цифровой фазочастотный компаратор - Google Patents

Abstract

Изобретение, может быть использовано дл  коррекции и синхронизации частоты в системах контрол  и автоматического контрол  частоты. Цель изобретени  - повьшение точности устройства. Компаратор содержит счетчики I и 2 импульсов, триггеры 5 и 7, элемент НЕ 6, элемент ИЛИ 8. Введение элементов И-НЕ 9 и 10, элементов И 11,13 и 14, триггера 12 и выходных шин 16 и 17 устран ет неопределенности выходного сигнала при совпадении входньк сигналов по частоте и фазе. 4 ил. 3/од1 вб/JfOffl 15 сл fZ. Выход 3 со СП СХ) о О5 со сриг.1

Description

Изобретение относитс  к импульсой технике и может быть использовао в радио- и электротехнических стройства.х различного назначени , апример дл  коррекции и синхронизаии частоты в системах контрол  и втоматического регулировани  частоы .

Цель изобретени  - повьшение точости за счет устранени  неопределен- ости выходного сигнала при совпадении входных сигналов по частоте и фазе .

На фиг,1 показана структурна  электрическа  схема устройства; на - 4 - временные диаграммы, по сн ющие работу устройства.

Устройство содержит первьш и второй счетчики 1 и 2 импульсов, тактовые входы которых соединены соответственно с первой и второй входными шинами 3 и 4, а R-входы счетчиков 1.и 2 соединены с инверсным выходом первого триггера 5, 1-вход которого через элемент НЕ 6 соединен с шиной 3. Выход счетчика 1 соединен с 1-вхо- дом второго триггера 7, первым входом элемента ИЛИ 8 и первым входом первого элемента И-НЕ 9, выход которого соединен с первым входом второго элемента И-НЕ 10,выход которого сое-, динен с первым входом первого элемента И 11 и 1-входом триггера 12. Пр мой и инверсный выходы второго триггера 7 соединены с первыми входами соответственно второго и третьего элементов И 13 и 14, выходы которых соединены соответственно с первой и второй выходными шинами 15 и . 16, инверсный выход третьего триггера 12 соединен с третьей выходной шиной 17, а пр мой выход - со вторыми входами элементов И 13 и 14. Выход счетчика 2 соединен с К-вхо- дом триггера 7, вторыми входами элемента ИЛИ В и первого элемента НЕ 9, выход которого соединен с К-входом триггера 12 и вторым входом элемента И 11, выход которого соединен с К-входом триггера 5. Кроме того, выход элемента ИЛИ 8 соединен с вторым входом элемента И-НЕ 10,

Временные диаграммы работы устройства показаны дл  следующих случаев (емкость счетчиков 1 и 2 прин та равной 4): частота сигнала на шине 3 больше час тоты сигнала на шине 4 (фиг,2), сигнал на шине 3 совпадает

по частоте и фазе с сигналом на шине 4 (фиг.З), частота сигнала на шине 3 меньше частоты сигнала на шине 4 (фиг.4).

При этом показаны следующие вре менные диаграммы (фиг.2-4)sна входной шине 3 (а), на входной шине 4 (б), на выходе элемента НЕ 6 (в), на инверсном выходе триггера 5 (г), на выходе счетчика 1 (д), на выходе счетчика 2 (е), на выходе элемента ИЛИ 8 (ж), на выходе :-:элемента И- НЕ 9 (з), на выходе элемента И-НЕ 10 (и), на выходе элемента И 11 (к), на пр мом выходе триггера 5 (л), на пр мом вьгходе триггера 12 (м), на инверсном выходе триггера 12-(н), на выходе элемента И 13 (о), на выходе элемента И 14 (п).

Устройство работает следующим образом ,

Контролируема  последовательность импульсов -с частотой fj поступает

на шину 4 устройства. На шину 3 устройства поступает опорна  последовательность импульсов с частотой f, . Эта последовательность  вл етс  эталонной по частоте и фазе. Момент изменени  сигнала от уровн  логичес- . кого нул  к единице соответствует моменту начала каждого периода.

В исходном состо нии на жгверс- ном выходе триггера 5 установлен

уровень логической единицы, который по входам сброса удерживает счетчики 1 и 2 в исходном состо нии логического нул . Смена сигнала на инверс- ном выходе триггера 5 от уровн  логй.- ческой единицы к уровню нул  совпадает с началом пе риода опорного сигнала , В св зи с этим начало счета импульсов обоими счетчиками, т.е. начало контрол , совпадает с моментом начала периода опорных сигналов.

Если частоты f, к f равны и

совпадают по фазе (фиг.З), сигналы на выходах счетчиков 1 и 2 по вл ютс  одновременно. Это приводит к смене уровн  сигнала на выходе первого элемента И-НЕ 9 с уровн  логической единицы на уровень логического нул  и установке третьего триггера 12 в состо ние логического нул  на его

пр мом выходе. Одновременно со сменой состо ни  элемента И-НЕ 9 на первый вход элемента И-НЕ 10 поступает сигнал логического нул , кото- рьм запрещает прохождение импульсов

от элемента ИЛИ 8, блокиру  этим переключение триггера 12 по 1-входу Триггер 7, при равенстве частот по величине и фазе,, мен ет свое состо ние после каждого цикла сравнени . Однако сигнал логического нул  с пр мого выхода триггера 12 удерживает на выходах элементов И 13 и 14 уровень логического нул . Таким образом при равенстве частот по величине и фазе на выходах устройства устанав- ливае гс  однозначное состо ние: уровень логического нул  на шинах 15 и 16 и уровень логической единицы на шине 17. После окончани  цикла сравнени  измен етс  уровень сигнала на выходе элемента И 1 Г на уровень логического нул  и происходит переключение триггера 5 в исходное состо ние .

Если частоты .совпадают по величине ,, но отличаютс  по фазе, или одна из входных частот больше другой, то в конце цикла сравнени  на выходе элемента И-НЕ 9 присутствует уровень логической единицы, который разрешает прохождение сигнала с выхода элемента ИЛИ 8 на вход триггера 12. При этом трип ер 12 при по влении импульса на выходе любого из счетчиков 1 или 2 переключаетс  в состо ние логической единицы на его пр мом выходе. При этом если опережающей  вл етс  фаза сигнала на шине 3 или частота сигнала на шине 3 больше частоты сигнала на шине 4 (фиг.2), счетчик 1 считывает первым и переключает триггер 7 в состо ние логи ческой единицы на его пр мом выходе . При этом на вькоде элемента И 13 также устанавливаетс  уровень логической единицы. Таким образом, если опережающей  вл етс  фаза опорной последовательности, на шине устройст ва также устанавливаетс  однозначное состо ние: уровень логической едини- цы на шине 15 и уровень логического нул  а шинах 1 6 и 1 7 .

Аналогично, когда опережающей  вл етс  фаза сигнала на шине 4 или частота сигнала на шине 4 больше частоты сигнала на шине 3, на выходе элемента И 14 устанавливаетс  уровень логической единицы, на выходе элемента И 13 и инверсном выходе триггера 12 - уровень логического нул  (фиг.4).

Таким образом, в предлагаемом уст- ройстве по сравнению с известным устранена неопределенность выходной информации дл  случа , когда частоты совпадают по величине и фазе. Это повышает точность устройства и позвол ет использовать его в системах автоматического регулировани .

Claims (1)

1. Формула изобретени 

   0

   5

   5

   0

   Цифровой фазочастот Ный компаратор , содержащий первый и второй счет5 чики импульсов, тактовые входы которых соединены соответственно с первой и второй входными шинами, а R-входы - с инверсным выходом первого триггера, 1-вход которого через элемент НЕ соединен с первой входной шиной, выход первого счетчика импульсов соединен с 1-входом второго гера и с первым входом элемента ИЛИ, а выход второго счетчика импульсов соединен с К-входом второго триггера и вторым входом элемента ИЛИ, а также первую выходную шину, о т л и - чаюш;ийс  тем, что, с целью повышени  точности за счет устранени  неопределенности выходного сигнала при совпадении входных сигналов по частоте и фазе, в него введены втора  и треть  выходные шины, первый и второй элементы И-НЕ, третий триггер и первьш, второй и третий элементы И, при этом первые входы второго и третьего элементов И соединены соответственно с пр мым и инверсным выходами второго триггера , выходы второго и третьего элементов И соединены соответственно с первой и второй выходными шинами, а вторым входом - с пр мым выходом третьего триггера, инверсный выход которого соединен .с третьей выходной шиной , 1-вход - с выходом второго элемента И-НЕ и первым входом первого элемента И, К-вход - с выходом первого элемента И-НЕ, первым входом второго элемента И-НЕ и вторым входом первого элемента И, выход которого соединен с К-входом первого триггера , причем выход элемента ИЛИ соединен с вторым входом второго элеменс та И-НЕ, а первый и второй входы первого элемента И-НЕ соединены соответственно с выходами первого и второго счетчиков импульсов.

   5

   0

   0

   ti, tf

   LпJlJlJnJlJтлJтпJlJlJlJlJl.

   l-rbrunjlJlJlJlJlJ4JlJlJTjnj L