SU1112366A1

SU1112366A1 - Signature analyzer

Info

Publication number: SU1112366A1
Application number: SU833535284A
Authority: SU
Inventors: Ефим Давидович Баран; Сергей Олегович Веселовский; Владимир Израилевич Рабинович
Original assignee: Новосибирский электротехнический институт
Priority date: 1983-01-10
Filing date: 1983-01-10
Publication date: 1984-09-07

Abstract

СИГНАТУРНЬЙ АНАЛИЗАТОР, содержащий счетчик, счетный вход которого вл етс входом синхронизации устройства, группу элементов И и первую группу триггеров, причем пр мой выход каждого из п разр дов счетчика соединен с первымвходом соответствующего элемента И группы, выход каждого элемента И группы соединен со счетным входом соответствующего триггера первой группы, выходы которых образуют первую группу информационных выходов устройства, инверсный выход старшего разр да счетчика соединен с первым входом (п+1)-го элемента И группы, установочный вход устройства соединен с R-входом счетчика и входами синхронизации триггеров первой группы, перва группа входов сигнатур устройства соединена соответственно с информационными входами триггеров первой группы, отличающийс тем, что, с целью расширени его функциональных возможностей за счет контрол параллельных потоков данных, в него введены регистр, блок сравнени и втора группа триггеров, причем перва группа информационных входов устройства соединена соответственно с первой группой входов блока сравнени , выход которого соединен с вторыми входами элементов И группы, группа входов вектора заданного вида устройства соединена соответственно с информационными входами регистра, выходы которого соединены, соответственно с второй группой входов блока сравнени , втора группа входов сигнатур соединена соответственно с информационными входами триг-i геров второй группы, выходы которых образуют вторую группу информационных выходов устройства, установочный вход устройства соединен с входами синхронизации триггеров второй-, группы и регистра, перва группа информационных входов устройства соединена с соответствующими счетнь ми входами триггеров второй группы.A SIGNATURE ANALYZER containing a counter, the counting input of which is the synchronization input of the device, a group of elements AND, and the first group of triggers, the direct output of each of the counter bits of the counter connected to the first input of the corresponding element AND of the group, the output of each element AND of the group is connected to the counting input the corresponding trigger of the first group, the outputs of which form the first group of information outputs of the device, the inverse output of the high digit of the counter connected to the first input of the (n + 1) -th element of AND group, The installation input of the device is connected to the R input of the counter and the trigger inputs of the first group of triggers, the first group of device signature inputs are connected respectively to the information inputs of the first group of triggers, characterized in that, in order to expand its functionality by controlling parallel data streams, a register, a comparison block and the second group of triggers are entered, with the first group of information inputs of the device connected respectively to the first group of inputs of the comparison block, the output of which is connected to the second inputs of elements AND of the group, the group of inputs of a vector of a given type of device is connected respectively to the information inputs of the register, the outputs of which are connected, respectively to the second group of inputs of the comparison block, the second group of inputs of signatures are connected respectively to the information inputs of the trigger tri-i of the second group , the outputs of which form the second group of information outputs of the device, the installation input of the device is connected to the synchronization inputs of the second trigger trigger-, group and reg Istra, the first group of informational inputs of the device is connected to the corresponding counters of the second group of flip-flops.

Description

Изобретение относитс к контрольно-измерительной технике и может быть использовано при наладке, контроле и диагностике сложных цифровых устройств.The invention relates to instrumentation technology and can be used in setting up, monitoring and diagnosing complex digital devices.

Известен сигнатурный анализатор, содержащий формирователь строба, первый и второй буферные регистры, регистр сдвига с обратными св з ми через сумматор по модулю два, дешифратор , блок пам ти, генератор импульсов опроса, компаратор и блок индикации l .A signature analyzer is known comprising a strobe driver, first and second buffer registers, a feedback shift register through a modulo-two adder, a decoder, a memory unit, a polling pulse generator, a comparator, and a display unit l.

Однако данное устройствоне позвол ет получать сигнатуры, указывающие в каких разр дах входных двоичных векторов произошли ошибки, а также контролировать заданные векторы.However, this device does not allow to obtain signatures that indicate in which bits of the input binary vectors errors occurred, as well as to control the specified vectors.

Наиболее близким по технической сущности к предлагаемому вл етс сигнатурный анализатор, содержащий счетчик, счетньй вход которого вл етс синхронизационным входом устройства , группу элементов И и группу триггеров, причем первые входы всех элементов- И группы объединены и вл ютс первым информационным входом устройства, выход каждого элемента И группы соединен со счетным входом соответствующего триггера группы, выходы которых образуют группу информационных выходов устройства единичный выход каждого разр да счетчика соединен с вторым входом соответствующего элемента И группы, нулевой выход старшего разр да счетчика соединен с вторым входом соответствующего элемента И группы, установочный вход устройства соединен с входом R счетчика и входами синхронизации всех триггеров группы, информационные входы устройства соединены с входами D соответствующих триггеров группы .The closest in technical essence to the present invention is a signature analyzer comprising a counter, the counting input of which is the synchronization input of the device, the group of elements AND and the group of trigger points, the first inputs of all elements AND of the group being combined and the first information input of the device, the output of each element AND group is connected to the counting input of the corresponding trigger group, the outputs of which form a group of information outputs of the device; the unit output of each digit of the counter is connected the second input of the corresponding element AND of the group, the zero output of the most significant bit of the counter is connected to the second input of the corresponding element AND of the group, the installation input of the device is connected to the input R of the counter and the synchronization inputs of all the trigger group, the information inputs of the device are connected to the inputs D of the corresponding group trigger.

Однако известное устройство предназначено лишь дл контрол одномерных последовательностей и не может использоватьс дл контрол параллельных потоков данных.However, the known device is intended only for controlling one-dimensional sequences and cannot be used for monitoring parallel data streams.

Цепь изобретени - расширение функциональных возможностей за счет контрол параллельных потоков данных .The circuit of the invention is the extension of functionality due to the control of parallel data streams.

. Поставленна цель достигаетс тем, что в сигнатурный анализатор, содержащий счетчик, счетный вход которого вл етс .входом синхронизации устройства, группу элементов И. This goal is achieved by the fact that in a signature analyzer containing a counter, the counting input of which is the device sync input, the group of elements is AND

и первую группу триггеров, причем пр мой выход каждого из п разр дов счетчика соединен с первым входом соответствующего элемента И группы,and the first group of triggers, and the direct output of each of the n bits of the counter is connected to the first input of the corresponding element AND of the group,

выход каждого элемента И группы соединен со счетным входом соответствующего триггера первой группы, выходы которых образуют первую группу информационньгх выходов устройства,the output of each element And group is connected to the counting input of the corresponding trigger of the first group, the outputs of which form the first group of information outputs of the device,

инверсный выход старшего разр да счетчика соединен с первым входом (п+1)-го элемента И группы, установочный вход устройства соединен с Ктвходом счетчика и входами синхронизации триггеров первой группы, перва группа входов сигнатур устройства соединена соответственно с информационными входами триггеров первой группы, введены регистр, блок сравнени и втора группа триггеров, причем перва группа информационных входов, устройства соединена соответственно с первой группой входов блока сравнени , выход Которого соединенthe inverse output of the higher bit of the counter is connected to the first input of the (n + 1) -th element of the AND group, the installation input of the device is connected to the input of the counter and the synchronization inputs of the first group trigger, the first group of device signature inputs are connected respectively to the information inputs of the first group trigger, entered the register, the comparison block and the second group of triggers, the first group of information inputs of the device being connected respectively to the first group of inputs of the comparison block whose output is connected

с вторыми входами элементов И группы, группа входов вектора заданного вида устройства соединена соответственно с информационными входами регистра, выходы которого соединены соответственно с второй группой входов блока сравнени , втора группа входов сигнатур соединена соответственно с информационными входами триггеров второй группы, выходы которых образуютwith the second inputs of elements AND of the group, the group of inputs of a vector of a given type of device is connected respectively to the information inputs of the register, the outputs of which are connected respectively to the second group of inputs of the comparison block, the second group of signature inputs are connected respectively to the information inputs of the second group of triggers, the outputs of which form

вторую группу информационных выходов устройства, установочный вход устройства соединен с входами синхронизации триггеров второй группы и регистра , перва группа информационных входов устройства соединена соответственно со счетными входами триггеров второй группы.the second group of information outputs of the device, the installation input of the device is connected to the synchronization inputs of the second group trigger and the register, the first group of information inputs of the device are connected respectively to the counting inputs of the second group triggers.

На чертеже представлена блок-схема устройства.The drawing shows the block diagram of the device.

Устройство содержит п-разр дный двоичньй счетчик 1, группу из (п+1) элементов И 2, первую группу из (п+1) триггеров 3, г-разр дный регистр 4, блок 5 сравнени , вторую группу из The device contains an n-bit binary counter 1, a group of (n + 1) and 2 elements, a first group of (n + 1) triggers 3, a g-bit register 4, block 5 of the comparison, a second group of

г триггеров 6, вход 7 синхронизации устройства, установочных вход 8 устройства , первую группу входов 9 сигнатур , вторую группу входов 10 вектора задани вида, первую группу информационных входов 11, вторую группу входов 12 сигнатур, первую группу информационных выходов 13 устрбйства и вторую группу информационных выходов 14. 3 Как правило, на практике п выбира етс равным г. Устройство работает следующим образом . Перед началом работы сигналом логической единицы на входе 8 устройст ва в триггеры 3 по входам 9 и в триг геры 6 по входам 12 записываютс соответственно сигнатуры S1 и S2 конт{олируемой двоичной последовательности X без ошибок, а в регистр 4 по входам 10 записываетс вектор заданного вида и устанавливаетс в исходное (нулевое) состо ние счетчик 1. Затем на входы 11 устройства под етс анализируема векторна двоична последовательность Z, а на вхо 7 - импульсы синхронизации. Двоичный счетчик 1 осуществл ет счет синхроимпульсов двоичной после довательности, присваива тем самЫм пор дковый номер каждому вектору (входному слову) этой последователь ности. В случае совпадени вектора на входе 11 с заданным вектором сигнал логической единицы с выхода блока 5 сравнени открывает логичес кие элементы И 2, разреша прохождение кода, соответствующего пор дковому номеру вектора на входе 11 в накапливающий сумматор по модулю два, вьтолненный на триггерах 3, Таким образом, после прихода последнего синхроимпульса последовател ности векторов на вход 7 устройства в триггерах 3 (выходы 13 устройства ) будет хранитьс результат суммировани по модулю два сигнатуры Six последовательности без ошибок X и сигнатуры S, анализируемой последовательности Z - , представл ющий собой сумму по модул два номеров тактов, на которых произопшо искажение заданных векторов. Одновременно в триггерах 6 сформируетс и поступит на выход 14 сумма по модулю два сигнатуры 82 последовательности без ошибок X и сигнатуры S2.J анализируеъ ой последовательности Z @ 522, представл юща собой сумму по модул два искаженных символов дл каждого разр да входных векторов. 66 .4 В случае, если , делаетс вывод об отсутствии ошибок в векторной дпоичной последовательности Z. Р:СЛИ хот бы одна из сигнгтур 51ц и 32у не равна нулю, то делаетс вывод о наличии ошибок. Предположим, что последовательность без ошибок содержит вектора, соответствующие заданному, на 5, 7 п 13 тактах т.е. на выходе блока 5 сравнени единица по витс только на 5, 7 и 13 тактах, тогда 31 0101 О 0111 (i) 1101 1111. Пусть ошибка произошла на 7 такте (искажен седьмой вектор), тогда на этом такте с выхода блока 5 сравнени на входы 12 элементов поступит О вместо 1 и Sl2 0101 (Т) 1101 1000; S1u 81 © Sl 11110 1000 0111. В случае, если произошло искажение только одного вектора заданного вида, то на первой группе информационных выходов будет находитьс двоичный код номера такта, на котором произошло искажение. Единицы на выходе соответствующих триггеров второй группы укажут на те разр ды искаженного слоиа, в которых произошли ошибки. Отметим, что при любом количестве (от 1 до г) ошибок в одном векторе местоположение вектора определ етс однозначно. Если в анализируемой последовательности, поступающей от провер емого устройства, заданный вектор не встретитс , то это будет означать, что ошибки произошли на 5, 7 и 13 тактах, т.е. . Аналогично обнаруживаетс дополнительное возникновение заданного вектора. Пусть последовательность без ошибок содержала вектор заданного вида на 5, 7 и 13 тактах, тогда S1j(1111. Пусть в анализируемой двоичной последовательности возник вектор заданкого вида на третьем такте, тогда 61 0101 ® 0111 0011 1100 SI.. ® 81„ 1111® 100 0011 , X 4 Говорить 6 наличии одиночной ошибки можно лишь с определенной веро тностью , тем не менее, в р де случаев это может оказать помощь fe локализации неисправностей, В случае, если гипотеза об одиночной ошибке не подтверждаетс , то устройство, как и о 5ычный сигнатурный анализатор, отвечает только на вопрос исправнонеисправно . Таким образом, предлагаемое устройство обеспечивает возможность контрол параллельных потоков данных 11 6 и определени в виде двоичного кода номера такта, на котором произошло искажение входного вектора заданного вида, если имеетс одно искажение такого типа, и определени в этом случае разр дов входного вектора , в которых произошло искажение. Кроме того, наличие раздельного дл каждого разр да входного слова контрол на четность приводит к повышению достоверности контрол (веро тности обнаружени ошибок) за счет обнаружени по каждому разр ду всех ошибок нечетной кратности.g trigger 6, device sync input 7, device setup input 8, the first group of inputs 9 signatures, the second group of inputs 10 of the type setting vector 10, the first group of information inputs 11, the second group of inputs 12 signatures, the first group of information outputs 13 of the device and the second group of information outputs 14. 3 As a rule, in practice n is chosen equal to g. The device operates as follows. Before starting operation, the signal of the logical unit at the input 8 of the device in triggers 3 on inputs 9 and triggers 6 on inputs 12 are written respectively to signatures S1 and S2 of the binary binary sequence X without errors, and the register 4 to inputs 4 records a vector of the type 1 and the counter (1) is set to the initial (zero) state. Then, the analyzed vector binary sequence Z is fed to the device inputs 11, and the synchronization pulses to input 7. Binary counter 1 counts the binary sequence sync pulses, assigning the same sequence number to each vector (input word) of this sequence. In the case of a coincidence of the vector at input 11 with a given vector, the signal of the logical unit from the output of comparison unit 5 opens logical elements AND 2, allowing the passage of the code corresponding to the sequence number of the vector at input 11 to the modulo two accumulator, triggered on triggers 3, Thus, after the arrival of the last sync pulse, the sequence of vectors to the device input 7 in the triggers 3 (device outputs 13) will store the result of modulo summing two six signatures of the sequence without errors X and a signal stages S, the analyzed sequence Z -, which is a sum of two numbers of modulation cycles, in which distortion defined proizopsho vectors. Simultaneously, in Triggers 6, a modulo sum will be generated and output at output 14 modulo two signatures 82 of a sequence without errors X and a signature S2.J of the analyzing sequence Z @ 522, representing the sum modulo two distorted symbols for each bit of the input vectors. 66 .4 In the event that, it is concluded that there are no errors in the vector sequence of the sequence Z. R: SLI at least one of the 51c and 32y signals is not zero, then it is concluded that there are errors. Suppose that a sequence without errors contains vectors corresponding to a given one, on 5, 7 and 13 cycles, i.e. at the output of comparison unit 5, the unit for Wits is only at 5, 7, and 13 clocks, then 31 0101 О 0111 (i) 1101 1111. Let the error occur at step 7 (the seventh vector is distorted), then at this step from the output of block 5 the inputs of the 12 elements will go O instead of 1 and Sl2 0101 (T) 1101 1000; S1u 81 © Sl 11110 1000 0111. In case there is a distortion of only one vector of a given type, then the binary code of the number of the measure on which the distortion occurred will be on the first group of information outputs. The units at the output of the corresponding triggers of the second group will indicate those bits of the distorted layer in which errors occurred. Note that for any number (from 1 to g) of errors in one vector, the location of the vector is determined unambiguously. If in the analyzed sequence coming from the device being tested the specified vector does not meet, then this will mean that errors occurred on 5, 7 and 13 cycles, i.e. . Similarly, an additional occurrence of a given vector is detected. Let a sequence without errors contain a vector of a given type on 5, 7, and 13 clocks, then S1j (1111. Let a vector of a given type appear on the third cycle in the analyzed binary sequence, then 61 0101 ® 0111 0011 1100 SI .. ® 81 1111® 100 0011, X 4 It is possible to say that there is a single error only with a certain probability; nevertheless, in a number of cases this can be an aid to the localization of faults. If the hypothesis of a single error is not confirmed, then the device, as well as the 5th error signature analyzer that answers only the question Thus, the proposed device makes it possible to control parallel data streams 11 6 and determine in binary code the number of the cycle in which the input vector of a given type has been distorted, if there is one distortion of this type, and in this case determine the bits of the input vector, in which the distortion occurred. In addition, the presence of a parity check for each bit of the input word leads to an increase in the reliability of the control (the probability of error detection) due to detection for each bit of all errors of odd multiplicity.

Claims

A SIGNATURE ANALYZER containing a counter, the counting input of which is the synchronization input of the device, a group of AND elements, and a first group of triggers, with the direct output of each of the η bits of the counter connected to the first input of the corresponding AND element, the output of each AND element connected to the counting input of the corresponding the trigger of the first group, the outputs of which form the first group of information outputs of the device, the inverse output of the highest level of the counter is connected to the first input of the (n + 1) -th element of the And group, is set the device’s input is connected to the R-input of the counter and the synchronization inputs of the triggers of the first group, the first group of inputs of the device’s signatures is connected respectively to the information inputs of the triggers of the first group, characterized in that, in order to expand its functionality by controlling parallel data streams, a register, a comparison unit, and a second group of triggers are entered in it, the first group of information inputs of the device being connected respectively to the first group of inputs of the comparison unit, the output of which o connected to the second inputs of elements AND groups, the group of inputs of the vector of a given type of device is connected respectively to the information inputs of the register, the outputs of which are connected, respectively, to the second group of inputs of the g unit of comparison, the second group of inputs of signatures are connected respectively to the information inputs of trigger-t gers the second group, the outputs of which form the second group of information outputs of the device, the installation input of the device is connected to the synchronization inputs of the triggers of the second · group and register, the first group and the information input apparatus connected to the counting inputs of respective flip-flops of the second group.

>