SU1102033A1 - Аналого-цифровой преобразователь - Google Patents

Abstract

1. АНАЛОГО-ЦИФРОВОЙ- ПРЕОБРАЗОВАТЕЛЬ , содержащий цифроаналоговый преобразователь. сравнивающий блок, выполненный в виде последова- .тельно соединенных суммирующего усилител  и компаратора, программирующий блок выполненный в виде последовательно соединенных устройства пуска и блока «нормировани  кода, дешифратор и генератор импульсов, выход которого соединен с тактовым входом устройства пуска, управл ющий вход которого соединен с выходом компаратора сравниваклцегр блока, а первый , второй и третий выходы блока формирований кода соединены соответственно с входами диЛроаналогового преобразова.тел , дешигЬратора и с первым входом устройства пуска, о тл и ча ю щи йс  тем, что, с целью повышени  точности, в него .введены нониусный блок, два ключа, резистор и шифратор, причем первый вход и первый выход нониусного блока соединены соответственно с выходом и неинвертирующим входом суммирующего усилител , второй вход - с выходом цифроаналогового преобразовател  -и входом первого ключа, второй выход через резистор-с инвертирукицим входом cyм 1иpyющeгo усилител , вход шифратора соединен с выходом дешифратора, управл ющий выход которого соединен с дополнительным управл ющим входом устройства пуска, программирующего блока, первый, второ: и третий выходы шкЛратора соединены с первым, вторым и третьим управл ющими входами нониусного блока , четвертый и п тый выходы шил ратора соединены соответственно с управл ю1пими входамипервого и второго ключей, выходы которых соединены с входами cy 1миpyюneгo усилител , а информационный .вход второго ключа соединен с входной щиной .преобразовател . - . 2. Преобразователь по п.1, о т и чающийс . тем, что в нем нониусный блок содержит операцион-ный усилитель с отрицательно.й обрат .ной св зью, два весовых резистора, (соединенных первыми выводами с ин- вертирун цим .входом операционного усилител , блок выборки и хранени , вход которого соединен с выходом операционного усилител , и четыре ключа , причем входы первого и второго ключей, выходы которых подключены к первому и второму выходам нониусного блока,соединены соответственно с выходами блока выборки и хра нени  и операционного усилител , выходы третьего и. четвертого ключей, входы которых подключены к первому и второму входам нониусного блока, .соединены соответственно с вторыми выводами весовых резисторов, а управл ю1цие входы первого и второго ключей, блока выборки и хранени  и третьего ключа и управл ющий вход четвертого ключа соединены соответствен .но с первым, вторым и третьим управл ющими входами нониусного блока . . 3. Преобразователь по п.1, о т личаю . щийс  тем, что в . нем блок формировани  кода содер

Description

. жит сдвигающий регистр; запоминающий регистр, элементы ИЛИ. входы которых поразр дно соединены с информационными выходами сдвигающего и запоминающего регистров соответственно , а Выходы - с входами запоминающего регистра, два выходных запоминающих регистра, информационные входы которых попарно соединены с выходами запоминающего регистра, а тактовый вход первого из них соединен с информационным входом сдвигающего регистра, три элемента совпадений , первые входы которых соединены с тaктoвы I входом сдвигающего регистра, второй вход первого элемента совпадени  соединен с i (где i 0 ,1,2,. , . ,i) выходом сдвигающего регистра, вторые входы второго и третьего элементов совпадений соединены с выходом последнего разр да сдвигающего регистра, а выходы - соответственно с входом установки в нулевое состо ние запоминающего регистра и тактовым входом первого выходного запоминающего регистра, и тактовым входом второго выходного запоминающего регистра , и три триггера, входы установки в единичное состо ние первого и второго из которых соединены с нулевым выходом сдвигающего регистра, второй вход установки в нулевое состо ние первого триггера соединен с первым информационным выходом сдвгающего регистра, счетный вход второго триггера соединен с выходом третьего элемента совпадени , а вь1ход - с входом режима работы сдвигаЮ1цего регистра, счетный вход третьего триггера соединен с выходом по .следнего разр да сдвигающего регистра , а выходы - соответственно с третьими входами второго и третьего элементов совпадений, при этом выходы элементов ИЛИ соединены с первым входом блока формировани  кода, второй выход которого соединен с певыми входами триггеров, второй выход первого триггера соединен с третим выходом.блока Нормировани  кода, В1ЛХОДЫ первого и второго вр 1ходных запоминающих регистров соединены с информационными выходными шинами, а первые входы установки в нулевое со сто ние триггеров, тактовые входы сдвигающего и запоминающего регистров соединены соответственно с первым , вторым и третьим входами блока Нормировани  кода,.

4. Преобразователь по п.1, о т личающийс  тем, что в нем устройство пуска содержит формирователь импульсов, три элемента совпадений , первые входы которых соединен с выходом формировател  импульсов, а второй Вход второго элемента совпа .дени  соединен с вторым входомтретьего элемента совпадени , первый триггер , счетный вход которого .соединен с выходом Формировател  импульсов, а выходы соединены с вторыми вхддами первого и второго элементов совпаде ний , и второй триггер, счетный вход которого соединен с выходом третьего элемента совпадени , а выходы соединены соответственно с управл ющим входом Формировател  импульсов и входом установки нул  первого триггера , при этом вход Формировател  импульсов соединен с тактовым входом устройства пуска, третий и четветый входы второго элемента совпадени  соединены соответственно с управл ющим и первым входами устройства пуска, третий вход третьего элемента совпадени  соединен с дополнительным управл ющим входом устройства пуска, выходы первого и второго элементов совпадений соединены соответственно с первым и вторым выходами устройства пуска, выход второго триггера соединен с третьим выходом устройства пуска, а вход установки единицы второго триггера и выход третьего элегданта совпадени  соединены соответственно с шинами Пуск и Конец преобразовани .

1

Изобретение относитс  к автоматике , телемеханике и вычислительной тенике и может быть использовано в различных информационных измерительных системах с преобразованием анапоговой информации в дискретную.

Известны аналого-цифровые преобразователи поразр дного кодировани , содержащие в цепи обратной св зи циФроаналоговыГ преобразователь lH.

Погрешность квантовани  по уровню в них определ етс  числом разр дов цифроаналогового преобразовател , который  вл етс  сложным элек-. тронным устройством, состо щим из большого числа различных компонентов и схемных элементов, Таким образом, уменьшение погрешности квантовани  по уровню приводит к увеличению числа разр дов цифроаналогового поеобразовател . т.е. к его усложнению, а

следовательно, и к усложнению всего аналого-дифрового преобразовател  в целом, .

Известен аналого-цифровой преобразователь , содержащий циЛроаналоговый преобразователь, сравнивающий блок, выполненный в виде последовательно соединенных су У1мирующего усилител  и компаратора, программирующий блок, выполненньай в виде последовательно соединенных устройства пуска и блока формировани  кода, дешифратор и генератор импульсов, выход которого соединен с тактовым входом устройства пуска, управл ющий вход которого соединен с выходом компаратора сравнивающего блока, а первый, второй и третий выходы блока Нормировани  кода соединены соответственно со входами цифроаналогового преобразовател  , дешифратора и с первым входом устройства пуска С2;3.

Недостатком этого преобразовател  ; вл етс  то, что уменьшение погреш|ности квантовани  по уровню достигаетс  путем увеличени  числа разр дов цифроаналогового преобразовател , (Т.е. путем усложнени  как циЛроаналогового преобразовател , так и всегд устройства в целом, а также пониженна  точность преобразовани  за счет дрейфа нул  суммирующего усилител  .

т.ель изобретени  - повышение точности .

Поставленна  цель достигаетс  тем что в аналого-цифровой преобразователь , содержащий цифроаналоговый преобразователь, сравнивающий блок, выполненныйв виде последовательно соединенных суммирующего усилител  и компаратора, программирующий блок, выполненный в виде последовательно соединенных устройства пуска и блока формировани  кода, дешифратор и генератор импульсов, выход которого соединен с тактовым входом устройства пуска, управл ющий вход которого соединен с выходом компаратора сравнивающего блока, а первый, второй и третий выходы блока Формировани  кода соединены соответственно с входами цифроансшогового преобразовател , дешифратора и с первым входом уст-; ройства пуска, введены нокиусный блок,.два ключа, резистор и шифратор причем первый вход и первый выход нониусного блока соединены соответственно с выходом и неинвертирующим входом суммирующего усилител , второй вход - с выходом цифроаналогового преобразовател  и входом первого ключа, второй выход через резистор с инвертирующим входом суммирующего усилител , вход шифратора соединен с выходом дешифратора, управл ющий выход которого соединен с дополнительным управл ющим входом устройства пуска программирующего блока, первый, второй и третий выходы шифратора соединены с первым, вторым и третьим управ шющими входами нониусного блока, четвертый и.п тый выходы шифратора соединены соответственно с управл ющими входами первого и второго ключей, выходы которых соединены с входами суммирующего усилите- л , а информационный вход второго

0 ключа сЪединен с входной шиной преобразовател  .

Нониусный блок содержит операционный усилитель с отрицательной обратной св зью, два весовых резистора,

5 соединенных первыми выводами с инвертирующим входом операционного усилител , блок выборки и хранени , вход которого соединен с выходом операционного усилител , и четыре

Q ключа, причем входы первого и второго ключей, выходы которых подключены к первому и второму выходам нониусного блока, соединены соответственно с выходами блока выборки и хране5 ни  и операционного усилител , выходы третьего и четвертого ключей, входы которых подключены к первому и второму входам нониусного блока, соединены соответственно с вторыми выводами весовых резисторов, а уп0 равл ющие входы первого и второго ключей, блока выборки и хранени  и третьего ключа и управл ющий вход четвертого ключа соединены соответственно с первым, вторым и третьим

5 управл ющими входами-нониусного блока .- .

Блок Формировани  кода содержит сдвигающий регистр, запоминающий регистр , элементы ИЛИ, входы которых

0 поразр дно соединены с информационными выходами сдвигающего и запоминающего регистров соответственно, а выходы - с входами запоминаю1цего регистра , два выходных запоминающих

5 регистра, информационные вхоДы которых попарно соединены с выходами запоминающего регистра, а тактовый вход первого из них соединен с ийформационным входом сдвигающего регистра , три элемента совпадений,первые

50

входы КОТОРЫХ соединены с тактовым входом сдвигающего регистра, второй вход первого элемента совпещени  соединен с i (где 0,1/2,,..,i) выходом сдвигающего регистра,, вторые

55 входы вто&ого и третьего элементов совпадений соединены с выходом последнего разр да сдвигающего регистра , а выходы - соответственно.с входом установки в нулевое состо 60 ние запоминающего регистра и тактовы входом первого выходного запоминающего регистра,и тактовым входом второго выходного запоминающего регистра,и три .триггера, выходы установки в единичное

65 состо ние первого и второго из которых соединены с нулевым выходом сдвигающег регистра,второй вход установки в нулевое состо ние первого-триггера соединён с первым информационным выходом сдвигающего регистра, счетный вход второго триггера соединен с выходом третьего элемента совпадени , а выкод - с входом режима работы сдвигаю чего регистра, счетный вход третьего триггера соединен с выходом последнего разр да сдвигающего регистра, а выходы - соответственно с третьим входами второго и третьего элементов совпадений, при этом выходы элементов ИЛИ соединены с первым входом блока формировани  кода, второй выход которого соединен с первыми выхо дами триггеров , второй выход первого триггера соединен с третьим выходом блока сЬормировани  кода, выходы, первого и второго выходных запоминающих регистров соединены с ин Лормационными выходными шинами, а первые входы установки в нулевое со . сто ние триггеров, тактовые входы сдвигающего и запоминающего регистров соединены соответственно с первым , вторым и третьим входами блока формировани  кода. Устройство пуска содержит формиро ватель импульсов, три элемента совп дений, первые входы которых соединены с выходом )Ормировател  импульсов а второй вход второго элемента совпадени  соединен с вторым входом третьего элемента совпещени , первый триггер, счетный вход которого соединен с выходом формировател  импуль сов, а выходы соединены с вторыми входами первого и второго элементов совпадений, и второй триггер, счетный вход которого соединен с выходом третьего элемента совпадени , а выходы соединены соответственно с управл ющим входом формировател  импульсов и входом установки нул  первого триггера, при этом вход формиро вател  импульсов соединен с тактовым входом устройства пуска, третий и четвертый входы второго элемента совпадени  соединены соответственно с управл ющим и первым входами устройства пуска третий вход третьего элемента совпадени  соединен с дополнительным управл ющим входом устройства пуска, ,вых6дь1 первого и второго элементов совпадений соединены соответственно с первым и вторым выходами устройства пуска, выход второго триггера соединен с третьим выходом устройства пуска, а вход установки единицы второго триггера и выход третьего элемента совпадени  соединены соответственно с шинами Пуск и Конец преобразовани . На фиг.1 приведена структурна  схема устройства; на фиг. 2 - структурна  схема блока формировани  кода; на Лиг.З - схема устройства пуска; на фиг.4 - временные диаграммы. Устройство содержит сравнивающий блок 1, состо щий из суммирую1(его усилител  2 с отрицательной обратной св зью, весовых резисторов ,3 и 4 и компаратора 5, ключи 6 и 7,. выходы которых соединены с весовыми резисторами 3 и 4,резистор 8, нониусный блок 9, состо щий из операционного усилител  10 с отрицательной обратной св зью, весовых резисторов 11 и 12, соединенных с инвертирующим входом операционного усилител  10, блока 13 выборки и хранени , четырех ключей 14 - 17, двух входных иин 18 и IS, . перва  из которых соединена с выходом су1 1мирующего усилител  2, двух выходных шин 20 и 21, перва  из которых соединена с неинвертирующим входом, а втора  через резистор Я с инвертирующим входом суммирующего усилител  2, и трех управл ющих шин 22 - 24, перва  из которыхсое-динена с управл ющими входами ключей 14 и 15, втора  соединена с управл ющими входами блока 13 выборки и xpaнeн   и ключа 16, а треть  соединена с управл ющим входом ключа 17, при этом выход операционного усилител  10 соединен с входами блока 13выборки и хранени  и ключа 14, выход которого соединен с выходной шиной 21, вход кетюча 15 соединен с выходом блока 13 выборки и хранени , а выход соединен с выходной шиной 20, входы ключей 16 и 17 соединены соответственно с входными шинами 18 и 19, а выходы - с весовыми резисто-г рами 11 и 12, шифратор 25, выходы которого соединены с управл ющими шинами 22 - 24 нониусного блока 9 и управл ющими входами ключей б и 7, циброаналогбвый преобразователь 26, выход которого соединен с входной шиной 19 нониусного блока 9 и входом ключа 7, программирук пий блок 2 7, состо щий из устройства 28 пуска, первый управл ющий вход которого соединен с выходом компаратЬра 5, и блока 29 Формировани  кода, два тактовых входа и один управл ющий вход которого соединены с выходами устройства 28 пуска, первый выход - с входом цифроаналогового преобразовател  26, третий выход - с вторым управл ющим входом устройства 28 пуска , дешифратор 30, входы которого соединены с вторым выходом блока 29 формировани  кода, а выходы соединены с входами шифратора 25 и управл ющим входом устройства 28 пуска, и генератор 31 импульсов, выход которого сбединен с входом устройства 28 пуска программирующего блока 27. Блок формировани  кода (фиг.2) содержит сдвигающий регистр 32, запоминающий -регистр 33, блок 34 элементов ИЛИ, входы которых поразр дно соединены с информационными выходами сдвигающего и запоминающего регистров 32 и 33, а выходы соединены с входами запоминающего регистра 33 и цифроаналогового преобразовател  26, выходные запоминающие регистр 35 и 36,-информационные входы которых попарно соединены с выходами запоминающего регистра 33, тактовый вход первого из них соединен с информационным входом сдвигающего регистра 32, а выходы соединены с ин формационными выходными шинами 37 аналого-цифрового преобразовател , три элемента совпадени  38, 39 и 40 первые входы которых соединены с так товым входом сдвигающего регистра 32, второй вход элемента совпадени  38 соединен с выходом сдвигающег регистра 32, вторые входы элементов совпадений 39 и 40 соединены с выходом последнего разр да сдвигающего регистра 32, а выходы соединены соответственно с входом установки в нулевое состо ние запоминающего регистра 33, и с тактовыми входами выходных запоминающих регистров 35 и 36, и три триггера 41 - 43, входы установки в нулевое состо ние которых объединены, входы установки в единичное состо ние триггеров 41 и 42 объединены и соединены с нулевым выходом сдвигающего.регистра 32, второй вход установки в нулевое состо ние триггера 41 соединен с первым информационным выходом сдвигающего регистра, счетный вход триггера 42 соединен с выходом элемента 40 совпадени , а выход соединен с входом режима работы сдвигающего регист ра 32, счетный вход триггера 43 соединен с выходом последнего разр да :двигающего регистра 32, а выходы оединены с третьими входами элеентов 39 и 40 совпадений, при йтом ыходы триггеров 41 - 43 соединены ; входами дешифратора 30. Устройство пуска (фиг.З} содержит Формирователь 44 импульсов, вход которого соединен с выходом генерато ра 31 импульсов, три элемента совпадени  .45 - 47, первые входы которых соединены с выходом формировател  44 импульсов, второй вход элемента 46 совпадени  соединен с вторым входом элемента 47 совпадени , триггер 48, счетный вход которого соединен с выходом формировател  44 импульсов а выходы соединены с вторыми входами элементов 45 и 46 совпадений, и триггер 49, счетный вход которого со единен с выходом элемента 47 совпаде ни , а выходы - с управл ющим входом Формировател  44 импульсов и с входами установки-нул  триггеров 41 -. 43 и 48, при этом третий и четвертый входы элемента, 46 совпадени  соединены соответственно с выходом компаратора 5 и вторым йыходом триггера 41, третий вход элемента 47 совпадени  соединен с отдельным выходом дешифратора 30, выходы элементов 45 и 46 совпадений соединены соответственно с тактовыми входами сдвигак цего регистра 32 и запоминающего регистра 33, вход установки единииы триггера 49 соединен с шиной Пуск 50, а выход элемента 47 совпадени  соединен с выходной шиной Конец преобразовани  51. Устройство работает следующим образом , В исходном состо нии формирователь 44 импульсов закрыт, триггеры 41 - 43, 48 и 49 наход тс  в нулевом состо нии, ключи 6,7, 14-17 закрыты , сдвигающий регистр 32 находитс  в режиме Запись. Выходной аналоговый сигнал поступает на вход ключа 6. При поступлении на шину 50 сигнала Пуск триггер 49 переходит в единичное состо ние, открыва  тем самым формирователь 44 импульсов и разреша  работу триггеров 41 - 43 и 48. Последовательность импульсов-с . генератора 31 импульсов через формирователь 44 импульсов начинает поступать на входы элементов 45-47 совпадений и счетный вход триггера 48. Первый импульс из этой последовательности проходит через элемент 45 совПсщени  и поступает на тактовьгй вход сдвигающего регистра 32. По заднему фронту импульса триггер 48 переходит в единичное состо ние, подготавлива  тем самым прохождение следующего импульса через элемент 46 совпадени , а в младший разр д сдвигающего регистра 32 записываетс  единица, в остальные жеразр ды записываютс  нули. (Подключение информационного входа младшего разр да к шине питани , а информационных входов .остальных разр дов к нулевой шине на фиг.2 не показано |. При этом триггеры 41 и 42 переход т в единичное состо ние. Триггер 42 в единичном состо нии переводит сдвигающий регистр 32 из режима Запись в оежим Сдвиг, триггер 41 блокирует работу элемента. 46 совпадени ,а через дешифратор 30 и .шиЛратор 25 они открывают ключ 16 vi перевод т в режим Выборка блок 13 выборки и хранени , на котором начинаетс  процесс запоминани  напр жени , обусловленного смещени г.и нулевых уровней операционных усилителей 2 и 10. Второй импульс из последовательности импульсов с генератора 31 импульсов через элементы 45 - 47 совпадени  не проходит , так как элемент 45 совпадени  заблокирован триггером 48, элемент 46 совпадени  - триггером 41, а элемент 47 совпадени  - дешиЛрато ром 30. П.О заднему фронту второго импульса триггер 48 переходит в исходное состо ние, подготавлива  к работе элемент 45 совпадени . Третий импульс из последовательности импульсов снова поступает через 45 элемент на тактовый вход сдвигающег регистра 32. По заднему фронту, трет его импульса единица из младшего ра р да сдвигающего регистра 32 передв гаетс  в следующий разр д. Этот про цесс продолжаетс  до тех пор. пока единица в сдвигающем регистре 32 не передвинетс  в i. разр д. Номер i ра р да определ етс  временем, необходимым дл  запоминани  блоком 13 выборки и хранени  информации, поступающей на его вход. Очередной импул элемента 45 совпадени , при наличии единицы в i разр де сдвигающего регистра 32, через элемент 38 совпадени  поступает на. вход установки в нулевое состо ние запоминающего регистра 33. По заднему фронту этого импульса запоминаю1пий регистр 33 переходит в нулевое состо ние, а еди ница всдвигающем-регистре 32 сдвигаетс  в i +1 разр д. При этом единица в i+1 разр де, пocтvпa  чеоез блок 34 элементов ИЛИ на цифроаналоговый преобразователь 26, включает его старший разр д, одновременно переводит триггер 41 в исходное состо ние , обеспечива  тем самым работу элемента. 46 совпадени  и через дешифратор 30 и шифратор 25 осуществл ет перевод блока 13 выборки и хра нени  в режим Хранб;ние, а также выключение ключа 16 и включение ключей 6,7,14 и 15. : Таким образом, с по влением единицы в i+1 разр де сдвигающего регистра 32 начинаетс  первый этап пре образовани  аналоговой информации, поступающей на вход ключа 6, в цифровую . Результат сравнени  входной величины и эталонной, поступающей с выхода циЛроаналогового преобразовател  26 на вх-од ключа 7, сформированный сравнивающим блоком 1, в пооиессе преобразовани  управл ет работой элемента 46 совпадени .При наличии разрешающего сигнала с сравнивающего блока 1 на входе элемента 46 совпаде ни , чет ный импульс с формировател  44 импульсов поступает через элемент 46 совпадени  на тактовый вход запоминающего регистра 33, обеспечива  запись кода с выхода блока 34 элемен-. тов ИЛИ в запоминающий регистр ЗЗ.Та как входы блока 34 элементов ИЛИ св заны с выходами сдвигающего и запоминающего регистров 32 и 33, управл ющих работой пиЛроаналогового преобразовател  26, то в процессе преобразовани  на запоминающем регистре 33 формируетс  цифровой эквивалент входной величиньд. Одновременно в процессе преобразовани  происходит компенсаци  смещений нулевых уровней операционных усилителей 2 и 10, так как в блоке 13 выборки и хранени  смещение нулевых уровней операционных усилителей 2 и 10 зафиксированы соответственно с обратным и пр мым знаком, а выходы блока 13 выборки-и хранени  и операционного усилител  10 соединены соответственно с неинвертирующим и инвертирующим входами операционного усилител  2 через ключ 15 и последовательно соединенные ключ 14 и резистор 8. Первый этап преобразовани  заканчиваетс  при наличии единицы в i+K разр де (где К - число разр дов в цифроаналоговом преобразователе 26) сдвигающего регистра 32 и поступлении на его тактовый вход.импульса с элемента 45 совпадени , который в этом случае поступает также через элемент 39 совпадени  на тактовый вход выходного запоминающего регистра 35 и информационный вход сдвигающего регистра 32. По заднему фронту импульса с элемента 45 совпадени , ; цифровой код с запоминающего регистра 33. переписываетс  в выходной запоминающий регистр 35, единица из 1+К разр да сдвигающего регистра 32 переписываетс  в нулевой разр д. При этом триггеры 41 и 43 переход т в единичное состо ние, а триггер 42 остаетс  в единичном состо нии. Состо ни  триггеров 41-43 через дешифратор 30 и шифратор 25 обеспечивают перевод блока 13. выборки и хранени  из режима Хранение в режим Выборка, выключение ключей 14 и 15 и включение ключа 16. Это позвол ет зафиксировать на блоке 13 выборки и хранени  нар ду со смещением нулевых уровней операционных усилителей 2 и 10 нескомпенсированную разность , напр жений между входной величиной и ее найденным цифровым эквивалентом, зафиксированным на запоминающем регистре 33 и преобразованным в аналоговую величину цифроаналрговым преобразователем 26. В состав нескомпенсированной разности .входит и величина смещени  нуевого уровн  суммирующего усилигел  2, таК: как в это врем  выходные ши-, ны 20 и 21 отключены ключами 14 и 15 т выходов блока 13 выборки и хранеи  и операционного усилител  10 и подключенны к нулевой шине ( шины питани  не показаны). Таким образом, блоком 13 выборки и хранени  запоминаютс  как нескомпенсиро1ванна  разность, так и смещение на данный момент времени нулевых уровней Операционных усилителей . й10. После окончани  проце са запоминани  на блоке 13 выборки и хранени , т.е. при наличии единицы в i разр де сдвиганнцего регистра 32 и поступлении импульса с элемента 45 .совпадени , запоминающий регистр 33 переходит в нулевое состо ние, единица в сдвигающем регистре 32 переписываетс  в i+1 разр д, триггер 41 устанавливаетс  в нулевое состо  ние, а состо ние триггеров 41-43 через дешифратор 30 и шифратор 25 обеспечивает перевод блока 13 выбор ки и хранени  из режима - Выборка в режим Хранение, выключение ключей 6 и 16 и включение ключей 1, 14, 15 и 17, С этого момента начина етс  второй этап преобразовани , за ключающийс  в формировании нониусным блоком, 9 нониусной шкалы дл  шкалы цйЛроаналогового преобразовател  26, в сложении с эталонами, формирующими делени  нониусной шкалы , нескомпенсированной разности напр жений, полученной в процессе первого этапа преобразовани , ив сравнении полученной суммы с эталон ми, формирующими делени  шкалы цифр аналогового преобразовател  26. Нониусна  шкала формируетс  из шкалы цифроаналогового преобразовател  26 путем умножени  значений его эталонов на коэффициент К. Умножение осу ществл етс  на ВТОРОМ этапе преобра зованид операционным удилителем 10, При этом эталоны, вырабатываемые цифроаналоговымпреобразователем 26, поступают на его вход через клю 17 и резистор 11. Величина резистор 11 выбираетс  из услови  обеспечени  умножени  операционным усилителем 10 эталонов, поступающих на его вход, на коэффициент К. ТСоэффициёнт К можно выразить через число разр лов используемого цифроаналогового преобразовател . Если через п обозначить число разр дов, не учитыва  знакового, ци роаналогового преобразовател , то в личину кванта используемого преобра зовател  можно определить как и/2, гд и - максимальное значение преобра зуемого входного напр жени ,, а преобразовател  с удвоенной разр дност как . Квант нониусной шкапы равен кванту используемого преобразовател , уменьшенному на величину кванта преобразовател  с удвоенной 2 разр дностью, т.е. С другой стороны t HTir -Следователь °; К всегда меньше единицы. Например, при использовании трехразр дного цифроаналогового преобразовател  К равен 7/в. Сложение эталонов нониусной шкалы с некомпенсированной раз- костью происходит на суммирующем усилителе 2, на котррый они поступают соответственно с выхода операционно-,. го усилител  10 через ключ 14 и с выхода блока 13 выборки и хранени  через ключ 15. При этом пол рности нониусной шкалы и нескомпенсированной разности на выходе блока 13 выборки и хранени  должны быть противоположны , так как они поступают на различные входы операционного усилител  2. Это обеспечиваетс  работой знакового разр да цифроаналогового преобразовател . Например, при входном сигнале положительной пол рности и нулевом уровне, поступающем с цифроаналогового преобразовател  26, на выходе операционного усилител  2 получаетс  отрицательный уровень сигнгша, который через компаратор 5, устройства 28 пуска и блок 29 Нормировани  кода обеспечивает формирование отрицательных эталонов с выхода цифроаналогового преобразовател  26. Нескомпенсированна  разность в конце первого этапа преобразовани  окажетс  при этрм отрицательной пол рности на выходе операционного усилител  2 и положительной пол рности на выходе 13 блока выборки и хранени . На втором этапе преобразовани  при нулевом уровне с цифроаналогового преобразовател  26 на выходе операционного усилител  2 формируетс  положительный уровень сигнала, так как нескомпёнсированна  разность положительной пол рности с блока 13 выборки и хранени  поступает на неинвертирующий вход операционного усилител  2. (Следовательно, цифроаналоговый преобразователь. 26 начинает формировать эталоны положительной пол рности , которые поступают на инвертирующий вход операционного усилител  10 и на выходе его получаем нониусную шкалу отрицательной пол рности. . Таким образом, в рассмотренном случае на втором этапе преобразовани  на инвертирующий вход операционного усилител  2 поступают эталоны положительной пол рности -е цифроаналогового преобразовател  26 и эталоны отрицательной пол рности с .нониусного блока 9, а на неинвертирующий вход нескомпенсированна  разность положительной пол рности, т.е. происходит сравнение эталона

цифроаналогового преобразовател  26 с сигналом, вл ющимс  суммой,сфомированной из эталона нониуснрй шкалы и нескомпенсированной разности.

Одновременно, как и на первом этпе преобразовани , происходит компе . саци  смещени  нулевых уровней оперционных усилителей 2 и 10. Полный процесс сравнени  на втором этапе преобразовани  аналогичен процессу сравнени  на первом этапе преобразо вани  (фиг,4). На фиг.4 б, в и г приведен процесс сравнени  дл  трех знчений нескомпенсированной разности при использовании трехразр дного, не Счита  знакового, цифроаналогово го преобразовател .

Рассмотрим процесс сравнени  дл  одного значени  нескмопенсированной разности, например,приведенного на фиг.46. После перввго этапа преобра зов.ани  (фиг. 4 oil был получен код 101 и нескомпенсированна  разность 41, На фи.г. 4 5, в и г в каждой паре изображенных уровней нижний уровень сформирован нониусным блоком 9 по от ношению к верхнему, т-.е, получен из верхнего путем умнолсени  его на К T/S, Вертикальной чертой .над нижним уровнем показана нескомпенсированна  разность, полученна  на перBOM этапе преобразовани . На фиг,4 видно, что дл  этого значени  нескомпенсированной разности сформироВсшс  код 010.

Таким образом, результирующий код равен 101010. Второй этап преобразовани  заканчиваетс  при наличии единицы в i +К разр де сдвигающего .регистра 32 и поступлении импульса с элемента,45 совпадени  на его тактовый вход.

По заднему фронту импульса элемента 45 совпадени , поступающего также через элемент 4б совпадени  на тактовый вход выходного запоминающего регистра 36 и счетный вход тр.иггера 42, цифровой код запоминающего регистра 33 переписываетс  в выходной запоминающий регистр 36, а сдвигающий регистр 32 и триггеры 42 и 43 переход т в нулевое состо ние. Нулевое состо ние трип-еров 41-43 через дешифратор 30 и шифратор 25 обеспечивает выключение ключей 6,7, 14 - 17, а через дешифратор 30 подготавлив ет к работе элемент 47 совпаденн . Очередной импульс с формировател  44 импульсов поступает через элемент 47 совпадени  на счетный вход триггера 49 и на выходную шину Конец преобразовани  51.

/

,По заднему фронту этого импульса триггер 49 переходит в нулевое состо ние и блокирует работу формировател  44 импульсов. На этом преобразование входной величины в цифровую форму заканчиваетс . Конечный , результат хранитс  в выходных запоминающих регистрах 35 и 36. выходы которых подключены к выходным шинам 37.

Таким образом, в отличие от известных аналого-цифровых преобразователей поразр дного кодировани , предлагаемое устройство позвол ет при заданной разр дности цифроаналогового преобразовател  уменьшить погрешность квантовани  по уровню до погрешностей, получаемой при- исползовании цифроаналогового преобразовател  с удвоенной разр дностью, т.е. уменьшение погрешности квантовани  по.уровню происходит в 2 раз где п - число разр дов, не счита  знакового, используемого цифроаналогового преобразовани . Одновременно повыи1аетс  точность преобразовани  за счет двухкратной, за врем  преобразовани , коррекции дрейфа нул  суммирующего усилител ,, котора  обеспечиваетс  в процессе преобразовани  нониусным блоком.

Кроме того, .предлагаемое устройство позвол ет сократить при использовании его в системах сбора данных врем5, необходимое на переключение его входа с одного канала на другой, так как это переключение можно произвести в период второго этапа преобразовани , когда вход устройства Отключен от входа суммирующего усилител , что позвол ет повысить скорость обработки данных.

Предлагаемое устройство может найти широкое применение в различных информационно-измерительных системах с преобразованием аналоговой информадии в дискретную.

«JU

.х

к5п.ЭО

omSn.28

К бл.50

Vus.2

5/

teJ

Claims (4)

1. (57 ) 1. АНАЛОГО-ЦИФРОВОЙ ПРЕОБ- ' ' РАЗОВАТЕЛЬ, содержащий цифроаналоговый преобразователь. сравнивающий блок, выполненный в виде последова- / .тельно соединенных суммирующего усилителя й компаратора, программирующий блок* выполненный в виде последовательно соединенных устройства пуска и блока Формирования кода, дешифратор и генератор импульсов, выход которого соединен с тактовым входом устройства пуска, управляющий вход которого соединен с выходом компаратора сравнивающего блока, а первый, второй и третий выходы блока формирования кода соединены соответственно с входами цифроаналогового преобразователя, ’ дешифратора и с первым входом устройства пуска, о тл и ч а ю щи й с я тем, что, с целью повышения точности, в него введены нониусный блок, два ключа, резистор и шифратор, причем первый вход и первый выход нониусного блока соединены соответственно с выходом и неинвертирующим входом суммирующего усилителя, второй вход - с выходом цифроаналогового преобразователя и входом первого ключа, второй выход через резистор-с инвертирующим входом суммирующего усилителя _t вход шифратора соединен с выхо дом дешифратора, управляющий выход которого соединен с дополнительным управляющим входом устройства пуска, программирующего блока, первый’, второ^ и третий выходы шифратора соединены с первым, вторым и третьим управляющими входами нониусного блока, четвертый и пятый выходы шифратора соединены соответственно с управняющими входами'первого и второго ключей, выходы которых соединены с входами суммирующего усилителя, а информационный вход второго ключа соединен с входной шиной .преобразователя.
2. 2. Преобразователь по п.1, о т л и ч а ю щ и й с я / тем, что в нем ’нониусный блок содержит операционный усилитель с отрицательной обратной связью, два весовых резистора,· •соединенных первыми выводами с инвертирующим входом операционного уси· лителя, блок выборки и хранения, ,g вход которого соединен с выходом one-i

   G.

   рационного усилителя, и четыре ключа, причем входы первого и второго ключей, выходы которых подключены к первому и второму выходам нониусного блока,соединены соответственно с выходами блока выборки и хранения и операционного усилителя, выходы третьего и. четвертого ключей, входы которых подключены к первому и второму входам нониусного блока, соединены соответственно с вторыми выводами весовых резисторов, а управляющие входы первого й второго ключей, блока выборки и хранения и третьего ключа и управляющий вход четвертого ключа соединены соответственно с первым, вторым и третьим управляющими входами нониусного бло ка. .
3. 3. Преобразователь по п.1, о т личающийся тем, что в нем блок формирования кода содер1102033 . жит сдвигающий регистр; запоминающий регистр, элементы ИЛИ. входы которых поразрядно соединены с информационными выходами сдвигающего и запоминающего регистров соответственно, а выходы - с входами запоминающего регистра, два выходных запоминающих регистра, информационные входы которых попарно соединены с выходами запоминающего регистра, а тактовый вход первого из них соединен с информационным входом сдвигающего регистра, три элемента совпадений . первые входы которых соединены с тактовым вхпппм сдвигающего регистра, второй вход первого элемента совпадения соединен с i (где < =0,1,2,... ,ί) выходом сдвигающего регистра, вторые входы второго и третьего элементов совпадений соединены с выходом последнего разряда сдвигающего регистра, а выходы - соответственно с входом установки в нулевое состояние запоминающего регистра и тактовым входом первого выходного запоминающего регистра, и тактовым входом второго выходного запоминающего регистра, и три триггера, входы установки в единичное состояние первого и второго из которых соединены с нулевым выходом сдвигающего регистра, второй вход установки в нулевое состояние первого триггера соединен с первым информационным выходом сдвигающего регистра, счетный вход второго триггера соединен с выходом третьего элемента совпадения, а выход - с входом режима работы сдвигающего регистра, счетный вход третьего триггера соединен с выходом последнего разряда сдвигающего регистра, а выходы - соответственно с третьими входами второго и третьего элементов совпадений, при этом выходы элементов ИЛИ соединены с первым входом блока формирования кода, второй выход которого соединен с первыми входами триггеров, второй выход первого триггера соединен с третьим выходом.блока Формирования кода, выходы первого и второго выходных запоминающих регистров соединены с информационными выходными тинами, а первые входы установки в нулевое состояние триггеров, тактовые входы ^г сдвигающего и запоминающего регистров соединены соответственно с первым, вторым и третьим входами блока Формирования кода. .
4. 4. Преобразователь по' п.1, о т личаюгцийся тем. что в нем устройство пуска содержит Формирователь импульсов, три элемента совпадений, первые входы которых соединены с выходом формирователя импульсов, а второй вход второго элемента совпадения соединен с вторым входом'третьего элемента совпадения, первый триггер, счетный вход которого .соединен с выходом Формирователя импульсов, а выходы соединены с вторыми входами первого и второго элементов совпадений, и второй триггер, счетный вход которого соединен с выходом третьего элемента совпадения, а выходы соединены соответственно с управляющим входом Формирователя импульсов и входом установки нуля первого триггера, при этом вход Формирователя импульсов соединен с тактовым входом устройства пуска, третий и четвертый входы второго элемента совпадения соединены соответственно с управляющим и первым входами устройства пуска, третий вход третьего элемента совпадения соединен с дополнительным управляющим входом устройства пуска, выходы первого и второго элементов совпадений соединены соответственно с первым и вторым выходами устройства пуска, выход второго триггера соединен с третьим выходом устройства пуска, а вход установки единицы второго триггера и выход третьего элемента совпадения соединены соответственно с шинами Пуск и Конец преобразования.