SU1190520A1 - Синхронный счетчик - Google Patents

Abstract

СИНХРОННЫЙ СЧЕТЧИК, содержащий счетный вход и в каждом разр де первый и второй RS-триггеры, причем б-входы первого триггера всех раэр дов и R-входы первого RS-триггера первого разр да объединены соответственно по ИЛИ (И), а R- и 5-входы второго RS-триггера каждого разр да объединены соответственно по И (ИЛИ), первый и второй выходы первого R5триггера каждого разр да соединены соответственно с первь&ш R- и 5-входами второго R5-триггера этого разр да , первый выход второго R8-триггера первого разр да соединен с первым R-входом первого RS-триггера первого разр да, второй выход второго RS-.триггера каждого разр да соединен с первым 6 -входом первого RS-триггера этого разр да, а счетный вход соединен с вторыми R- и 5-входами первого RS- триггера первого разр да и второго R5-триггера каждого разр да, (Л отличающийс  тем, что, с целью упрощени , счетный вход соедиС нен с вторым S-входом первого RS - . триггера каждого разр да, кроме первого , первый выход первого RS-триггера каждого разр да соединен с R-входом первого R5-триггера и третьим 5-входом второго R5-триггера последующего разр да, а втброй выход первого RS -триггера каждого разр да соединен с третьим 6-входом первого 1 6-триггера последующего разр да.

Description

1 Изобретение относитс  к импульсной технике и может быть использова но дл  построени  устройств цифрово вычислительной техники на потенциал ных логических элементах. Целью изобретени   вл етс  упрощение синхронного счетчика. На фиг. 1 показана стрзгктурна  схема синхронного счетчика , на фиг. 2 - временные диаграммы, по сн кшще его работу. Синхронный счетчик (фиг.1) содер жит в каждом разр де 1-3 первые Я5-триггеры 1-1, 2-1 и 3-1 и вторые RS-триггеры 1-2, 2-2 и 3-2 и счетны вход 4, причем 5-входы первых RSтриггеров 1-t, 2-1 и 3-1 и R-входы первого RS-триггера 1-1 объединены соответственно по ИЛИ, aR- и5-вхо ды вторых RS-триггеров 1-2, 2-2 и 3-2 объединены соответственно по И, ггервьй и второй выходы первых RS триггеров 1-1, 2-1 и 3-1 соединены соответственно с первыми R- и S-вхо дами вторых RS-триггеров 1-2, 2-2 и 2-3 этого разр да. Вторые выходы вторых RS-триггеров 1-2, 2-2 и 3-2 соединены с первыми 6-входами первых R5-тpиггepoв 1-1, 2-1 и 3-1 это го разр да, первый выход второго R5-триггера 1-2 первого разр да соединен с первым R-входом первого R6-триггера 1-1 первого разр да. Счетный вход 4 соединен с вторыми R- иS-входами первого RS-триггера 1-1 первого разр да и вторых R6-три геров 1-2, 2-2 и 3-2 всех разр дов. Дополнительно счетный вход 4 соединен с вторыми S-входами первых RS-триггеров 2-1 и 3-1 каждого разр да , кроме первого, первые выходы первых Р6-триггеров 1-1, 2-1 и 3-1 каждого разр да соединены с R -входа ми первых R6-триггеров 2-1 и 3-1 и третьими S-входами вторых R6 -триг геров 2-2 и, 3-2 последующего разр да , а вторые выходы первых RS-триггерой 1-1, 2-1 и 3-1 каждого разр  2 да соединены с третьими 5-входами первых RS-триггеров 2-1 и 3-1 последующего разр да. Функционирование счетчика (фиг.1) по сн етс  временной диаграммой (фиг.2). Код состо ни  счетчика снимаетс  с вторых RS-триггеров 1-2, 2-2 и 3-2, которые переключаютс  по фронту импульса на счетнЬм входе 4. На временной да1аграмме (фиг.2) приведены сигналы первых выходов R6 -триггеров 1-1, 1-2, 2-1,2-2, 3-1 и 3-2. Первые RS-триггеры 2-1 и 3-1 каждого разр да, кроме первого, устанавливаютс  в логическую единицу по срезу импульса на входе 4 при логической единице на первых выходах второго RS-триггера этого разр да и первого -триггера предыдущего разр да. Кроме того, возможны статические сост зани  по выходам первых RS-триггеров всех разр дов, кроме первого, в случае если на втором R5 -триггере этого разр да установлен .сигнал логической единицы и первый R6-триггер предьщущего разр да переключаетс  в логический нуль по срезу импульса на входе 4 (переходные процессы после вторрго и шестого импульсов, фиг.2). Причем статические сост зани  могут распростран тьс  от младшего разр да к старшему, если второй R9-триггер старшего разр да находитс  в состо нии логической единицы (переходный процесс после второго импульса, фиг.2). Однако эти сост зани  не  вл ютс  критическими при условии, что пауза между импульсами на входе 4 достаточна дл  завершени  переходных процессов по цеп м переноса. При этом максимальна  длительность паузы дл  завершени  переходных процессов в первых триггерах всех разр дов определ етс  алгоритмическими переключени ми до и после переключени  счетчика (переключени  до и после четвертого импульса, фиг.2).

Claims (1)

1. СИНХРОННЫЙ СЧЕТЧИК, содержащий счетный вход и в каждом разряде первый и второй R5 -триггеры, причем

   5-входы первого триггера всех разрядов и R-входы первого RS-триггера первого разряда объединены соответственно по ИЛИ (И), a R- и 5-входы второго RS-триггера каждого разряда объединены соответственно по И (ИЛИ), первый и второй выходы первого RSтриггера каждого разряда соединены соответственно с первьмиR - и 5-входами второго R5 -триггера этого разряда, первый выход второго RS -триггера первого разряда соединен с первым R-входом первого RS-триггера первого разряда, второй выход второго R5-триггера каждого разряда соединен с первым S -входом первого RS-триггера этого разряда, а счетный вход соединен с вторыми R- и 5-входами первого RS-триггера первого разряда и второго RS-триггера каждого разряда, отличающийся тем, что, с целью упрощения, счетный вход соединен с вторым S-входом первого RS - . триггера каждого разряда, кроме первого, первый выход первого RS-триггера каждого разряда соединен с R-входом первого RS-триггера и третьим 5-входом второго RS-триггера последующего разряда, а втдрой выход первого RS -триггера каждого разряда соединен с третьим 5-входом первого RS-триггера последующего разряда.

   па SU (id ,1190520