SU1169017A1 - Устройство дл синхронизации пам ти - Google Patents

Abstract

УСТРОЙСТВО ДЛЯ СИНХРОНИЗАЦИИ ПАМЯТИ, содержащее реверсивный счетчик, вход пр мого счета которого подключен к выходу первого элемента ИЛИ, выходы соединены с входами дешифратора , а вход начальной установки подключен к первому входу элемента И и  вл етс  входом начальной установки устройства , причем выходы дефширатора соединены с входами первой группы блока элементов И, входы второй группы которого  вл ютс  входом синхронизации устройства, а выходы соединены с соответствующими входами блоков формировани  синхросигналов , выходы которых подключены к входам блока элементов ИЛИ, выходы блока элементов ИЛИ  вл ютс  выходами синхронизации устройства, первый выход дешифратора соединен с первыми входами элемента И-НЕ и первого элемента ИЛИ, второй вход элемента И-НЕ подключен к выходу инвертора, отличающеес  тем, что, с целью повышени  надежности и быстродействи  устройства, оно содержит первый. второй, третий и четвертый триггеры, второй и третий элементы ИЛИ, S-входы первого , второго, третьего и четвертого триггеров подключены к выходу элемента И-НЕ, вход которого соединен с вторым входом первого э-лемента ИЛИ и выходом второго элемента ИЛИ, первый вход которого подключен к входу синхронизации первого триггера, первому в.чоду третьего элемента ИЛИ и  вл етс  первым входом управ.чепи  устройства, второй вход соединен с входом синхронизации второго триггера, с информационным входом и инверсным выходом первого триггера и вторым входом третьего элемента ИЛИ соответственно, а третий вход подключен к пр мому выходу i второго триггера, инверсный выход которого соединен с третьим входом третьего (Л элемента ИЛИ, четвертый вход которого подключен к пр .мому выходу третьего триггера и  вл етс  первым выходом контрол  устройства, R-входы первого, второго и третьего триггеров соединены с выходом элемента И, R-вход четвертого триггера подключен к входу начальной установки реверсивного счетчика, вход обратного счета которого соединен с входом синхронизао: ции третьего триггера и с выходом третьесо го эле.:е11та ИЛИ, пр мой выход четвертого триггера подключен к информадаонному входу второго триггера и  вл етс  вторым выходом контрол  ;й тройства, а вход синхронизации четвертого триггера соединен с вторым входом элемента И и  в,д етс  вторым входом управлени  устройств.

Description

Изобретение относитс  к цифровой вычислительной технике и может быть использовано дл  построени  унифицированных блоков синхронизации запоминающих устройств (ЗУ) с плавной адаптацией к временным характеристикам накопител .

Целью изобретени   вл етс  повышение точности и сокращение времени настройки.

На чертеже представлена функциональна  схема устройства дл  синхронизации пам ти.

Устройство содержит реверсивный счетчик 1, дешифратор 2, Группу элементов И 3-6 группу элементов 7-10 задержки, блок элементов ИЛИ 11, элементы И-НЕ 12 и 13, элемент И 14, три элемента ИЛИ 15-17, четыре D-триггера 18-21, выходы 22 устройства , второй вход 23 управлени , вход 24 синхронизации, вход 25 начальной установки первый вход 26, управлени , выходы 27 и 28 контрол .

Устройство дл  синхронизации пам ти может работать в двух режимах: настройки и рабочем.

Перед началом настройки на установочный вход 25 устройсгьа подаетс  отрицательный импульс, обнул ющий триггеры 18-21 и реверсивный счетчик 1, при этом на пр .мых выходах триггеров оказываютс  логические «О (низкие уровни напр жени ), на инверсных - логические «1 (высокие уровни напр жени ). На обоих выходах реверсивного счетчика 1 устанавливаютс  низкие уровни напр жени , в результате чего логическа  «1 оказываетс  на первом выходе дешифратора 2 и i:i первом входе элемента И 3. Затем с помощью средств встроенного контрол  ЗУ начинаетс  тестирование накопител , дл  чего на вход 24 устройства подаютс  импульсы запуска, которые через элемент И 3 проход т на вход элемента 7 задержки. Величины задержек последнего выбираютс  минимальными в расчете на самый быстродействующий накопитель, поэтому на выходах 22 элементов ИЛИ 11 формируетс  последовательностьсинхронизирующих

сигналов, соответствующа  максимальному быстродействию ЗУ. В случае успешного прохождени  теста на вход 23 устройства поступает отрицательный импульс, который через элемент И 14 проходит на входы сброса триггеров 18-20, подтвержда  их нулевое состо ние, а своим задним фронтом устанавливает в «1 триггер 21. С пр мого плеча последнего высокий уровень напр жени  выдаетс  на выход 28 устройства как признак конца настройки.

Если в процессе тестировани  обнаружена ошибка, отрицательный импульс поступает на вход 26. Так как его выдача происходит при первом ошибочном считывании , то общее количество обращений

к накопителю от начала тестировани  до по влени  импульса на входе 26 может быть сокращено до двух. Необходимо, однако, учесть, что ошибка может возникнуть вследствие случайного сбо , а не из-за отсутстви  достаточных временных задержек между синхронизирующими сигналами. Поэтому с приходом первого импульса на вход 26 происходит запоминание факта сбо , временна  диаграмма ЗУ не мен етс ,

а тестирование накопител  начинаетс  заново, причем факт сбо  запоминаетс  путем включени  триггера 18, работающего в счетном режиме и срабатывающего по заднему фронту импульса на его синхронизирующем входе. Если в процессе повторного прохождени  теста отрицательный импульс вновь поступает на вход 26, происходит выдача логического «О с выхода элемента ИЛИ 16, на всех трех входах которого в этот момент оказываютс  низкие потенциалы. Затем логический «О через элемент ИЛИ 15 поступает на суммирующий вход реверсивного счетчика 1 и увеличивает его содержимое на единицу. В результате высокий уровень напр жени 

по вл етс  на втором выходе дешифратора 2. По заднему фронту второго импульса на входе 26 вновь происходит обнуление триггера 18 и на его инверсном выходе возникает положительный перепад напр жени , который поступает на синхронизирующий

вход триггера 19. Однако срабатывание последнего не происходит, поскольку, на его D-входе присутствует низкий уровень напр жени  с пр мого выхода триггера 21. Так как импульсы запуска начинают проходить теперь через элемент И 4 на вход

элемента 8 задержки, очередное тестирование проводитс  по новой временной диаграмме определ емой этим элементом. Длительность прохождени  сигнала через элемент 8 задержки выбираетс  несколько бапьшей,

чем через элемент 7, поэтому на выходах 22 формируетс  более раст нута  во времени последовательностьсинхронизирующих

сигналов. В дальнейшем описанный процесс работы устройства повтор етс .

Если в накопителе имеет место неисправность , независ ща  от его временной диаграммы, импульсы на вход 26 поступают и при формировании синхронизирующих сигналов с помощью элемента 10 задержки , создающего наибольшие временные

сдвиги. Так как на первом входе элемента ИЛИ 15 в этом случае присутствует высокий уровень напр жени , прохождение логического «О с выхода элемента ИЛИ 16 на суммирующий вход реверсивного счетчика 1 запрещаетс . В то же врем  открываетс  элемент И-НЕ 13, на обоих входах которого оказываютс  логические «1 Отрицательный импульс с его выхода поступает на установочные входы триггеров 18-21 и переводит их в единичное состо ние . На выход 27 устройства выдаетс  признак неисправности пам ти, а на выход 28 - признак конца настройки.

По вление признака конца настройки на выходе 28 (при наличии логического «О на выходе 27) свидетельствует о готовности ЗУ к работе, и с этого момента устройство синхронизации пам ти переходит в рабочий режим. Так же, как и в режиме настройки в рабочем режиме продолжает работать устройство встроенного контрол  ЗУ, выдающее отрицательные импульсы на вход 23 при правильном считывании всех  чеек накопител  и на вход 26 при первой обнаруженной ошибке. Если услови  работы накопител  не мен ютс , импульсы проход т на вход 23, подвержда  тем самым нулевое состо ние триггеров 18-20 и единичное состо ние триггера 21. При изменении процесса вычислений на вход 26 могут начать поступать сигналы, свидетельствующие об ошибках. Тогда по первому из них происходит запись «1 в триггер 18.

Если обнаруженна  ощибка вызвана случайным сбоем, следующее тестирование оказываетс  успещным, отрицательный импульс поступает на вход 23, и триггер 18 обнул етс . В противном случае на вход 26 выдаетс  второй сигнал, свидетельствующий об ошибке, который увеличивает на единицу содержимое реверсивного счетчика , записывает «О в триггер 18 и «I в триггер 19. В дальнейшем ЗУ работает по более раст нутой временной диаграмме, и, если причиной ошибок  вл ютс  недостаточные задержки между синхронизирующими сигналами, отрицательные импульсы начинают приходить на вход 23, что вызывает сброс триггеру 19. Если причиной ошибок  вл етс  невосстанавливаемый отказ в накопителе, то на вход 26 поступает третий импульс, который вновь записывает «1 в

триггер 18. В результате на втором, третьем и четвертом входах элемента ИЛИ 17 оказываютс  низкие потенциалы и с приходом четвертого импульса на вход 26 на его выходе по вл етс  логический «О, который возвращает реверсивный счетчик 1 в прежнее состо ние и своим задним фронтом записывает «1 в триггер 20. На выход 27 устройства выдаетс  признак неисправности пам ти, свидетельствующий о невозможности устранени  ошибки путем изменени  временной диаграммы.

Claims (1)

1. УСТРОЙСТВО ДЛЯ СИНХРОНИЗАЦИИ ПАМЯТИ, содержащее реверсивный счетчик, вход прямого счета которого подключен к выходу первого элемента ИЛИ, выходы соединены с входами дешифратора, а вход начальной установки подключен к первому входу элемента И и является входом начальной установки устройства, причем выходы дефширатора соединены с входами первой группы блока элементов И, входы второй группы которого являются входом синхронизации устройства, а выходы соединены с соответствующими входами блоков формирования синхросигналов, выходы которых подключены к входам блока элементов ИЛИ, выходы блока элементов ИЛИ являются выходами синхронизации устройства, первый выход дешифратора соединен с первыми входами элемента И—НЕ и первого элемента ИЛИ, ‘второй вход элемента И—НЕ подключен к выходу инвертора, отличающееся тем, что, с целью повышения надежности и быстродействия устройства, оно содержит первый, второй, третий и четвертый триггеры, второй и третий элементы ИЛИ, S-входы первого, второго, третьего и четвертого триггеров подключены к выходу элемента И—НЕ, вход которого соединен с вторым входом первого элемента ИЛИ и выходом второго элемента ИЛИ, первый вход которого подключен к входу синхронизации первого триггера, первому входу третьего элемента ИЛИ и является первым входом управления устройства, второй вход соединен с входом синхронизации второго триггера, с информационным входом и инверсным выходом первого триггера и вторым входом третьего элемента ИЛИ соответственно, а третий вход подключен к прямому выходу второго триггера, инверсный выход которого соединен с третьим входом третьего элемента ИЛИ, четвертый вход которого подключен к прямому выходу третьего триггера и является первым выходом контроля устройства, R-входы первого, второго и третьего триггеров соединены с выходом элемента И, R-вход четвертого триггера подключен к входу начальной установки реверсивного счетчика, вход обратного счета которого соединен с входом синхронизации третьего триггера и с выходом третьего элемента ИЛИ, прямой выход четвертого триггера подключен к информационному входу второго триггера и является вторым выходом контроля ^тройства, а вход синхронизации четвертого триггера соединен с вторым входом элемента И и является вторым входом управления устройств^.