SU1166180A1 - Устройство дл контрол микросхем пам ти (его варианты) - Google Patents

Abstract

1. Устройство дл  контрол  микросхем пам ти, содержащее группу формирователей i четности, выходы которых  вл ютс  информационными выходами устройства, регистр числа, информационные входы которого  вл ютс  информационными входами первой группы устройства, а управл ющий вход  вл етс  управл ющим входом устройства, группу компараторов, выходы каждого из которых соединены с первым входом соответствующего формировател  четности, второй вход каждого из которых соединен с соответствующим выходом первой группы регистра числа, первый вход каждого компаратора группы подключен к источнику опорного напр жени , первую группу ограничительных элементов на резисторах, первый вывод каждого из которых соединен с общей щйной, вторую группу ограничительных элементов на резисторах, первые выводы которых  вл ютс  информационными входами второй группы устройства, а вторые выводы соединены с вторыми выводами соответствующих резисторов ограничительных .элементов первой группы и вторым входом соответствующего компаратора , отличающеес  тем, что, с целью повышени  быстродействи  устройства, оно содержит элемент ИЛИ и дополнительную группу компараторов, выход каждого из которых соединен с первым входом соответствующего формировател  четности и соответствующим входом элемента ИЛИ, выход которого  вл етс  управл ющим выходом устройства, первый вход каждого компаратора дополнительной группы подключен к дополнительному источнику опорного напр жени , второй вход каждого из компараторов дополнительной группы соединен с вторым выводом соответствующего резистора первой группы, управл ющий вход каждого из компараторов основной группы соединен с соответствующим .выходом второй группы регистра числа, управл ющий вход каждого из компараторов дополнительной группы с 9 соединен с соответствующим выходом первой группы регистра числа. (Л 2. Устройство дл  контрол  микросхем пам ти, содержащее группу формирователей четности, выходы которых  вл ютс  информационными выходами устройства, регистр числа, информационные входы которого  вл ютс  информационными входами первой группы устройства, а управл ющий вход  вл етс  управл ющим входом устройства, группу компараторов, перО5 вый вход каждого из которых подключен к 05 источнику опорного напр жени , первую группу ограничительных элементов на реоо зисторах, первый вывод каждого из которых соединен с общей щиной, вторую группу ограничительных элементов на резисторах, первые выводы которых  вл ютс  информационными входами второй группы устройства , второй вход каждого .из компаратора группы соединен с вторым выводом соответствующего резистора первой группы, первый вход каждого из формирователей четности соединен с соответствующим выходом регистра числа, отличающеес  тем, что, с целью повыщени  быстродействи , оно содержит группу ключей, третью группу ограничительных элементов на резисторах.

Description

элемент ИЛИ и фазоинверторы, выход каждого из которых соединен с вторым входом соответствующего формировател  четности и соответствующим входом элемента ИЛИ, выход которого  вл етс  управл ющим выходом устройства, выход каждого из компараторов группы соединен с первым входом соответствующего фазоинвертора, второй вход каждого из которых соединен с соответствующим выходом регистра числа и управл ющим входом соответствующего ключа, выход каждого из которых соединен с вторым входом соответствующего компаратора , первый вход каждого ключа соединен с вторым выводом соответствующего резистора второй группы, первый вывод каждого из резисторов первой группы соединен с первым выводом соответствующего резистора второй группы, а второй вывод каждого из них соединен с вторым входом соответствующего ключа.

3.Устройство по пп. 1 и 2, отличающеес  тем, что содержит формирователь контрольных сигналов, выходы которого подключены к соответствующим информационным входам второй группы устройства, а входы  вл ютс  управл ющими входами устройства.

4.Устройство по пп. 1-3, отличающеес  тем, что содержит дополнительную группу ограничительных элементов, первые выводы которых соединены с вторыми выводами соответствующих резисторов первой группы, а второй вывод каждого из них соединен с общей шиной.

1

Изобретение относитс  к вычислительной технике, а именно к устройствам дл  контрол  пам ти, и может быть использовано дл  контрол  качества микросхем посто нной пам ти после программировани .

Известно устройство дл  контрол  микросхем пам ти, содержащее компаратор, выход которого  вл етс  информационным выходом устройства, а первый и второй входы соединены с выходом данных и выходом контролируемого числа 1.

Недостатком данного устройства  вл етс  отсутствие возможности проведени  параметрического и динамического контрол , что приводит к некачественной отбраковке микросхем пам ти после программировани .

Наиболее близким к изобретению по технической сущности  вл етс  устройство дл  контрол  микросхем пам ти, содержащее группу компараторов, выходы каждого из которых соединены с одним из входов соответствующего формировател  четности, выходы которого  вл ютс  информационными выходами устройства, первую и вторую группу ограничительных элементов на резисторах , причем первый вывод каждого из резисторов первой группы соединен с общей щи ной, первый вывод каждого из резисторов второй группы  вл етс  информационным входом одной группы устройства , регистр числа, входы которого  вл ютс  информационными входами другой группы устройства 2.

Однако известное устройство характеризуетс  недостаточным быстродействием контрол , поскольку контроль содержимого микросхемы после программировани 

производитс  в два этапа: один необходим дл  проверки сигналов «Лог. О, а другой дл  проверки сигналов «Лог. 1. Кро.ме того, в известном устройстве отсутствует возможность контрол  сохранности выходных каскадов микросхем, пам ти после воздействи  импульсов программировани  повыщенной амплитуды.

Цель изобретени  - повыщение быстродействи  устройства.

0 Поставленна  цель достигаетс  тем, что устройство дл  контрол  микросхем пам ти по первому варианту, содержащее группу формирователей четности, выходы которых  вл ютс  информационными выходами устройства, регистр числа, информационные входы которого  вл ютс  информационными входами первой группы устройства, а управл ющий вход  вл етс  управл ющим входом устройства, группу компараторов, выходы каждого из которых соединены с

0 первым входом соответствующего формировател  четности, второй вход каждого из которых соединен с соответствующим выходом первой группы регистра числа, первый вход каждого компаратора группы подключен к источнику, опорного напр жени , первую группу ограничительных элементов на резисторах, первый вывод каждого из которых соединен с общей щиной, вторую группу ограничительных элементов на резисторах , первые выводы которых  вл ютс 

информационными входами второй.группы устройства, а вторые выводы соединены с вторыми выводами соответствующих резисторов ограничительных элементов первой группы и вторыми входами соответствующих компараторов, содержит элемент ИЛИ и дополнительную группу компараторов, выход каждого из которых соединен с первым входом соответствующего формировател  четности и соответствующим входом элемента ИЛИ, выход которого  вл етс  управл ющим выходом устройства, первый вход каждого компаратора дополнительной группы подключен к дополнительному источнику опорного напр жени , в торой вход каждого из компараторов дополнительной группы соединен с вторым вьшодом соответствующего резистора первой группы, управл ющий вход каждого из компараторов основной группы соединены с соответствующим выходом второй группы регистра числ, управл ющий вход каждого из компараторов дополнительной группы соединен с соответствующим выходом первой группы регистра числа. Устройство дл  контрол  микросхем пам ти по второму варианту, содержащее группу формирователей четности, выходы которых  вл ютс  информационными выходами устройства, регистр числа, информационные входы которого  вл ютс  информационными входами первой группы устройства , а управл ющий вход  вл етс  управл ющим входом устройства, группу компараторов , первый вход каждого из которых подключен к источнику опорного напр жени , первую группу ограничительных элементов на резисторах, первый вывод каждого из которых соединен с общей щиной, вторую группу ограничительных элементов на резисторах, первые выводы которых  вл ютс  информационными входами второй группы устройства, второй вход каждого из компаратора группы соединен с вторым выводом соответствующего резистора первой группы, первый вход каждого из формирователей четности соединен с соответствующим выходом регистра числа, содержит группу ключей, третью группу ограничительных элементов на резисторах, элемент ИЛИ и фазойнверторы, выход каждого из которых соединен с вторым входом соответствующего формировател  четности и соответствующим входом элемента ИЛИ, выход которого  вл етс  управл ющим выходом устройства, выход каждого из компараторов группы соединен с первым входом соответствующего фазоинвертора, второй вход каждого из которых соединен с соответствующим выходом регистра числа и управл ющим входом соответствующего ключа, выход каждого из которых соединен с вторым входом соответствующего компаратора , первый вход каждого ключа соединен с вторым выводом соответствующего резистора второй группы, первый вывод каждого из резисторов первой группы соединен с первым выводом соответствующего резистора второй группы, а второй вывод каждого из них соединен с вторым входом соответствующего ключа. Кроме того, устройство с(держит формирователь контрольных сигналов, выходы которого подключены к соответствующим информационным входам второй группы устройства, а входы  вл ютс  управл ющими входами устройства. При этом устройство содержит дополнительную группу ограничительных элементов , первые выводы которых соединены с вторыми выводами соответствующих резисторов первой группы, а второй вывод каждого из них соединен с общей шиной. На фиг. 1 представлена функциональна  схема устройства, первый вариант; на фиг. 2 - функциональна  схема устройства, второй вариант; на фиг. 3 - функциональна  схема одного формировател  контрольных каналов; на фиг. 4-7 представлены эквивалентные схемы, используемые при контроле микросхемы пам ти: проверка уровн  «Лог. О дл  микросхемы с выходом типа «открытый коллектор, проверка услови  «Лог. 1 дл  того же выхода, проверка уровн  «Лог О дл  микросхемы с выходом типа «три состо ни , проверка уровн  «Лог. 1 дл  того же выхода. Устройство дл  контрол  микросхем пам ти по первому варианту (фиг. 1) содержит группу компараторов 1, группу формирователей 2 четности, выходы которых  вл ютс  информационными выходами 3 устройства, регистр 4 числа, информационные входы которого  вл ютс  информационными входами первой группы устройства , управл ющий вход регистра числа  вл етс  управл ющим входом 6 устройства , дополнительную группу компараторов 7, источники 8. и 9 опорного напр жени , элемент ИЛИ 10, первую 11 и вторую 12 группы ограничительных элементов, общую щину 13, первый вывод каждого из элементов 12 второй группы входит во вторую группу информационных входов устройства, котора  подключаетс  к числовым выходам контролируемой микросхемы 14 пам ти, имеющий управл ющий вход 15 и адресные входы 16, формирователь 17 контрольных сигналов, который имеет управл ющий вход 18, входы 19 и шину 20 дл  подключени  питани . Устройство дл  контрол  микросхем пам ти по второму варианту (фиг. 2) содержит группу компараторов 1, группу формирователей 2 четности, выходы которых  вл ютс  информационными выходами 3 устройства, регистр 4 числа, информационные входы которого  вл ютс  информационными входами 5 первой группы устройства , управл ющий вход регистра числа  вл етс  управл ющим входом 6 устройства , источник 8 опорного напр жени , элемент ИЛИ 10, первую 11, дополнительную 12, вторую 13 группы ограничительных элементов, первый вывод каждого из резисторов второй группы 13 входит во вторую группу информационных входов устройства, котора  подключаетс  к числовым выходам микросхемы 14 пам ти, котора  имеет вход

15 управлени  и адресные входы 16, формирователь 17 контрольных сигналов, который имеет управл ющий вход 18, входы 19 и шину 20 дл  подключени  питани , фазоинверторы 21, третью группу ограничительных элементов 22, группу ключей 23, общую шину 24.

Формирователь контрольных сигналов (фиг. 3) содержит выход 25, инвертор 26, первый 27, второй 28, третий 29 элементы И, инвертор 30 (с выходом типа открытый коллектор и повышенным рабочим напр жением на этом выходе), элемент ИЛИ 31, резисторы 32 и 33, ключ 34, 35 - управление контролем микросхем с выходом «Три состо ни , 36 - значение бита информации , которое должно было быть занесено в данную  чейку микросхемы, 37 - управление контролем микросхем с выходом типа «открытый коллектор, 38 - управление режимом считывани . Устройство по первому варианту (фиг. 1) работает следующим образом.

Режим проверки на «чистоту.

Эту проверку провод т до программировани , она необходима дл  того, чтобы вы вить наличие дефектных  чеек пам ти (их адрес и разр д). Обычно число массивов пам ти, подлежащих программированию, велико, что позвол ет почти всегда подобрать массив, который в данных позици х содержит информацию, совпадающую с состо нием дефектных позиций. Контроль производитс  в два этапа дл  всех  чеек пам ти. Вначале провер ют  чейки на наличие дефектов, а затем уточн ют необходимо или нет дополнительно программировать дефектную  чейку, поскольку выходной сигнал с такой  чейки может превышать граничные значени  дл  того или иного логического сигнала.

Контроль производитс  следующим образом . На адресные входы 16 1 онтролируемой микросхемы 14 и вход 15 управлени  подают соответствующие сигналы. В регистр 4 в одном случае занос т все нули и осуществл ют проверку на нуль. В другом случае занос т в регистр 4 все единицы и осуществл ют проверку на единицы. В первом случае открыты компараторы 1, а во втором - компараторы 7 дополнительной .группы. Резисторы первой 11 и второй 12 групп позвол ют уменьщить амплитуду считанных сигналов из микросхем пам ти до значений, при которых работают компараторы . Входы « + и «- компараторов 1 и 7 подключены к источникам опорного потенциала таким образом, что выдают вы , соким потенциалом признак дефекта. В этом случае элемент ИЛИ 10 выдает сигнал ошибки , а через формирователи четности 2 на выход устройства поступают значени  дефектных разр дов, которые тем или иным способом могут быть зафиксированы. По окончании этого этапа имеетс  картина дефектов.

Далее подбирают массив информации и осуществл ют программирование. В этом режиме предлагаемое устройство не должно работать, однако оно и не должно быть выведено из стро  мощными импульсами программировани . Дл  этой цели используетс  треть  12 группа ограничительных элементов , котора  может быть выполнена на диодах, стабилитронах, транзисторах и подключена одними из выводов либо к общей шине, либо к источнику соответствующего потенциала.

Контроль микросхем после программировани .

В процессе контрол  необходимо проверить все  чейки пам ти запрограммированы , нет ли ложного программировани  и нет ли повреждени  выходных каскадов микросхем повышенным напр жением программировани . Отличие этого контрол  от контрол  в первом режиме заключаетс  в том, что стробирование компараторов происходит в соответствии с тем, кака  информаци  должна быть записана в соответствующей  чейке. Это позвол ет провести проверку за один такт, а не за два, как в известном устройстве. Контроль производитс  с использованием формирователей контрольных сигналов. На его входах устанавливают тип выхода микросхемы пам ти, режим считывани , и с выхода регистра числа соответствующего разр да подают сигнал на вход формировател .

Контроль иллюстрируетс  эквивалентными схемами (фиг. 4-7). Как и в первом режиме, элемент ИЛИ 10 вырабатывает признак ощибки, который может быть использован как управл ющий сигнал дл  фиксации адреса и разр да с дефектом. На выходах 3 вырабатываетс  код числа, который может быть просуммирован либо в сумматоре (по модулю два, арифметическом сумматоре и т.п.), либо в сигнатурном анализаторе дл  сравнени  с эталонным значением дл  всего массива.

Устройство по второму варианту (фиг. 2) работает в целом аналогично. Отличи  заключаютс  в следующем: устройство имеет одну группу компараторов и дл  обеспечени  возможности проведени  контрол  во втором режиме за один такт имеет группу управл емых от регистра числа ключей 23, которые по входу компаратора подключают тот или иной делитель входного сигнала (один дл  согласовани  с сигналом «Лог. О, а другой . 1))|). С помощью одного

компаратора не удаетс  признак ошибки вырабатывать высоким уровнем, поэтому устройство содержит фазоинверторы 21, которые в зависимости от того, производитс  контроль «Лог. 1 или «Лог. О, позвол ют сигнал с компаратора 1 в одном случае инвертировать (при контроле «Лог. 1), а в другом нет. Поэтому на его выход ошибка всегда поступает сигналом высокого уровн .-В остальном работа устройства аналогична .

/J

Епит

I

19

Фиг.1

Технико-экономическое преимуш.ество заключаетс  в повышении быстродействи , поскольку во втором режиме контроль осуществл етс  за один такт, а не за два - вместо четырех тактов контрол  контрольпроводитс  за три, . на 25/о повышено быстродействие. При контроле микросхем с дефектами быстродействие еш.е более увеличиваетс . Кроме того, в устройстве обеспечена возможность контрол  сохранности выходных каскадов.

2

10

.

пит

Р

(1Э)35 (19)36

(19)37 (18)38

.З

30

I /Необходимо подать: 36,37 35 лог. „О

Фиг.

30

Необходимо подать

36.37 35 /iorj

о т 26

Фиг.5

Claims (4)

1. Устройство для контроля микросхем памяти, содержащее группу формирователей^ четности, выходы которых являются информационными выходами устройства, регистр числа, информационные входы которого являются информационными входами первой группы устройства, а управляющий вход является управляющим входом устройства, группу компараторов, выходы каждого из * которых соединены с первым входом соответствующего формирователя четности, второй вход каждого из которых соединен с соответствующим выходом первой группы регистра числа, первый вход каждого компаратора группы подключен к источнику опорного напряжения, первую группу ограничительных элементов на резисторах, первый вывод каждого из которых соединен с общей шйной, вторую группу ограничительных элементов на резисторах, первые выводы которых являются информационными входами второй группы устройства, а вторые выводы соединены с вторыми выводами соответствующих резисторов ограничительных элементов первой группы и вторым входом соответствующего компаратора, отличающееся тем, что, с целью повышения быстродействия устройства, оно со держит элемент ИЛИ и дополнительную группу компараторов, выход каждого из которых соединен с первым входом соответствующего формирователя четности и соответствующим входом элемента ИЛИ, выход которого является управляющим выходом устройства, первый вход каждого компаратора дополнительной группы подключен к дополнительному источнику опорного напряжения, второй вход каждого из компараторов дополнительной группы соединен с вторым выводом соответствующего резистора первой группы, управляющий вход каждого из компараторов основной группы соединен с соответствующим. выходом второй группы регистра числа, управляющий вход каждого из компараторов дополнительной группы соединен с соответствующим выходом первой группы регистра числа.

2. Устройство для контроля микросхем памяти, содержащее группу формирователей четности, выходы которых являются информационными выходами устройства, регистр числа, информационные входы которого являются информационными входами первой группы устройства, а управляющий вход является управляющим входом устройства, группу компараторов, первый вход каждого из которых подключен к источнику опорного напряжения, первую группу ограничительных элементов на резисторах, первый вывод каждого из которых соединен с общей шиной, вторую группу ограничительных элементов на резисторах, первые выводы которых являются информационными входами второй группы устройства, второй вход каждого из компаратора группы соединен с вторым выводом соответствующего резистора первой группы, первый вход каждого из формирователей четности соединен с соответствующим выходом регистра числа, отличающееся тем, что, с целью повышения быстродействия, оно содержит группу ключей, третью группу ограничительных элементов на резисторах, элемент ИЛИ и фазоинверторы, выход каждого из которых соединен с вторым входом соответствующего формирователя четности и соответствующим входом элемента ИЛИ, выход которого является управляющим выходом устройства, выход каждого из компараторов группы соединен с первым входом соответствующего фазоинвертора, второй вход каждого из которых соединен с соответствующим выходом регистра числа и управляющим входом соответствующего ключа, выход каждого из которых соединен с вторым входом соответствующего компаратора, первый вход каждого ключа соединен с вторым выводом соответствующего резистора второй группы, первый вывод каждого из резисторов первой группы соединен с первым выводом соответствующего резистора второй группы, а второй вывод каждого из них соединен с вторым входом соответствующего ключа.

3. Устройство по пп. 1 и 2, отличающееся тем, что содержит формирователь контрольных сигналов, выходы которого подключены к соответствующим информационным входам второй группы устройства, а входы являются управляющими входами устройства.

4. Устройство по пп. 1—3, отличающееся тем, что содержит дополнительную группу ограничительных элементов, первые выводы которых соединены с вторыми выводами соответствующих резисторов первой группы, а второй вывод каждого из них соединен с общей шиной.