SU1091339A1 - Логический анализатор - Google Patents

Abstract

1. ЛОГИЧЕСКИЙ АНАЛИЗАТОР, содержащий регистр, сумматор по модулю два, перва  группа входов которого соединена с выходами регистра, а выходы сумматора по модулю два соединены с информационными входами регистра, индикатор, соединенный с выходами регистра, отличающийс  тем, что, с целью сокращени  времени диагностики неисправностей цифровых устройств путем локализации однобитовой ошибки, в него вве дены двоичный счетчик с исключенным нулевым состо нием и элемент И, причем втора  группа входов сумматора по модулю два соединена с выходами двоичного счетчика с исключенньм нулевым состо нием, вход начальной установки двоичного счетчика с исключенным нулевым состо нием и вход установки нул  регистра соединены с первой входной клеммой логического анализатора,счетный вход двоичного счетчика с исключенным нулевым состо- д ts  иием соединен с второй входной С клеммой логического анализатора и с первым входом элемента И, второй вход которого соединен с третьей входной клеммой логического анализатора, а выход элемента И соединен с входом синхронизации регистра. фиг. 1

Description

2. Анализатор по п, 1, о т л и чающийс  тем, что двоичный счетчик с исключенным нулевым состо нием содержит три элемента И-НЕ, двоичный счетчик и счетный триггер причем счетные входы двоичного счетчика и счетного триггера соединены соответственно с выходами первого и второго элементов И-НЕ, входы установки нул  двоичного счетчика и установки единицы счетного триггера соединены с входом начальной установки двоичного счетчика с исключенным нулевым состо нием, выходы двоич ,ного счетчика и счетного триггера соединены с входами третьего элемента И-НЕ, выход которого соединен с первым входом второго элемента И-НЕ, выход счетного триггера соединен с первым входом первого элемента И-НЕ, а вторые входы первого и второго элементов И-НЕ - со счетным входом двоичного счетчика с исключенным нулевым состо нием, выходы двоичного счетчика и счетного тоиггева  вл ютс  выходами двоичного счетчика с исключенным нулевым состо нием .

Изобретение относитс  к цифровой технике и может быть применено дл  наладки, ремонта, контрол  цифровых устройств (например ЭВМ, микропроцессорньпс систем и др.).

Известен логический анализатор, содержащий схемы сравнени , индикаторы и позвол ющий сравнивать провер емую последовательность с эталонной ч

Недостатком данного логического анализатора  вл етс  необходимость в источнике эталонных сигналов.

Наиболее близким к предлагаемому  вл етс  логический анализатор, со-держащий регистр, сумматор по модулю два, перва  группа входов которого соединена с выходами регистра, а выход сумматора по модулю два - с информационным входом регистра, индикатор , соединенный с выходами регистра , причем провер ема  последовательность поступает на вторую группу входов сумматора по модулю два. Дан ный логический анализатор позвол ет обнаружить однобитовую ошибку в последовательности любой длины и двухбитовую ошибку в последовательностиJ цлина которой меньше 2, где г число разр дов регистра zj .

Однако логический анализатор не позвол ет локализовать ошибку, т.е. указать ошибочный разр д последовательности , что имеет важное значение дл  диагностики неисправностей, особенно в схемах запоминающих устройств.

Цель изобретени  - сокращение времени диагностики неисправностей цифровых устройств путем локализации однобитовой ошибки.

Поставленна  цель достигаетс  тем,

что в логический анализатор, содержащий регистр, сумматор по модулю два, перва  группа входов которого соединена с выходами регистра, а выходы сумматора по модулю два соединены с информационными входами регистра, индикатор, соединенный с выходами регистра, дополнительно введены дво- ,ичный счетчик с исключенным нулевым состо нием и элемент И, причем втора  группа входов сумматора по модулю два соединена с выходами двоичного счетчика с исключенным нулевым состо нием , вход начальной установки двоичного счетчика с исключенным нулевым состо нием и вход установки нул  регистра соединены с первой входной клеммой логического ангшизатора , счетный вход двоичного счетчика с исключенным нулевым состо нием соединен с второй входной клеммой логического анализатора и с первым входом элемента И, второй вход которого соединен с третьей входной клеммой логического анализатора, а выход

элемента И соединен с входом синхронизации регистра.

Двоичный счетчик с исключенным

нулевым состо нием содержит три эле , мента И-НЕ, двоичный счетчик и счетгт

5ный триггер, причем счетные входы двоичного счетчика и счетного тригге ра соединены соответственно с выхода ми первого и второго элементов И-НЕ, I входы установки нул  двоичного счетчика и установки единицы счетного триггера соединены с входом начально установки двоичного счетчика с исклю ченным нулевым состо нием, выходы двоичного счетчика и счетного триггера соединены с входами третьего элемента И-НЕ, выход которого соединен с первым входом второго элемента И-НЕ., выход счетного триггера соединен с первым входом первого элемента И-НЕ, а вторые входы первого и второго элементов И-НЕ - со счетным входом двоичного счетчика с исключенным нулевым состо нием,- выходы двоичного счетчика и счетного тригге ра  вл ютс  выходами двоичного счетчика с исключенным нулевым состо ние На фиг.1 приведена функциональна  схема предлагаемого логического анализатора; на фиг.2 - вариант ре- ализации двоичного счетчика с исключенным нулевым состо нием, . . Логический анализатор содержит двоичный счетчик 1 с исключенным нулевым состо нием, сумматор 2 по но дулю два, регистр 3, элемент И 4 и индикатор 5, входные клеммы 6-8, гулементы И-НЕ 9,10 и II, двоичный счетчик 12 и счетный триггер 13. Входы начальной установки счетчика 1 с исключенным нулевым состо нием и регистра 3 соединены с первой входнойклеммой 8. Счетный вход счет чика 1 с исключенным нулевьм состо нием и первьш вход элемента И 4 соединены с второй входной клеммой 6, на которую поступают синхроимпуль сы. Второй вход элемента И 4 соедине с третьей входной клеммой 7, на которую поступает цифрова  последова- тельность. Выходы счетчика 1 с исключенным нулевым состо нием соединены с второй группой входов сумматора 2, перва  группа входов которог соединена с входами индикатора 5 и выходами регистра 3, при этом информационные входы последнего соединены с выходами сумматора 2, а вход синхронизации - с выходом элемент И 4. Счетные входы двоичного счетчика 12 и счетного триггера 13 соединены соответственно с выходами элементов И-НЕ, 9 и 10, входы установки нул  двоичного счетчика 12 и установки единиць счетного триггера 13 соединены с входом начальной установки двоичного счетчика 1 с исключенным нулевым состо нием, выходы двоичного счетчика 12 и счетного триггера 13 соединены с входами элемента И-НЕ 1I, выход которого соединен с первым входом элемента И-НЕ 10, выход счетного триггера 13 соединен с первым входом элемента И-НЕ 9, а вторые входы элементов И-НЕ 9 и 10 соединены со счетньм входом двоичного счетчика 1 с исключенным нулевым состо нием, выходами которого  вл ютс  выходы 14 И 15. Логический анализатор работает следующим образом (фиг.1). Перед началом работы импульсом с входной клеммы 8 счетчик 1 устанавливают в состо ние 1. Провер емую последовательность подают на входную клемму 7, на входную клемму 6 подают синхроимпульсы, синхронизирующие каждый разр д последовательности. По переднему фронту синхроимпульса происходит запись в регистр 3, а по заднему фронту синхроимпульса - переключени  счетчика 1. Состо ние на выхпде регистра опишетс  уравнением , ( ,, (О где к - длина последовательности; о(,,- - значение i-ro разр да последовательности , о:,е 0, h - состо ние счетчика,на i-м h; i дл  i , h, 1 О(2) Суммирование здесь и ниже производитс  по модулю дв а, Последовательность с ошибками молсно представить. в виде л-ос+е, где е - последовательность, содержаща  О в правильных разр дах и в разр дах, где произошла опшбка. Тогда воспользовавшись линейностью операции (1) можно записать fbiQil.E.toi; + eOb, P,U)4.2:h;, 1 1 riI in где суммирование происходит по индексам i, равным номерам разр дов с ошибками. г Из формул (2) и (3) вытекают сле дук цие выводы: люба  однобитова  ошибка будет обнаружена, причем дл  последовательностей с к 2 получим 1(Ь(Л4((оС), где 1 - .номер разр да с ошибкой; дл к . 2 люба  двухбитова  ошибка будет обнаружена (1 +12 О). Возможность локализации одно- / битовой ошибки (т.е. указани  ошибо ного разр да последовательности) обеспечиваетс  тем, что состо ни  двоичного счетчика 1с исключенным нулевым состо нием соответствуют номерам разр дов контролируемой логической последовательности. При этом в регистре 3 записана двоична  сумма по модулю два номеров разр до последовательности, содержащих логи ческую единицу. В случае однобитовой ошибки полученна  сумма будет отличатьс  от правильной на состо ние счетчика, соответствукнцее Моменту ошибки, т.е. при 2, на номер ошибоч ного разр да. Осуществив сложение п модулю два полученного содержимого регистра 3 с известным правильным, получим номер ошибочного разр да в последовательности. Двоичный счетчик с исключенным нулевым состо нием (фиг.2) работает слвдуюпрм образом. Перед началом работы импульсом с входной клеммы 8 двоичный счетчик 12 устанавливают в положение О, а счетный триггер 3 - в положение 1 (выход 15 игра роль младшего разр да двоичного счетчика с исключенным нулевым состо нием ) , До момента времени, когда выходы 14 и 15 примут состо ние рав нее 1 1 II, двоичный счетчик 12 и счетный триггер I3 работают как двоичный счетчик со сквозным переносом второго разр да. После установки выходов 14 и 15 в состо ние 11 ... 1 выход элемента И-НЕ 1 блокирует через злемент И-НЕ 10 счетный вход счетного триггера 13. Следующим синхроимпульсом с входной клеммы 6 через элемент И-НЕ 9 двоичный сч тчик 12 перевопитс  в состо ние 00...00, при этом счетный триггер находитс  в положении 1. и схема устанавливаетс  в исходное состо ние Таким образом осуществл етс  исключение нулевого состо ни  двоичного счетчика. При подключении логического анализатора показание индикатора отлича .етс  при однобитовой или двухбитовой ошибке от правильного. При одиночной ошибке сумма по модулю два полученного показани  индикатора и правильного даст номер ошибочного разр да (при длине последовательности меньше Таким образом, логический анализатор позвол ет обнаружить и, кроме того, дп  последовательностей длиной меньше определить место положени  ошибочного бита последовательности, что позвол ет ускорить процесс наладки , ремонта и контрол  цифровых устройств , например ЭВМ, микропроцессорных систем и др.

Фи«.г

Claims (2)

1. ЛОГИЧЕСКИЙ АНАЛИЗАТОР, содержащий регистр, сумматор по модулю два, первая группа входов которого соединена с выходами регистра, а выходы сумматора по модулю два соединены с информационными входами регистра, индикатор, соединенный с выходами регистра, отличаю- щийся тем, что, с целью сокращения времени диагностики неисправностей цифровых устройств путем локализации однобитовой ошибки, в него вве* дены двоичный счетчик с исключенным нулевым состоянием и элемент И, причем вторая группа входов сумматора по модулю два соединена с выходамй двоичного счетчика с исключенным нулевым состоянием, вход начальной установки двоичного счетчика с исключенным нулевым состоянием и вход установки нуля регистра соединены с первой входной клеммой логического анализатора,счетный вход двоичного счетчика с исключенным нулевым состо- _с янием соединен е второй входной ® клеммой логического анализатора не I/ первым входом элемента И, второй вход R которого соединен с третьей входной Ц клеммой логического анализатора, а выход элемента И соединен с входом £ синхронизации регистра.

>

2. Анализатор по π. ^отличающийся тем, что двоичный счетчик с исключенным нулевым состоянием содержит три элемента И-НЕ, двоичный счетчик и счетный триггер/ причем счетныё входы двоичного счетчика и счетного триггера соединены соответственно с выходами первого и второго элементов И-НЕ, входы установки нуля двоичного счетчика и установки единицы счетного триггера соединены с входом начальной установки двоичного счетчика с исключенным нулевым состоянием, выходы двоич1091339 ,ного счетчика и счетного триггера соединены с входами третьего элемента И-НЕ, выход которого соединен с первым входом второго элемента И-НЕ, выход счетного триггера соединен с первым входом первого элемента И-НЕ, а вторые входы первого и второго элементов И-НЕ - со счетным входом двоичного счетчика с исключенным нулевым состоянием, выходы двоичного счетчика и счетного тоиггеоа являются выходами двоичного счетчика с исключенным нулевым состоянием.