SU1083192A1

SU1083192A1 - Variable priority device

Info

Publication number: SU1083192A1
Application number: SU823521408A
Authority: SU
Inventors: Олег Евграфович Молчанов; Станислав Леонидович Мелешко; Игорь Николаевич Основенко; Александр Денисович Щечкин
Original assignee: Военный Инженерный Краснознаменный Институт Им.А.Ф.Можайского
Priority date: 1982-12-16
Filing date: 1982-12-16
Publication date: 1984-03-30

Abstract

) УСТРОЙСТВО ПЕРЕМЕННОГО ПРИОРИТЕТА, содержащее циклический регистр сдвига, регистр запросов, триггер направлени сдвига, первую группу элементов И, элемент ИЛИ-НЕ, два элемента И, шифратор, дешифратор , причем первые входы элементов И первой группы соединены с выхода ми соответствунхцих разр дов регийтра запросов, выходы элементов И первой групйы подсоединены к входам элемЪнта ИЛИ-НЕ и шифратора, выходы которого вл ютс выходами устройства , выход элемента ИЛИ-НЕ соединен с первыми входами первого и второго элементов И, вторые входы которых соединены соответственно с пр мшл .и инверсньш выходами триггера направлени сдвига, третьи входы первого и второго элементов И соединены с тактовым входом устройства, выходы первого и второго элементов подсоединены соответствейно к первому и второму зхопам управлени сдвигом циклического регистра- сдвига, выходы которого соединены с вторь1ми входами соответствующих элементов И первой группы, входы регистра запросов вл ютс информационными входами устройства , входы дешифратора вл ютс кодовыми входами устройства, входы триггера направлени сдвига вл 1Ьтс первым и вторым входами опроса устройства, о тличающеес тем, что, с целью повышени быстродействи , оно содержит вторую и третью группы элементов И, буферный регистр и два элемента ИЛИ, причем первые входы элементов И второй груп пы соединены с выходами дешифратора, вторые входы элементов И второй S группы соединены с выходом первого элемента ИЛИ, первый вход которого вл етс входом запуска устройства, Г второй вход первого элемента ИЛИ св зан с выходом второго элемента ИЛИ, входы которого соединены с выходами элементов И третьей группы, первые входы элементов И третьей группы соединены с выходами буферного регистра , вторые входы элементов И 00 третьей группы соединены с соответствующими выходами регистра запросов оо р§ входы буферного регистра соединены с выходами циклического регистра сдвига, входами которого вл ютс . выходы элементов И второй группы, выход второго ИЛИ соединен с входами сброса циклического реги ,стра сдвига и буферного регистра.) DEVICE OF VARIABLE PRIORITY, containing cyclic shift register, query register, shift direction trigger, first group of AND elements, OR OR NOT element, two AND elements, encoder, decoder, the first inputs of AND elements of the first group are connected to the outputs of the corresponding register bits requests, the outputs of the elements AND of the first group are connected to the inputs of the OR-NOT element and the encoder, the outputs of which are the outputs of the device, the output of the OR-NOT element is connected to the first inputs of the first and second elements AND, the second inputs which are connected respectively to the forward and inverse outputs of the shift direction trigger, the third inputs of the first and second elements of AND are connected to the clock input of the device, the outputs of the first and second elements are connected respectively to the first and second cyclic shift shift register hoppers, the outputs of which are connected with the second inputs of the corresponding AND elements of the first group, the inputs of the request register are information inputs of the device, the inputs of the decoder are the code inputs of devices a, the shift direction trigger inputs were the first and second polling inputs of the device, differing in that, in order to improve speed, it contains the second and third groups of AND elements, the buffer register and two OR elements, and the first inputs of the AND elements of the second group connected to the outputs of the decoder, the second inputs of the elements And the second S group are connected to the output of the first OR element, the first input of which is the device start input, the second input of the first element OR is connected to the output of the second OR element, inputs to The first inputs are connected to the outputs of elements AND of the third group, the first inputs of elements AND of the third group are connected to the outputs of the buffer register, the second inputs of elements AND 00 of the third group are connected to the corresponding outputs of the request register ooo p. inputs of the buffer register are connected to the outputs of the cyclic shift register, whose inputs are are. the outputs of the AND elements of the second group, the output of the second OR is connected to the reset inputs of the cyclic register, the shift offset and the buffer register.

Description

Изобретение относитс к вычислительной технике и может найти применение в устройствах прерывани программ .The invention relates to computing and may find application in program interruption devices.

Известно устройство, содержащее регистр приоритета, счётчик, блок на нуль счетчика, циклический регистр сдвига, блок анализа на единицу старшего и соответственно младшего разр дов циклического регистра сдвига, блок управлени , триггер направлени сдвигов и блок инвертировани содержимого счетчика С13.A device comprising a priority register, a counter, a counter zero block, a cyclic shift register, an analysis block per unit of the upper and lower order bits of the cyclic shift register, a control block, a shift direction trigger, and a counter C13 inversion block are known.

Недостатком данного устройства вл етс низкое быстродействие,которое обусловлено тремй причинами. Во-первых , определение модифицированной части адреса происходит в несколько этапов. Во-вторых, содержимое циклического регистра сдвига во врем определени модифицированной части адреса портитс и перед началом очередного цикла его нужно восстановить В-третьих, запросы, пришедшие во врем цикла работы, не могут быть прин ты на циклический регистр сдвига.The disadvantage of this device is the low speed, which is caused by three reasons. First, the definition of the modified part of the address occurs in several stages. Secondly, the contents of the cyclic shift register during the determination of the modified part of the address are corrupted and need to be restored before the start of the next cycle. Third, requests received during the work cycle cannot be accepted to the cyclic shift register.

Известно также устройство, содержащее циклический сдвиговый регистр, регистр запросов, триггер направлени сдвига, группу элементов Н, элемент ИЛИ-НЕ, два элемента И сдвига, шифратор и дешифратор СЗ.It is also known a device comprising a cyclic shift register, a request register, a shift direction trigger, a group of elements H, an OR-NOT element, two AND shift elements, an encoder, and an NW decoder.

Однако указанное устройство имеет низкую пропускную способность высокоприоритетных запросов.However, this device has a low bandwidth of high priority requests.

Цель изобретени - повышение быстродействи устройства.The purpose of the invention is to increase the speed of the device.

Поставленна цель достигаетс тем, что в устройство переменного приоритета, содержащее циклический регистр сдвига, регистр запросов,. триггер направлени сдвига, первую группу элементов И, элемент ИЛИ-НЕ, два элемента И, шифратор, дешифратор , причем первые входы элементов И первой группы соединены с выходами соответствующих разр дов регистра запросов, выходы элементов И первой группы подсоединены к входам элемента ИЛИ-НЕ и шифратора, выходы которого вл ютс выходами устройства , выход элемента ИЛИ-НЕ соединен с первыми входами первого и второго элементов И, вторые входы которых соединены соответственно с пр мым и инверсным выходами триггера нап1 авлени сдвига, третьи входы первого и второго элементов И соединены с тактовЕЛл входом устройства, выходы первого и второго элементов И подсоединены соответственно к первому и второму входам управлени сдвнгом циклического регистра сдвига, выходы которого соединены с вторыми входами соответствующих элементов И первой , группы, входы регистра запросов вл ютс информационными входамиThe goal is achieved by the fact that the device has a variable priority, which contains a cyclic shift register, the request register ,. the shift direction trigger, the first group of AND elements, the OR-NOT element, two AND elements, the encoder, the decoder, the first inputs of the AND elements of the first group are connected to the outputs of the corresponding query register bits, the outputs of the AND elements of the first group are connected to the inputs of the OR element and the encoder, the outputs of which are the outputs of the device, the output of the element OR NOT is connected to the first inputs of the first and second elements AND, the second inputs of which are connected respectively to the forward and inverse outputs of the trigger shift adapter, t and the inputs of the first and second elements And are connected to the clockELL input of the device, the outputs of the first and second elements And are connected respectively to the first and second inputs of the shift control of the cyclic shift register, the outputs of which are connected to the second inputs of the corresponding elements of the First, group, inputs of the query register are information inputs

устройства,входы дешифратора вл ютс кодовыми входами устройства, входы триггера направлени сдвига вл ютс первым и вторым входами опроса устройства, введены втора и треть группы элементов И, буферный регистр и два элемента ИЛИ, причем первые входы элементов И второй группы соединены с выходами дешифратора , вторые входы элементов И второй группы соединены с выходом первого элемента ИЛИ, первый вход которого вл етс входом запуска устройства , второй вход первого элемента ИЛИ св зан с выходом второго элемента ИЛИ, входы которого соединены с выходами элементов И третьей группы , первые входы элементов И третьей группы соединены с выходами буферного регистра, вторые входы элементов И третьей группы соединены с соответствующими выходами регистра запросов , входы буферного регистра соединены с выходами циклического регистра сдвига, входами которого вл ютс выходы элементов И второй группы , выход второго элемента ИЛИ соединен с входами сброса циклического регистра сдвига и буферного регистраthe devices, the decoder inputs are the device code inputs, the shift direction trigger inputs are the first and second device polling inputs, the second and third AND groups, the buffer register and two OR elements are entered, the first inputs of the AND second group are connected to the decoder outputs, the second inputs of the AND elements of the second group are connected to the output of the first OR element, the first input of which is the device start input, the second input of the first OR element is connected to the output of the second OR element, whose inputs connected to the outputs of elements of the third group, the first inputs of elements of the third group are connected to the outputs of the buffer register, the second inputs of elements of the third group are connected to the corresponding outputs of the query register, the inputs of the buffer register are connected to the outputs of the cyclic shift register, the inputs of which are the second group, the output of the second element OR is connected to the reset inputs of the cyclic shift register and the buffer register

На чертеже представлена функциональна схема предлагаемого устройства .The drawing shows a functional diagram of the device.

Устройство содержит регистр 1 запросов, дешифратор 2, элемент ИЛИ 3, триггер 4 направлени сдвига, группу элементов И 5, группу элементов И 6, циклический регистр 7 сдвига , группу элементов И 8, буферный регистр 9, элемент ИЛИ-НЕ 10, группу элементов И 11, шифратор 12, элемент ИЛИ 13, информационные входы14 кодовые входы 15, вход 1б запуска, тактовый вход 17, входы 18 опроса и выходы 19.The device contains a register of 1 requests, a decoder 2, the element OR 3, the trigger 4 of the shift direction, the group of elements AND 5, the group of elements AND 6, the cyclic register 7 of the shift, the group of elements AND 8, the buffer register 9, the element OR-NOT 10, the group of elements And 11, the encoder 12, the element OR 13, information inputs 14 code inputs 15, start input 1b, clock input 17, polling inputs 18 and outputs 19.

Устройство работает следующим образом.The device works as follows.

В исходном состо нии разр ды всех регистров обнулены, на выходе элемента ИЛИ-НЁ 10 единичный сигнал, подготавливающий к открытию элементы И 6 по третьему входу. Программно из ЦВМ на входы 15 поступает код наивысшего приоритета в форме потенциального сигнала, одновременно по входам 18 программно заноситс сигнал направлени сдвига на триггер 4 Сигнал занесени кода наивысшего приоритета по входу 16, пройд элемент ИЛИ 3, открывает элементы И 5 и код наивысшего приоритета, пройд череэ дешифратор и элементы и 5, устанавливает определенный разр д регистра сдвига в единицу, котора сразу же заноситс в соответствуюишй разр д вспомогательного регистра 9. Если за вки с наивысшим прио итетом не оказалось, то на входе элемента ИЛИ-НЕ 10 нулевые сигналы.In the initial state, the bits of all the registers are reset to zero, at the output of the OR-HЕ 10 element a single signal prepares the 6 And 6 elements for opening by the third input. Programmatically, the highest priority code in the form of a potential signal is fed from the digital computer to the inputs 15; simultaneously, the signal of the direction of shift is triggered by trigger 4 by the input signals of the highest priority code at input 16, having passed the OR 3 element, opens AND 5 elements and the highest priority code, passing the decryptor and the elements and 5, sets a certain bit of the shift register to one, which is immediately entered into the corresponding bit of the auxiliary register 9. If the application with the highest priority does not have Then at the input of the OR-NOT 10 zero signals.

а следовательно, тактовые импульсы с входа 17 поступают через открытый элемент И 6 и осуществл ют сдвиг единицы в соответствии с заданнытч направлением, сдвигаемые единицы, переписнвгиотс в соответствующие разр ды вспомогательного регистра, Сдвиг в сторону уменьшени приоритета осуществл етс до тех пор, пока . значение пары соответствукндих разр дов регистра 1 запросов и циклического регистра 7 сдвига не будет содержать единицу. Сигнал с соответстiByromero элемента И 8 поступает на (ВХОД шифратора 12, на выходе которого по вл етс код, соответствующий запросу, обладающему в данный момент высшим приоритетом. Его можно использовать как модифицированную часть адр6са. При по влении сигнала на вы-. ходе одного из элементов И 8 элемен ИЛИ-НЕ 10 запирает элементы И 6 сдвига . ., .consequently, the clock pulses from input 17 arrive through the open element 6 and shift the units in accordance with the specified direction, the units being shifted, rewriting the corresponding bits of the auxiliary register, the shift in the direction of decreasing the priority is carried out until. the value of the pair of corresponding bits of the register of 1 queries and the cyclic register 7 of the shift will not contain one. The signal from the correspondingByromero of the AND 8 element enters the (INPUT of the encoder 12, the output of which is the code corresponding to the request that currently has the highest priority. It can be used as a modified part of the address. At the output of one of the elements AND 8 elements OR NOT 10 locks elements AND 6 shift.,.

Если в процессе сдвига единицы в сдвигаемом регистре 3 поступил зап .рос с большим приоритетом, то всгзмож ;ны два варианта: первый, если в момент времени не обслуживаласьIf in the process of shifting the unit in the shifted register 3, a request with a higher priority was received, then there are two options: the first, if it was not serviced at the time instant

низкоприоритетна за вка, то высокоприоритетна за вка пройдет соответствующие открытые злемен ты И 11, затем через элемент ИЛИ 13 сбросит в ноль циклический регистр сдвига и вспомогательный регистр, затем пройдет через элемент ИЛИ 13 и откроет элементы И 5, при этом код наивысшего приоритета вновь занесетс на циклический регистр сдвига, пройд через дешифратор и элементы И 5. Устройство вновь начинает опрос регистра за вок с наивысшего приоритета . Второй вариант возможен, если в данный момент времени обслуживалась за вка низкоприоритетна и поступил высокоприоритетный запрос,. то он ждет дообслуживани за вки и лишь затем сам идет на обслуживание. Если одновременно придут две или более высокоприоритетные за вки, то работа устройства протекает аналогично указанному случаю прихода одно высокоприоритетной за вки.the high priority application, the high priority application will pass the corresponding open elements AND 11, then the OR 13 element will reset the cyclic shift register and the auxiliary register to zero, then pass through the OR 13 element and open the AND 5 elements, and the highest priority code will be entered again to the cyclic shift register, passed through the decoder and the And 5 elements. The device again starts polling the register of the request with the highest priority. The second option is possible if, at a given time, a low priority priority was serviced and a high priority request was received ,. then he waits for additional servicing of the application and only then goes to maintenance itself. If two or more high-priority applications come at the same time, then the operation of the device proceeds similarly to the indicated case of the arrival of one high-priority application.

Применение изобретени позвол ет расширить функциональные возможности предлагаемого устройства.The application of the invention allows to expand the functionality of the proposed device.

Claims

(57-) A VARIABLE PRIORITY DEVICE containing a cyclic shift register, a request register, a shift direction trigger, a first group of AND elements, an OR-NOT element, two AND elements, an encoder, a decoder, and the 'first inputs of the AND elements of the first group are connected to the outputs of the corresponding bits of the request register, the outputs of the AND elements of the first group are connected to the inputs of the OR-HE element and the encoder, the outputs of which are the outputs of the device, the output of the OR-HE element is connected to the first inputs of the first and second AND elements, the second inputs of which x are connected respectively to the direct and inverse outputs of the shift direction trigger, the third inputs of the first and second elements And are connected to the clock input of the device, the outputs of the first and second elements are connected respectively to the first and second inputs of the shift control of the cyclic shift register, the outputs of which are connected to the second the inputs of the corresponding elements of the first group, the inputs of the request register are the information inputs of the device, the inputs of the decoder are the code inputs of the device, the trigger input and the shift directions are the first and second inputs of the device polling, which is characterized by the fact that, in order to improve performance, it contains the second and third groups of AND elements, a buffer register and two OR elements, and the first inputs of the AND elements of the second group are connected to the outputs of the decoder , the second inputs of the AND elements of the second group are connected to the output of the first OR element, the first input of which is the device start input, the second input of the first OR element is connected to the output of the second OR element, the inputs of which are connected to the outputs elements of the third group, the first inputs of the elements of the third group are connected * to the outputs of the buffer register, the second inputs of the elements of the third group are connected to the corresponding outputs of the query register of the input of the buffer register are connected to the outputs of the cyclic shift register, the inputs of which are the _ outputs of the elements of the second group, the output of the second OR element is connected to the reset inputs of the cyclic shift register and buffer register.