SU1075312A1 - Запоминающее устройство с коррекцией ошибок - Google Patents

Abstract

ЗАПОМИНАЮЩЕЕ -УСТРОЙСТВО С КОРРЕКЦИЕЙ ОШИБОК, содержащее первый и второй накопители, адресные входы которых подключены к выходам регистра адреса, выходы первого и второго накопителей подключены к первым входам соответственно первого и второго регистров, первые выходы которых подключены к входам соответствующих накопителей, вторые выходы первого и второго регистров подключены к первым входам соответственно первого и второго блоков сравнени , вторые входы которых подключены к выходам соответственно третьего и четвертого регистров, выходы первого и второго блоков сравнени  подключены к первым входам соответственно первого и второго блоков элементов И, вторые входы которых подклюг чены к соответствующим выходам блока управ:пени , выходы первого и второго блоков элементов И подключены к вторым в содам соответственно первого и второго регистров, третьи выходы первого и второго регистров подключены к входам блока элементов ИЛИ, выход которого подключен к первому входу п того регистра, второй вход н первый йыход п того регистра  вл ютс  соответственно информационными входом и выходом устройства, управл ющие входы регистра адреса, накопителей, первого и второго блоков элементов И и регистров подключены к соответствующим выходам блока управлени , отличающее- с   тем, что, с целью повышени  на (П дежности устройства путем обеспечени  его работоспособности при возник-i новении отказов запоминающих элементов в одноименных разр дах  чеек пам ти накопителей, оно содержит третий блок элементов И и элемент ИЛИ, входы которого подключены к выходам третьего блока элементов И, первый и второй входы третьего блока элементов И подключены к выходам соот .ветственно первого и второго блока сравнени , второй выход п того регистра подключен к четвертым входам первого и второго регистров, выход элемента ИЛИ подключен к п тому входу первого регистра, входы третьего и четвертого регистров подключены к выходам соответственно первого и второго накопителей

Description

Изобретение относитс  к устройст вам вычислительной техники и может найти применение в цифровых вычисли тельных машинах четвертого поколени Известно запоминакидее устройство , содержащее два адресных накопи . 1гел , соединенные с блоком декодировани , к которому подключен регистр слова, соединенный с адресными накопител ми, а адресные накопители - соответственно с двум  буфер нъили регистрами Л , Данное устройство обладает низко устойчивостью к сбо м и отказам запоминагацих элементов-. Наиболее близким по технической сущности к изобретению  вл етс  запоминающее устройство, содержащее регистр адреса, соединен«ый с двум  дешифраторами адреса, которые подключены к двум адресным накопител м соединенным с выходным регистром. К .накопител м подключены два основных регистра слова, соединенные со схемой равенства кодов, котора  через схему И подключена к первому основн му регистру слова, и группой схем ИЛИ, подключенной к выходному регис ру, каждый из Основных регистров сл ва также св зан с одним из двух дополнительных регистров слова и с од ной из двух схем поразр дной провер ки, с которыми соединены и дополнительные регистры слова, а схемы поразр дной проверки через группы элементов И подключены к основнымрегистрам слова. Блок управлени  св зан с регистром адреса, накопител ми основными регистрами слова, схемой И, дополнительными регистрами слова группами схем И и выходным регистром 2 . . Недостатком устройства  вл етс  его неработоспособность при возникновении отказов запоминающих элементов в одноименных разр дах  чеек накопителей.. Целью изобретени   вл етс  повышение надежности устройства за счет обеспечени  его работоспособности пр возникновении отказов запоминающих элементов в одноименных разр дах  чеек накопител . Указанна  цель достигаетс  тем, что запоминающее устройство с коррекцией ошибок, содержащее первый и второй накопители, адресные входы которых подключены к выходам регистра адреса, выходы первого и второго накопителей подключены к первым рхрДс1М соответственно первого и второго регкстрор первые выходы которых подключены к входс м соответству ющих накопителей, вторые выходы первого и второго регистров подключены к первым входам соответственно первого и второго блоков сравнени , вто рые входы которых подключены к выходам соответственно третьего и четвертого регистров, выходы первого и второго блоков сравнени  подключены к первым входс1М соответственно первого и второго блоков элементов И, . вторые входы которых подключены к соответствующим выходам блока управлени , вьлходы первого и второго блоков элементов И подключены к вторым входам соответственно первого и второго регистров, третьи выходы первого и второго регистров подключены к входам блока элементов ИЛИ, выход которого подключен к первому входу п того регистра, второй вход и первый выход п того регистра  вл ютс  соответственно информационньми входом и выходом устройства, управл ющие входы регистра адреса, накопителей , Первого и второго блоков элементов И и регистров подключены к соответствующим выходам блока управлени , содержит третий блок элементов И и элемент ИЛИ, входы которого подключены к выходам третьего блока элементов И, первый и второй входы третьего блока элементов И подключены к выходам соответственно первого и второго блока сравнени , второй выход п того регистра подключен к четвертым входам первого и второго регистров, выход элемента ИЛИ подключен к п тому входу первого регистра, входы третьего и четвертого регистров подключены к выходам соответственно первого и второго накопителей. I На чертеже приведена блоксхема . запоминающего устройства, содержащего регистр 1 адреса, дешифраторы 2 и 3 адреса, накопители 4 и 5, регистры 6-9, блоки 10 и 11 сравнени , блоки 12-14 элементов И, элемент ИЛИ 15, блок 16 элементов ИЛИ-, регистр 17 и блок 18 управлени . В предлагаемом устройстве информаци  одновременно записываетс  (считываетс ) в оба накопител  4 и 5. Слово, подлежащее записи, находитс  в выходном регистре 17. Содержимое одноименных  чеек накопителей 4 и 5, в которые необходимо записать информацию, считываетс  на регистры 6-9. Обратный код содержимого регистров 6 и 7 записываетс  в те же  чейки накопителей 4 и 5 и считываетс  обратно на регистры 6 и 7. Коды с регистров 6 и 7, а также с регистров 8 и 9 поступают на блоки 10 и 11 сравнени , где определ ютс  отказавшие разр ды Отказавшими будут разр ды, в которых пр мой и обратный коды (т.е. содержимое регистров 6 и 8, а также регистров 7 и 9) совпёшают. Блоки сравнени  выдают единичные сигналы на тех выходных шинах, номера которых соответствуют

HONiepciM отказавших разр дов. Сигналы с выходов блоков 10 и 11 поступают на входы блока 14 элементов И, одновременно информаци  с регистра 17 переписываетс  в регистры 6 и 7. Блок 14 представл ет собой совокупкость двухвхрдовых элементов И, ко входам которых подключены одноименные выходы блоков сравнени . Срабатывание элементов И означает, что отказали одноименные запоминающие элементы  чеек накопителей 4 и 5. Если сработает хот  бы один элемент И, то на выходе элемента ИЛИ 15 по витс  единичный сигнал, по которому содержимое регистра б циклически сдвигаетс  на один разр д влево. Если имеют место отказы в разноименных разр дах  чеек (не срабатывает ни один элемент И), то сдвиг содержимого регистра 6 не осуществл етс .

Затем по сигналу блока 18 управлени  информаци  с регистров б и 7 записываетс  в накопители 4 и 5 соответственно по заданному адресу. На этом цикл записи оканчиваетс .

При чтении считанные по запрашиваемому адресу слова подаютс  на регистры 6-9. В те же  чейки накопителей 4 и 5 производитс  запись обратных кодов с регистров 6 и 7 и последующее считывание этих кодов на эти же регистры. Коды с регистров 6 и 7, а также с регистров 8 и 9 поступают на блоки 10 и 11 сравнени  При несовпадении пр мого и обратного кодов одноименных разр дов блоки 10 и 11 через блоки 12 и 13 элементов И по сигналу от блока 18 формируют разрешающие сигналы соответственно на регистры б и 7 на выдачу через блок 16 элементов ИЛИ содержимого только этих разр дов. Выдача содержимого разр дов регистров б и 7 происходит в обратном коде. Если имеют место отказы в одноименных

разр дах (т.е. на выходе элемента ИЛИ 15 по вл етс  управл ющий сигнал ) , то выдача содержимого регистра 6 производитс  с циклическим сдвигом на один разр д вправо.

Пример. Допустим в некоторую  чейку накопител .5 было записано слово 10011101, а в одноименную  чейку накопител  4 то же слово, но с циклическим сдвигом на один разр д влево, .т.е. 00111011, поскольку при записи имели место отказы в одноименных разр дах.

При считывании информации на регистры б и 8 поступает 2P111111, на регистры 7 и 9 - lOOQlfiOl.-, Происходит запись обратных кодов содержимого регистров б и 7 в накопители и последун цее их считывание .на эти же регистры. При этом на регистр б поступит (ii0001 Об, а на регистр 7 011QLOQ .10. Блок 10 сравнени  разрешает выдачу в обратном коде - информацию 2-8 разр дов, т.е.

.0111.11

(точками отмечены, разр ды слова, выдача которых блокируетс ), а блок сравнени  11 - 1,2,3.5,7,8 разр дов, т.е.

. 100.1.01

В блоке 14 элементов И срабатывает шестой элемент И, поэтому выдача содержимого регистра б осуществл етс  с циклическим сдвигом вправо на один разр д, т.е.

1.0111.1

На выходе блока 16 элементов ИЛИ будет код 100011101,который поступает на регистр 17.

Изобретение позвол ет обеспечить работоспособность запоминающего устройства при по влении ошибки в одноименных разр дах  чеек накопителей что повышает его надежность.

OmIL

Отй

Claims (1)

1. ЗАПОМИНАЮЩЕЕ -УСТРОЙСТВО С КОРРЕКЦИЕЙ ОШИБОК, содержащее первый и второй накопители, адресные входы которых подключены к выходам регистра адреса, выходы первого и второго накопителей подключены к первым входам соответственно первого и второго регистров, первые выходы которых подключены к входам соответствующих накопителей, вторые выходы первого и второго регистров подключены к первым входам соответственно первого и второго блоков сравнения, вторые входы которых подключены к выходам соответственно третьего и четвертого регистров, выходы первого и второго блоков сравнения подключены к первым входам соответственно первого и второго блоков элементов И, вторые входы которых подклю- чены к соответствующим выходам блока управления, выходы первого и второго блоков элементов И подключены к вторым вводам соответственно первого и второго регистров, третьи выходы первого и второго регистров подключены к входам блока элементов ИЛИ, выход которого подключен к первому входу пятого регистра, второй вход и первый Выход пятого регистра являются соответственно информационными входом и выходом устройства, управляющие входы регистра адреса, накопителей, первого и второго блоков элементов И и регистров подключены к соответствующим выходам блока управления, отличающеес я тем, что, с целью повышения надежности устройства путем обеспечения его работоспособности при возникновении отказов запоминающих элементов в одноименных разрядах ячеек памяти накопителей, оно содержит третий блок элементов И и элемент ИЛИ, входы которого подключены к выходам третьего блока элементов И, первый и второй входы третьего блока элементов И подключены к выходам соответственно первого и второго блока сравнения, второй выход пятого регистра подключен к четвертым входам перзого и второго регистров, выход элемента ИЛИ подключен к пятому входу первого регистра, входы третьего и четвертого регистров подключены к выходам соответственно первого и второго накопителей

   SU.„, 1075312