Изобретение относитс к электросв зи и может использоватьс дл ввода-вывода си и хронных двоичных сигналов в цифровые тракты систем с дельта-модул цией и импульсно-кодовой модул цией. Известно устройство синхронного сопр жени синхронных двоичных сигналов , содержащее на передающей стороне фазовый комп&ратор, первым выходом соединенный с кодером фазы, а вторым выходом - с управл ющим.вх дом управл емого распределител , пр образОватель фазирующей комбинации, выход которого подключен к одному из входов записи служебных, сигналов блока пам ти, а выходы кодера фазы и управл емого распределител подсо единены соответственно к остальным Бходам записи информации блока пам ти, а на приемной стороне - комму татор, блок фазировани по циклам, вход которого подключен к фазирующе му выходу коммутатора, а управл ющий выход - сдвигающему входу комму татора, декодер фазы, информационные входы которого соединены с выхо дами служебных сигналов коммутатора а управл ющий вход - с выходом опор ных сигналов блока фазировани по циклам, блок фазовой автоподстройки частоты, управл емый распределитель управл ющий вход которого одновременно соединен со входом блока фазо вой автоподстройки частоты и выходом декодера фазы, тактирующий вход с выходом блока фазовой автоподстрой ки частоты, а выходы - со входами считывани блока пам ти, к входам . записи информации которого подключены информационные выходы коммутатора 1. Однако данное устройство не обеспечивает высокой достоверности передачи при возможном поражении в канале служебной информации. Наиболее близким к предлагаемому вл етс устройство синхронного сопр жени синхронных двоичных сигналов , содержащее на передающей стороне управл емый распределитель, выходы разр дов которого подключены .к первым входам блока пам ти, второй вход которого соединен с блоком цикловой синхрбнизации, а также последовательно соединенные блок запуска счетчик, блок сравнени , кодер и Длок прогнозировани , выход которого подключен к другому входу блока i сравнени , а дополнительный вход соединен с выходом блока запуска и входами блока цикловой синхронизации и управл емого распределител , дополнительный выход которого подключен к другому входу счетчика, а,другой вход управл емого распределител подключен, к другому выходу бл.рка запуска, а выход кодера ,подключей к другому выходу блока запуска , а выход кодера подключен к третьему входу блока пам ти, а на приемной стороне - последовательно соединенные коммутатор, блок цикловой синхронизации, управл емый распределитель и блок пам ти, входы разр дов которого соединены с соответствующими выходами коммутатора, а также блок автоподстройки частоты (АПЧ), выход которого подключен к другому входу управл емого распределител , последовательно соединенные декодер и блок прогнозировани , выход котоl5qro подключен к входу блока АПЧ а другие выходы блока цикловой синхронизации подключены к входам коммутатора и декодера, другой вход которого соединен с дополнительным выходом коммутатора 2. Однако известное устройство не обеспечивает высокой точности сопр жени . Цель изобретени - повышение точности сопр жени . Поставленна цель достигаетс тем, что в устройстве асинхронного сопр г жени синхронных двоичных сигналов, содержащее на передающей стороне последовательно соединенные, блок запуска и счетчик, блок цикловой -синх- . ронизации, вход которого соединен . с первым выходом блока запуска, управл емый распр митель, выходы разр дов которого подключены к первым входам блока пам ти, второй вход которого соединен с выходом блока цикловой синхронизации, при этом первый вход управл емого распределител соединен с первым выходом блока запуска, второй выход котороз о соединен со вторым входом управл емого распределител , а на приемной стороне - последовательно соединенные коммутатор, блок цикловой синхронизации , управл емый распределитель и блок пам ти, вторые входы которого соединены с соответствукидими выходами коммутатора, а также блок автоподстройки частоты, выход которого соединен с другим входом управл емого распределител , на передающей стороне введены три элемента И, первый и второй входы которых соединены соответственно с выходом и вторым входом счетчика, а выходы элементов И соединены соответственно с третьим , четвертым и п тым входами блока пам ти, второй выход блока запуска соединен со вторым входом счетчика, а на приемной стороне введены элемент ИЛИ, три элемента И и регистр сдвига, выходы первого, второго и третьего разр дов которого соединены . соответственно с вторыми входами первого и второго элементов И, с первым и вторым входами первого и третьего элементов И и с первыми входами второго и третьего элементов И, при этом первЕЛй;, . второй и третий входы элемента ИЛИ соединены еоответственно с выходами первого, второго и третьего элементов И, выход элемента ИЛИ подклю чен к входу блока АПЧ, третьи входы первого, второго и третьего элементов и соединены с выходом блока цик ловой синхронизации, а дополнительные вход и выход коммутатора соедииены соответственно с дополнительны выходом блока цикловой синхронизгщи и входом регистра- сдвига. На фиг, 1 приведена структурна электрическа схема передающей сто роны предлагаемого устройства; на фиг. 2 - структурна электрическа схема приемной его стороны. Устройство содержит блок 1 запус ка, управл емый распределитель 2, счетчик 3, блок 4 пам ти, блок 5 цикловой синхронизации, элементы И б - ,8, на приемной стороне, коммута тор 9, блок 10 цикловой синхронизации , регистр 11 сдвига, элемент ИЛИ 12, блок 13 автоподстройки частоты (АПЧ), управл емый распределитель 14, блок 15 пам ти, элементы И 16.- 18. Устройство работает следующим об разом. , Начало работы устройства фиксиру етс на передаче моментом совпадени опорного и тактового импульсов .в блоке 1 запуска, опорные импульсы следуют с частотой ц / N и раздел ю несущую последовательность на циклы передачи, в частности это может быть достигнуто с помощью регулируе мой линии задержки сигналов частоты с . Возможна также организаци начала работы устройства путем формировани на передакидей стороне и передачи на приемную специальной йодовой комбинации начального рассогласовани по фазе опорного и тактового импульсов. Сигнал с.выхода блока 1 запуска разрешает работу управл емого распределител 2,счетчика 3, блока 5 цикловой синхронизации и элементов И -6 - 8. Управл емый распределитель 2, та тируемый частотой fJ. , представл ет собой регистр сдвига с п входами. Запуск его осуществл етс опорными импульсами, поступающими с блока 1 запуска. На его выходах тактовые им пуйьсы, .число которых между двум смежными опорными импульсами подсчи тываетс счетчиком 3, служат импуль сами записи синхронного двоичного v сигнала (СДС) в Ьлок 4 пам ти. На выходе счетчика 3 формируетс сигна . 1, если в периоде между двум смежными опорными импульсами на вход счетчика 3 поступает п тактовых импульсов. Если число тактовых импульсов, поступивших jia вход,.счетчика 3 в периоде междудвум см ТГыми опорными импульсами, равно п -If то на выходе счетчика 3 формируетс сигнал О. С выхода счетчика 3 сигнал Ч или О поступаем; на первые входы элементов И б - 8. На вторые входы элементов И 6 - 8 подаютс опорные импульсы частоты IH/N. С выходов элементов И iS - 8 в блок 4 пам ти .в параллельном коде записываютс комбинации 111, если в цикле-передачи было П единичных информационных интервалов, и 000, если п-1 единичных информационных ин1 ервалов , Блок 5 цикловой синхронизации выдает в блок 4 пам ти кодовую комбинацию фазировани : циклов.. Считывание информации и служебных сигналов из блока 4 пам ти осуществл етс на несущейчастоте f. Организуемый в канале цикл содержит N единичных интервалов, из которых п используемс дл информационных посылок, а (N-п)- единичных интервалов дл служебных посылок. На приемной стороне устройства (фиг. 2) коммутатор 9 направл ет поступившие из каналй сигналы по N соответствующим цеп м, из которых Я отведено под информационные импульсы, а ; (М-п)- под служебные. Коммутатор 9 управл етс блоком 10 цикловой синхронизации . Служебные сигналы с коммутатора 9 поступают на вход регистра 11 сдвига, выходы разр дов которого попарно соединены с двум входами элементов И 16 - 18.На третьи входы элементов И 16 - 18 поступают опорные импульсы. Таким образом, люба служебна комбинаци с однократной ошибкой, загшсанна в регистре 11 сдвига, декодируетс . С выхода одного из элементов И 16 - 18 с приходом опорного импульса снимаетс сигнал , если служебна комбинаци имеет один из видов 111; 011; 101; 110, т.е. если ошибки.нет, если ошибка в первом элементе комбинации; во втором элементе; в третьем элементе. В остальных случа х снимаетс сигнал О.. Выходы элементов И объединены через элемент ИЛИ 12. Корректировку тактовой час- тоты f (по заданному числу единичных интервалов в цикле на передаче) . осуществл ет блок 13 АПЧ. Управл емый распределитель 14 тактируетс восстановленной частотой (.., а запускаетс опорными импульсами из блока 10. Информационные выхода коммутатора 9 соединены с входами блока 15 пам ти.
С помощью управл емого распределител д 4 блок пам ти ввдает восста новленйый с ннхронный.двоичный сигнал j
Предлагаемое устройство сопр жени синхронных двоичных сигналов позвол ет повысить точность сопр жёни . Кроме того, в случае ксздировани служебной информации с защитой от однократной ошибки т ребуетс три единичных интервала (1+2 проверочных ) , тогда как в прототипе п ть (24-3 проверочных) .