SU1072102A1

SU1072102A1 - Analog-storage with self-check

Info

Publication number: SU1072102A1
Application number: SU823502803A
Authority: SU
Inventors: Леонид Олегович Беспалов
Original assignee: Предприятие П/Я Г-4152
Priority date: 1982-10-25
Filing date: 1982-10-25
Publication date: 1984-02-07

Abstract

ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО С . АВТОНОМНЫМ КОНТРОЛЕМ, содержащее регистр адреса, выход которого соединен с первым входом дешифратора и с . входом первого блока свертки по мо-,. дулю два, выход которого подключен к первому входу первого блока сравнени , накопитель, входы которого соединены с Выходами дешифратора, а выходы - с входами первого элемента ИЛИ и с входами регистра адреса, информационные выходы которого вл ютс информационными выходами устройства и подключены к входам второго блока свертки по модулю два, выход которого соединен с первым входом второго блока сравнени , первый элемент И, выход которого подключен к второму входу дешифратора и к первому входу первого триггера, второй вход которого соединен с выходом второго элемента ИЛИ, выход первого триггера подключен к первому входу первого элемента И и вл етс индикаторным выходом устройства, второй вход пер- . вого элемента И вл етс входом опроса устройства, установочным входом которого вл етс первый вход второго элемента ИЛИ, контрольные выходы регистра адреса подключены соответственно к вторым входам первого и второго блоков сравнени , отличающеес тем, что, с целью повышени бы--, стродействи контрол , оно содержит элементы задержки, элементы И, второй , третий и четвертый триггеры, первые входы которых соединены с вторым входом дешифратора и подключены к входу первого элемента задержки, выход которого соединен с первыми входами второго и третьего элементов И и с входом второго элемента задержки , выход которого соединен с первым входом(Четвертого элемента И, выход s последнего соединен с вторым входом (Л второго элемента ИЛИ, второй вход второго элемента И соединен с выходом первого блока сравкёни ,второй вход третьего элемента И соединен с выходом второго блока сравнени , выход первого элемента ИЛИ подключен к второму входу второго триггера, вы ходы BTOpoiro и третьего элементов И подключены к вторьм входам третьего и четвертого триггеров, выходы второго , третьего и четвертого триггеров ю подключены соответственно к второму третьему и четвертому входам четвертого элемента И и соединены с первыми входами п того, шестого и седьto мого элементов И, вторые входы которых вл ютс управл ющим входом устройств а, выходы п того,шестогои седьмого элементов И вл ютс контрольными выходами устройства, .STORAGE DEVICE p. AUTONOMOUS CONTROL, containing the address register, the output of which is connected to the first input of the decoder and c. the input of the first convolution block in my ,. module two whose output is connected to the first input of the first comparison unit, a storage device whose inputs are connected to the decoder outputs, and outputs to the inputs of the first OR element and to the address register inputs whose information outputs are device information outputs and connected to the inputs of the second unit modulo two convolutions, the output of which is connected to the first input of the second comparison unit, the first element I, the output of which is connected to the second input of the decoder and to the first input of the first trigger, the second input of which connected to the output of the second element OR, the output of the first trigger is connected to the first input of the first element AND, and is the indicator output of the device, the second input of the first. AND is the polling input of the device, the installation input of which is the first input of the second OR element, the control outputs of the address register are connected respectively to the second inputs of the first and second comparison units, characterized in that, in order to increase the control it contains delay elements, elements And, the second, third and fourth triggers, the first inputs of which are connected to the second input of the decoder and connected to the input of the first delay element, the output of which is connected to the first inputs The second and third elements And to the input of the second delay element, the output of which is connected to the first input (Fourth element And, the output s of the last is connected to the second input (L of the second element OR, the second input of the second element And is connected to the output of the first block with the second input The third element And is connected to the output of the second unit of comparison, the output of the first element OR is connected to the second input of the second trigger, the BTOpoiro outputs and the third element AND are connected to the second inputs of the third and fourth triggers, the outputs of the second, t The third and fourth triggers are connected respectively to the second third and fourth inputs of the fourth And element and are connected to the first inputs of the fifth, sixth and seventh And elements, the second inputs of which are the control input of the devices a, the outputs of the fifth, sixth and seventh And elements These are the control outputs of the device,.

Description

Изобретение относитс к цифровой вычислительной технике и предназначено дл использовани в составе сп циализированных цифровых вычислител ных машин (liBrJ или систем обработк и передачи цифровых данных. Известно запоминающее устройство (ЗУ) с автономным контролем, содержащее регистр адреса, выход которог чррез дешифратор адресов подключен к входу накопител , соединенного со отвётствующими выходами с входами регистра. Люба чейка этого ЗУ нар ду с информационной частью имеет до полнительные разр ды, в которых хра н тс контрольные признаки свертки (например, по модулю 2 или 3) , относ щиес как к коду числа, так и к коду адреса, по которому выбираетс данна чейка. В процессе считывани содержимого из чейки происходит свертывание ее информационной части и сравнение результатов свертки с соот ветствующими контрольными признаками Второй контрольный признак (признаки сравниваетс с результатом свертки содержимого регистра адреса 1, I Недостатком известного устройства вл етс отсутствие в его составе средств контрол тракта дешифратора и накопител , что ограничивает область применени . Наиболее близким по технической сущности к предлагаемому вл етс запоминающее устройство с автономным контролем, состо щее из регистра адреса, св занного через дешифратор с накопителем, в котором Нар5аду с числовой информацией хран тс контрольные признаки информационной части и текущего адреса, регистра числа подключенного к выходам накопител , блоков сравнени , св занных с соответствующими блоками сверток и с кон трольными разр дами регистра числа, элемента ИЛИ, сопр женного с выходом накопител , триггера контрол цепей опроса дешифратора и накопител и элемента И, первый вход которого вл етс входом опроса устройства. Второй вход элемента И св зан с выходом триггера контрол . Вход первого блока свертки подключен к выходу .регистра адреса, вход второго блока свертки - к выходу регистра числа. Однако несмотр на наличие в составе ЗУ встроенных средств диагностики основных частей устройства решение о состо нии его исправности принимаетс либо при применении специальных проверочных стендов, либо в устройстве управлени используемой аппаратуры (СОВМ, система дл обработки цифровых-данных} на основе .прогона р да диагностическихтестов. Это приводит к увеличению времени, необходимого дл оперативного анализа состо ни ЗУ при каждом обращении к нему, а следовательно, к снижению быстродействи устройства. Цель изобретени - повышение бы-; стродействи устройства. I Поставленна цель достигаетс тем. что в устройство, содержащее регистр адреса, выход которого соединен с первым входом дешифратора и с входом первого блока свертки по модулю два, выход которого подключен к первому входу первого блока сравнени , накопитель , входы которого соединены с выходами дешифратора, а выходы - с входами первого элемента ИЛИ и с входами регистра адреса, информационные выходы которого вл ютс информационными выходами устройства и подключены к входам второго блока свертки по модулю два, выход которого соединен с первым входом второго блока сравнени , первый элемент И, выход которого подключен к второму входу дешифратора и к первому входу первого триггера, второй вход которого соединен с выходом , второго элемента ИЛИ, выход первого триггера подключен к первому входу первого элемента И и вл етс индикаторным выходом устройства , второй вход первого элемента И вл етс входом опроса устройства, установочным входом которого вл етс первый вход второго элемента ИЛИ, контрольные выходы регистра адреса подключены соответственно к вторым входам первого и второго блоков сравнени , введены .элементы задержки/ элементы И, второй, третий и четвертый триггеры, первые входы которых соединены с вторым входом дешифратора и подключены к входу первого элемента задержки, выход которого соединен с первыми входами второго и третьегоэлементов И и с входом второго элемента задержки, выход которого соединен с первым входом четвертого элемента И, выход последнего соединен с вторым входом второго элемента ИЛИ, второй вход второго элемента И соединен .с выходом первого блока сравнени , второй вход третьего элемента И соединен с выходом второго блока сравнени , выход первого элемента ИЛИ подключен к второму входу второго триггера, выходы второго и третьего элементов И подключены к вторым входам третьегр и четвертого триггеров, выходы второго, третьего и четвертого .триггеров подключены соответственно к второму, третьему и четвертому входам четвертого элемента И и соединены с первыми входами п того, шестого и седьмого элементов И, вторые входы которых вл ютс управл ющим входом устройства , выходы п того, шестого и седьмого элементов И вл ютс контрольными выходами устройства.The invention relates to digital computing and is intended for use in specialized digital computer machines (liBrJ or digital data processing and transmission systems. A storage device with independent control is known, containing an address register, the output of which is an address decoder connected to the input The accumulator connected to the outgoing outputs with the inputs of the register. Any cell of this memory along with the information part has additional bits in which the control cells are stored convolutional signs (for example, modulo 2 or 3) referring both to the number code and to the address code to which the given cell is selected. During the reading of the contents of the cell, its information part collapses and the results of the convolution are compared. signs The second control sign (the signs are compared with the result of convolving the contents of the address register 1, I) A disadvantage of the known device is the absence in its composition of the means of controlling the decoder path and the drive, which limits blastoma application. The closest in technical essence to the present invention is a storage device with autonomous control, consisting of an address register connected via a decoder to a drive, in which the Narodad with numerical information stores the control signs of the information part and the current address of the number register connected to the outputs of the accumulator , comparison blocks associated with the corresponding convolution blocks and with the control bits of the register of the number, the OR element, associated with the output of the accumulator, trigger of the control of the polling circuits the decoder and the accumulator and the AND element, the first input of which is the device polling input. The second input of the AND element is associated with the trigger trigger output. The input of the first convolution unit is connected to the output of the address register, the input of the second convolution unit is connected to the output of the number register. However, despite the fact that the memory contains built-in diagnostics of the main parts of the device, the decision on the state of its health is made either by using special test stands or in the control device of the equipment used (COM, digital data processing system} based on a number of diagnostic tests This leads to an increase in the time required for the on-line analysis of the state of the memory device each time it is accessed, and consequently, to a decrease in the speed of the device. The goal is achieved by the fact that the device containing the address register, the output of which is connected to the first input of the decoder and to the input of the first convolution unit modulo two, the output of which is connected to the first input of the first comparison unit, the drive, the inputs of which are connected to the outputs of the decoder, and the outputs to the inputs of the first OR element and to the inputs of the address register, whose information outputs are the information outputs of the device and connected to the inputs of the second convolution unit via Two modules, the output of which is connected to the first input of the second comparison unit, the first element AND, the output of which is connected to the second input of the decoder and to the first input of the first trigger, the second input of which is connected to the output of the second element OR, the output of the first trigger is connected to the first input of the first And is the indicator output of the device, the second input of the first element AND is the polling input of the device, the setup input of which is the first input of the second OR element, the control outputs of the register of the address connected respectively, to the second inputs of the first and second blocks of comparison, delay elements / elements And, second, third and fourth triggers are introduced, the first inputs of which are connected to the second input of the decoder and connected to the input of the first delay element whose output is connected to the first inputs of the second and The third element And with the input of the second delay element, the output of which is connected to the first input of the fourth element And, the output of the latter is connected to the second input of the second element OR, the second input of the second element And is connected. The first comparison unit, the second input of the third element I is connected to the output of the second comparison unit, the output of the first element OR is connected to the second input of the second trigger, the outputs of the second and third elements And are connected to the second inputs of the third and fourth triggers, the outputs of the second, third and fourth. the flip-flops are connected respectively to the second, third and fourth inputs of the fourth And element and are connected to the first inputs of the fifth, sixth and seventh And elements, the second inputs of which are the control input of devices a, the outputs of the fifth, sixth, and seventh elements of AND are the control outputs of the device.

На чертеже приведена блок-схема запоминающего устройства с автономным контролем.The drawing shows a block diagram of a storage device with autonomous control.

Выход регистра адреса 1 св зан с первым входом дешифратора 2 и через первый блок 3 свертки подключен к первому входу первого блока 4 сравнени . Второй вход блока 4 подключен к первому выходу регистра 5 числа, второй и третьи выходы которого соединены соответственно с вторым входом второго блока- 6 сравнени и с входами второго блока 7 свертки. Выход блока соединен с первым входом блока 6. Каждый из входов регистра 5 подключен к соответствующему выходу накопител 8 и св зан с одним, из входов первого элемента ИЛИ 9. Вход накопител 8 соединен с выходом дешифратора 2, второй вход которого подключен к выходу первого элемента И 10, к первому входу триггеров 11-14 и к входу первого элемента 15 задержки. Выход элемента 15 св зан с первым входом второго и третьего элементов И 16 и 17 и через второй элемент 18задержки подключен к первому входу четвертого элемента И 19, второй, третий и четвертый входы которого соединены соответственно с единичным выходом триггеров 12-14 и с первым входом п того , шестого и седьмого элементов И 20-22. Вторые входы элементов 2022 объединены и вл ютс управл ющим входом устройства. Второй ( установочный j вход устройства соединен с первым входом второго элемента ИЛИ 23,,второй вход которого подключен к выходу элемента 19. Выход элемента 23 подсоединен к второму входу триггера 11, единичный выход которого вл етс индикаторным выходом устройства и св зан с первым входом элемента 10, второй вход которого вл етс входом опроса устройства. Выход элемента ИЛИ 9 соединен с вторым входом триггера 12. Выход блока сравнени 4 подключен к второму входу элемента И 16, выход блока сравнени б - к вто рому входу элемента И 17. Выходы, элементов 16 и 17 подключены соответственно к второму входу триггеров 13 и 14. Выходы регистра 5 числа вл ютс информационными выходами устройства , контрольными выходами которого вл ютс выходы элементов 20-22.The output of the address register 1 is connected to the first input of the decoder 2 and through the first convolution unit 3 is connected to the first input of the first comparison unit 4. The second input of block 4 is connected to the first output of register 5, the second and third outputs of which are connected respectively to the second input of the second comparison block 6 and to the inputs of the second convolution block 7. The output of the block is connected to the first input of block 6. Each of the inputs of register 5 is connected to the corresponding output of accumulator 8 and is connected to one of the inputs of the first element OR 9. The input of accumulator 8 is connected to the output of decoder 2, the second input of which is connected to the output of the first element And 10, to the first input of the trigger 11-14 and to the input of the first element 15 of the delay. The output of element 15 is connected with the first input of the second and third elements AND 16 and 17 and through the second element 18 delay connected to the first input of the fourth element AND 19, the second, third and fourth inputs of which are connected respectively to the single output of the trigger 12-14 and to the first input The fifth, sixth and seventh elements AND 20-22. The second inputs of elements 2022 are combined and are the control input of the device. The second one (the setup j input of the device is connected to the first input of the second element OR 23, the second input of which is connected to the output of the element 19. The output of the element 23 is connected to the second input of the trigger 11, whose single output is the indicator output of the device and is connected to the first input of the element 10, the second input of which is the polling input of the device. The output of the element OR 9 is connected to the second input of the trigger 12. The output of the comparing unit 4 is connected to the second input of the element 16 and the output of the comparing block b to the second input of the element 17. Items 16 and 17 are connected to the second input of the flip-flops 13 and 14, respectively. The outputs of register 5 of the number are information outputs of the device, the control outputs of which are the outputs of elements 20-22.

Запоминающее устройство работает следующим образом.The storage device operates as follows.

Ка вход элемента И 10 подаетс опроса, а на вход регистра I код адреса, который свертываетс при помощи блока 3. Далее результаты свертки подаютс на первый вход блока 4 сравнени . Сигнал опроса, пройд The input of the element 10 is polled, and the input of the register I is the address code, which is rolled up using block 3. Next, the convolution results are fed to the first input of block 4 of the comparison. Signal polling pass

через элемент И 10, производит установку триггеров 11-14 в единичное состо ние (соответствующее неисправности и поступает на вход элемента 15 задержки и на вход дешифратора 2, управл емого регистром 1. При наличии сигнала опроса на входе дешифратора 2 на одном из его выходов по вл етс сигнал, при помощи которого выбираетс информаци из соответствующей чейки накопител 8. С выхода накопител 8 считанна информаци поступает на вход регистра 5 и на вход элемента ИЛИ 9. Числовой код, зафиксированный в регистре 5, свертываетс при помощи блока 7 свертки и поступает на первый вход блока 6 сравнени . На второй вход этого блока подаетс значение контрольного признака частности числовой информации , который также считываетс из накопител 8 и запоминаетс в регистре 5. Значение второго (адресного ) контрольного признака подаетс на второй вход блока 4 сравнени . Информаци , считанна из выбранной чейки накопител 8, пройд элемент ИЛИ 9, поступает на второй вход триггера 12, в результате чего последний мен ет свое состо ние. Состо ние триггера 12 будет соответствовать состо нию исправности (при этом предполагаетс , что из выбранно чейки накопител 8 будет считана хот бы одна единица). Этот случай соответствует исправности цепей опроса дешифратора и накопител . Результаты контрол правильности считанной информации и выбранного адреса с выхода блоков 4 и 6 сравнени поступают соответственно на вторые входы элементов И 16 и 17. На первые входы этих элементов поступает сигнал с выхода элемента 15 задер .ки. В случа правильности проверок четности элементами И 16 и 17 выдаетс сигнал, поступающий на второй вход триггеров 13 и 14 соответственно..В результате триггеры 13 и 14 измен ют свое состо ние. Измененное состо ние триггеров 12-14 фиксируютс на втором, третьем и четвертом входах четверTofo §лемента И 19. Опрос элемента И 19 производитс сигналом, выработанным элементом 15 и задержанным на элементе 18 задержки. С выхода элемента 19 считываетс сигнал, который , пройд элемент ИЛИ 23, измен ет состо ние триггера.11, в результате чего устройством автоматически формируетс обобщенное состо ние исправности.through the element 10, sets the triggers 11-14 to one (corresponding to the fault and enters the input of the delay element 15 and the input of the decoder 2, controlled by the register 1. When there is a polling signal at the input of the decoder 2 at one of its outputs, is the signal with which the information is selected from the corresponding cell of the accumulator 8. From the output of the accumulator 8, the read information is fed to the input of the register 5 and to the input of the element OR 9. The numeric code recorded in register 5 is convolved using block 7 convolution and arrives at the first input of comparator block 6. The second input of this block is supplied with the value of the control sign of a particular numerical information, which is also read from the accumulator 8 and stored in register 5. The value of the second (address) control sign is fed to the second input of the block 4 of comparison. The information read from the selected cell of the accumulator 8, passed through the element OR 9, goes to the second input of the trigger 12, as a result of which the latter changes its state. The state of the trigger 12 will correspond to the state of health (in this case, it is assumed that at least one unit will be read from the cell 8 of the accumulator 8). This case corresponds to the health of the polling circuits of the decoder and the drive. The results of checking the correctness of the read information and the selected address from the output of blocks 4 and 6 of the comparison arrive, respectively, at the second inputs of the AND elements 16 and 17. The first inputs of these elements receive a signal from the output of the element 15 delays. In the case of the correctness of the parity checks, the elements AND 16 and 17 generate a signal arriving at the second input of the triggers 13 and 14, respectively. As a result, the triggers 13 and 14 change their state. The altered state of the flip-flops 12-14 is captured at the second, third and fourth inputs of the fourth element of the AND 19 element. The interrogation of the AND element 19 is performed by a signal generated by the element 15 and delayed on the delay element 18. From the output of element 19, a signal is read that, having passed the element OR 23, changes the state of the trigger. 11, as a result of which the device automatically generates a generalized health state.

в случае неисправности какого-либо блока устройства хот бы один из триггеров 12-14 не изменит состо ни соответствующего..неисправности. Совпадени сигналов исправности на блоке И 19 не происходит. В результате сигнал опроса, необходимый дл сбрасывани триггера 11 блоком 19, не вырабатываетс . i, in the event of a malfunction of any device block, at least one of the triggers 12-14 will not change the state of the corresponding fault. The coincidence of the health signals on the block And 19 does not occur. As a result, a polling signal needed to flush trigger 11 by block 19 is not generated. i,

Состо ние сигнального выхода триггера 11 подтверждает неисправность устройства, а цепьего опроса блокирована .The state of the signal output of the trigger 11 confirms the malfunction of the device, and the polling circuit is blocked.

В этом случае определение неисправного места устройства с точностью до основного его узла может быть произведено считыванием состо ни триггеров. 12-14 с помощью элементов и 20-22, управл емых этими триггерами, путем подачи на второй вход элементов И 20-22 сигнала извне. В устройстве предусмотрена возможность повторного обращени к нему в случае обнаружени неисправности . Дл этого формируют сигнал, поступающий на первый вход элемента ИЛИ 23. Этот сигнал, пройд элемент 23, опрокидывает триггер 11, в результате чего блокировка сигнала опроса , выработанна триггером 11 на входе элемента И 10 снимаетс и становитс возможным новый опрос устройства .In this case, the determination of the faulty location of the device with the accuracy of its main node can be made by reading the state of the triggers. 12-14 with the help of elements and 20-22, controlled by these triggers, by applying to the second input of elements AND 20-22 a signal from the outside. The device provides the possibility of re-accessing it in case of failure detection. To do this, they form a signal arriving at the first input of the element OR 23. This signal, after passing through element 23, overturns trigger 11, with the result that blocking the interrogation signal produced by trigger 11 at the input of element And 10 is removed and the new interrogation of the device becomes possible.

Claims

MEMORY DEVICE p. OFFLINE CONTROL, containing the address register, the output of which is connected to the first input of the decoder and with. the input of the first convolution block is by two, the output of which is connected to the first input of the first comparison block, the drive, the inputs of which are connected to the outputs of the decoder, and the outputs are with the inputs of the first OR element and with the inputs of the address register, the information outputs of which are information outputs devices and are connected to the inputs of the second convolution unit modulo two, the output of which is connected to the first input of the second comparison unit, the first element And, the output of which is connected to the second input of the decoder and to the first input of the first ggera, a second input coupled to an output of the second OR elemonta, the first latch output is connected to first input Ii of the first element is the output of the indicator, the second input per-. of the first AND element is the polling input of the device, the installation input of which is the first input of the second OR element, the control outputs of the address register are connected respectively to the second inputs of the first and second comparison units, characterized in that, in order to increase the speed of the monitoring, it contains delay elements, AND elements, second, third and fourth triggers, the first inputs of which are connected to the second input of the decoder and connected to the input of the first delay element, the output of which is connected to the first inputs of the second o and third elements and the second with the input of the second delay element whose output is connected to a first _Λ vhodomjchetvertogo AND gate, the output § latter is connected to a second input of the second OR gate, the second input of the second AND gate is connected to the output of the first comparator, the second input of the third AND gate connected to the output of the second comparison unit, the output of the first OR element is connected to the second input of the second trigger, the outputs of the second and third elements AND are connected to the second inputs of the third and fourth triggers, the outputs of the second, third and even ertogo flops are connected respectively to the second, third and fourth inputs of the fourth AND element and connected to the first inputs of the fifth, sixth and seventh AND gates, the second inputs of which are a control input device, the output of the fifth, seventh shestogo'i elements and are control outputs of the device. .