SE515201C2 - Förfarande och anordning för klocksignalgenerering - Google Patents
Förfarande och anordning för klocksignalgenereringInfo
- Publication number
- SE515201C2 SE515201C2 SE9303922A SE9303922A SE515201C2 SE 515201 C2 SE515201 C2 SE 515201C2 SE 9303922 A SE9303922 A SE 9303922A SE 9303922 A SE9303922 A SE 9303922A SE 515201 C2 SE515201 C2 SE 515201C2
- Authority
- SE
- Sweden
- Prior art keywords
- rate
- data
- difference
- memory
- reference value
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N21/00—Selective content distribution, e.g. interactive television or video on demand [VOD]
- H04N21/40—Client devices specifically adapted for the reception of or interaction with content, e.g. set-top-box [STB]; Operations thereof
- H04N21/43—Processing of content or additional data, e.g. demultiplexing additional data from a digital video stream; Elementary client operations, e.g. monitoring of home network or synchronising decoder's clock; Client middleware
- H04N21/4302—Content synchronisation processes, e.g. decoder synchronisation
- H04N21/4305—Synchronising client clock from received content stream, e.g. locking decoder clock with encoder clock, extraction of the PCR packets
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
- G06F5/06—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/06—Synchronising arrangements
- H04J3/062—Synchronisation of signals having the same nominal but fluctuating bit rates, e.g. using buffers
- H04J3/0632—Synchronisation of packets and cells, e.g. transmission of voice via a packet network, circuit emulation service [CES]
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N21/00—Selective content distribution, e.g. interactive television or video on demand [VOD]
- H04N21/40—Client devices specifically adapted for the reception of or interaction with content, e.g. set-top-box [STB]; Operations thereof
- H04N21/43—Processing of content or additional data, e.g. demultiplexing additional data from a digital video stream; Elementary client operations, e.g. monitoring of home network or synchronising decoder's clock; Client middleware
- H04N21/44—Processing of video elementary streams, e.g. splicing a video clip retrieved from local storage with an incoming video stream or rendering scenes according to encoded video stream scene graphs
- H04N21/44004—Processing of video elementary streams, e.g. splicing a video clip retrieved from local storage with an incoming video stream or rendering scenes according to encoded video stream scene graphs involving video buffer management, e.g. video decoder buffer or video display buffer
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2205/00—Indexing scheme relating to group G06F5/00; Methods or arrangements for data conversion without changing the order or content of the data handled
- G06F2205/06—Indexing scheme relating to groups G06F5/06 - G06F5/16
- G06F2205/061—Adapt frequency, i.e. clock frequency at one side is adapted to clock frequency, or average clock frequency, at the other side; Not pulse stuffing only
Landscapes
- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Computer Networks & Wireless Communication (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Television Signal Processing For Recording (AREA)
- Communication Control (AREA)
Description
os: 10 15 20 25 30 35 | ~ o . .n 515 201 2 tillräckligt jitterfria klockpulser med ett rimligt FIFO- djup samt att informationen om fyllnadsgraden oftast inte är tillgänglig i standard-FIFO-komponenter. Ett annat problem som uppstår då transportkanalen skickar ett datapaket in i FIFO, är att fyllnadsgraden då ökar momen- tant och medför en snabb höjning av wrtläsningstakten.
Därefter anländer under en period inget data till FIFO, varvid klocktakten sjunker tills ett nytt datapaket anländer, och så vidare. Detta upprepas periodiskt och medför att utläsningsklockans takt varierar (jitter).
För att motverka detta brukar man vanligen öka djupet hos FIFO-minnet samt filtrera styrsignalen. Nackdelen med detta är att lösningen blir mera komplex (djupare FIFO) samt, eftersom styrsignalen är hårdare filtrerad, att oscillato- rerna (VCXO/VCO) får svårare att följa med i de naturliga taktvariationer som kan förekomma hos datasignalen.
De FIFO som idag förekommer på marknaden är ofta försedda med "flaggor" som anger minnets fyllnadsgrad, typiskt 1/2, 3/4 och 1/4. Dessa flaggor kan utnyttjas vid taktåterska- pandet, men för att få denna att fungera tillfredsställande krävs betydligt högre upplösning, vilket kräver komplette- ring med externa kretsar.
Flera anordningar som utnyttjar FIFO:nas flaggor är kända.
I det amerikanska patentet US 5,007,070 utnyttjas flaggorna så att då FIFO:ts fyllnadsgrad är större än 3/4 ökas utläsningstakten till dess att fyllnadsgraden.minskar under 1/2-värdet. På motsvarande sätt minskas takten om fyllnads- graden blir mindre än 1/4 till dess att fyllnadsgraden överstiger 1/2-värdet. Då fyllnadsgraden ligger mellan 1/4 och 3/4 ändras inte takten.
I anordningen enligt det amerikanska patentet US 4,270,183 övervakas FIFO:ts fyllnadsgrad och med hjälp av ett 1/2- 10 15 20 25 30 35 515 201 3 värde “synkroniseras" en räknare som håller reda på den totala fyllnadsgraden i FIFO:t. Räknarens värde styr via en digital/analogomvandlare en taktgivande VCO.
Användning av dessa kända anordningar i ett paketdatanät är emellertid olämplig eftersom också dessa anordningar har den negativa egenskapen att om den inlästa datamängden varierar kraftigt, exempelvis genom att data mottas i paketform, så kommer mängden data i form av antalet bitar i FIFO:t att momentant öka kraftigt. Då de kända metoderna mer eller mindre kontinuerligt mäter mängden data i FIFO:t och styr den utläsande klockan med ledning av detta, kommer styrsignalen till utläsningsklockan att momentant öka kraftigt även om man till en viss gräns försöker filtrera den. Ändamålet med föreliggande uppfinning är därför att eliminera ovannämnda problem genom ett förfarande och en anordning för taktåterskapande som genererar klockpulser för utläsning av data som i största möjliga utsträckning är fri från jitter och som inte momentant påverkas av de vid paketdatanät kraftigt varierande datamängderna i det minne som utnyttjas för mellanlagring av data.
REDOGÖRELSE FÖR UPPFINNINGEN Ovannämnda ändamål uppnås genom ett förfarande för taktå- terskapande enligt föreliggande uppfinning, vars känne- tecken framgår av efterföljande patentkrav 1. ovannämnda ändamål uppnås även genom en anordning för taktåterskapande enligt föreliggande uppfinning, vars kännetecken framgår av efterföljande patentkrav 6. 10 15 20 25 30 35 . - . . .- 515 201 FIGURBESKRIVNING Figur 1 visar ett blockschema för en föredragen utför- ingsform av uppfinningen; Figur 2 visar i diagramform hur mängden data i FIFO:t varierar i en anordning enligt uppfinningen.
FÖREDRAGEN UTFöRINGsFoRH Det genom uppfinningen föreslagna förfarandet att återskapa taktinformation är baserad på att data mellanlagras i ett minne till vilket datat läses in med en första takt och ur vilket datat läses med en andra takt. Förfarandet innebär att - differensen mellan två nivåer av den i minnet lagrade mängden data (fyllnadsgraden) bestäms; - differensen jämförs med ett referensvärde; - resultatet av jämförelsen får påverka den andra takten så att vid efterföljande mätningar av differensen skillnaden mellan denna och refe- rensvärdet skall minska.
En av de två nivåerna är antingen den i minnet lagrade mängden data då inläsning av datat med den första takten avslutats eller motsvarande nivå då inläsningen med den första takten påbörjas.
Den andra av de två nivåerna utgörs av en nivå vid vilken minnet avger en indikering om att den i minnet lagrade mängden data nått en viss nivå.
Om differensen mellan den nivå vid vilken inläsningen av datat avslutats och den indikerade nivån är större än refe- rensvärdet skall den andra takten ökas och om differensen 10 15 20 25 30 35 515 2o1i 5 är mindre än referensvärdet skall den andra takten minskas. Är differensen bestämd mellan den nivå vid vilken in- läsningen påbörjas och den indikerade nivån skall, om differensen är större än referensvärdet, den andra takten minskas och om differensen är mindre än referensvärdet den andra takten ökas.
För att exemplifiera nämnda förfarande skall i det föl- jande, med hänvisning till figur 1, beskrivas en för- delaktig utföringsform av en anordning enligt uppfinningen.
Anordningen omfattar ett minne 1, exempelvis ett FIFO, till vilket data i form av paket från en transportkanal tillförs genom ledningen 2. Data lämnar FIFO:t via ledningen 3.
FIFO:t med klockpulser för inläsning C,och genom ledningen 5 klockpulser för utläsning cp. avses olika former av elektriska förbindelser, från enstaka Genom ledningen 4 förses I detta sammanhang bör påpekas att med ordet "ledning" "ledningar" till komplexa bussystem.
Datapaketen från transportkanalen och klockpulser för utläsning tillförs även en räknaranordning bestående av en räknare 6, vars utgång är ansluten till en hållkrets 7.
Till hållkretsen överförs via ledningen 8 en indikering <"f1agga"> 1/2, 50%. som anger att FIFO:ts fyllnadsgrad är < I en jämförare 9 jämförs utvärdet från hållkretsen med ett referensvärde 10. Skillnaden mellan de jämförda signalerna utgör en styrsignal och omvandlas i en digital/analo- (D/A) styra frekvensen för en klockpulsalstrande anordning som gomvandlare ll till analog form som därefter får kan vara en spänningsstyrd (kristall)oscillator (VCO/VCXO) 12. Utsignalen från denna oscillator utgör de tidigare nämnda klockpulserna Cp för utläsning. 10 15 20 25 30 35 v v 1 » u» 515 201 6 Anordningens funktion under en funktionscykel skall nu beskrivas.
Ett från transportkanalen mottaget datapaket läses med klockpulserna C; på ledningen 4 in i FIFO:t 1. Paketets storlek antages vara sådant att FIFO:ts fyllnadsgrad efter inläsningen överstiger 50%. Då inläsningen är klar detekte- ras detta av räknaren 6 som därvid nollställs. Datat läses därefter ut ur FIFO:t med hjälp av klockpulserna Cr Räknaren 6 räknar klockpulserna C; varvid för varje klock- puls värdet i räknaren ökar med "ett". Detta fortsätter till dess att mängden data (fyllnadsgraden) i FIFO:t minskat så mycket att flaggan 1/2 aktiveras. Då detta sker "fryses" innehållet hos räknaren genom hållkretsen 7.
Hållkretsen innehåller nu det antal klockpulser som krävdes för att tömma FIFO:t till hälften och som således motsvarar differensen mellan FIFO:ts fyllnadsgrad då inläsningen av datat avslutats och fyllnadsgraden då flaggan 1/2 in- dikeras. Denna differens jämförs i jämföraren 9 med referensvärdet 10. Om referensvärdet är större än differen- sen (FIFO innehåller för lite data) är styrsignalen negativ.
Styrsignalen styr därefter via D/A-omvandlaren 11 oscilla- torns 12 frekvens till en lägre takt varigenom en mindre mängd data kommer att läsas ut under nästa funktionscykel.
Omvänt gäller att om referensvärdet är mindre än differen- sen, blir styrsignalen positiv och utläsningstakten ökas lmed en större mängd utläst data som följd.
När ny funktionscykeln påbörjas genom att ett nytt data- paket läses in i minnet kommer således, på grund av den ändrade utläsningstakten, fyllnadsgraden vid inläsningens avslutande att vara ändrad. Skillnaden mellan differensen 10 15 20 25 30 35 Qin t 1 9 0 515 201 :oss u: 1000 »nam »i suv names. .. n V. ua co av w u sun uøow 7 och referensvärdet blir därvid mindre och anordningen kommer att i ett fortvarighetstillstånd att styra skill- naden mot "noll".
Observera att styrsignalen till oscillatorn inte är direkt styrd av FIFO:ts fyllnadsgrad i varje tidsögonblick utan av det antal klockpulser som krävs för att tömma FIFO:t till en viss nivå. Detta medför att styrsignalen inte har de variationer som är typiska för system med styrsignal direkt beroende av FIFO:ts fyllnadsgrad.
Vidare kräver anordningen endast information om att FIFO:ts fyllnadsgrad nått en viss nivå, d v s en enkel indikering/- flagga som är vanlig på denna typ av komponenter. Genom anordningen elimineras därför de svagheter som de tradi- tionella lösningarna innebär.
För att ytterligare klarlägga anordningens funktion härleds med hänvisning till figur 2 ett uttryck för styrsignalen (STYR) som funktion av FIFO:ts maximala fyllnadsgrad (N) i ett visst ögonblick, referensvärdet (M) samt mängden data i form av antalet bitar vid indikering (= P, d v s i den beskrivna utföringsformen att FIFO:t är fyllt till hälf- ten).
I diagrammet i figur 2 utgör X-axeln en tidsaxel där in- tervallen IN anger de tidsintervall under vilka datat läses in i FIFO:t medan UT indikerar de tidsintervall mellan inläsningarna under vilka endast utläsning av data sker.
Diagrammets Y-axel anger FIFO:ts fyllnadsgrad i form av antalet bitar.
Då inläsningen till FIFO:t avslutats är antalet bitar i FIFO:t N samt räknaren nollställd. Då innehållet i FIFO:t därefter minskat genom utläsning till gränsen för in- dikering P antages räknaren ha värdet nw innehållet i FIFO nwøovn vuooøo u u-øuuvn u» 10 15 20 25 30 35 515 201 ges nu av: Därefter kan styrsignalen tecknas: sTYR=n,-M samt uttryck (1) utnyttjas för att lösa ut n¿ STYR = N - P - M ...(2) Ett lämpligt värde för M (referensvärdet) kan nu beräknas så att FIFO:t utnyttjas optimalt, det vill säga i medeltal är halvfyllt. Då anordningen befinner sig i. fortvarig- hetstillstånd är STYR = 0. Uttrycket (2) kan då skrivas som N = P + M ...(3) och om paketlängden antas vara B och den maximala fyllnads- graden skall vara N = P + B/2 ...(4) erhålles genom kombination av uttrycken (3) och (4): M = B/2 ...(5) vilket innebär att referenssignalen bör väljas lika med halva storleken på paketen och att den minsta FIFO-stor- leken vid optimalt utnyttjat FIFO är: FIFomà = 1 N = [enligt (4)] = P + B/2 - (P - B/2) = B d v s att den teoretiskt minsta FIFO-storleken är lika med 10 15 20 25 30 35 515 201 9 storleken hos de paket som överförs.
Den beskrivna anordningen uppvisar flera fördelar gentemot konventionella anordningar, bland annat - lägre krav på filtrering av oscillatorns styrsig- nal, - lägre krav på FIFO-djup, - användning av standard-FIFO-komponenter under- lättas, vilket medför billigare och mindre komplexa konstruktioner.
I inledningen till beskrivningen har antagits att paket- längden är så stor att FIFO:ts fyllnadsgrad överskrider 50% efter inläsningen. Skulle så inte vara fallet kommer inte någon flagga/indikering 1/2 att erhållas under utläsningen och därmed inget värde på den utlästa mängden data. För detta driftsfall är det därför nödvändigt att komplettera anordningen med en styrlogik (ej visad). Styrlogiken avkänner flaggan 1/2 vid inläsningens avslutande och om 50% fyllnadsgrad inte uppnåtts inkopplas en styrsignal till den klockpulsalstrande anordningen som styr dess klockfrekvens till en lägre takt, varvid FIFO:ts fyllnadsgrad kommer att öka för varje inläsning till dess att den når över 50%- nivån. När detta fortvarighetstillstånd uppnåtts fungerar anordningen såsom tidigare beskrivits.
Styrlogiken beskrivs ej här då den med utnyttjande av känd teknik och utan att bereda en fackman några svårigheter kan utformas på olika sätt.
I en annan föredragen utföringsform av uppfinningen bestämmer räkneanordningen differensen (np', se fig 2) mellan FIFO:ts fyllnadsgrad (N', se fig 2) då inläsningen till FIFO:t påbörjas och dess fyllnadsgrad (P) då flaggan 10 15 515 201 * f; 3-5 'If-ÄH .s.::=f=,,- ' 10 1/2 indikeras. I detta fall räknar räknaren 6 klockpulserna för inläsning CP I övrigt fungerar denna anordning i analogi med den tidigare beskrivna.
Digital-analogomvandling av differensen är inte nödvändig för uppfinningens förverkligande. Den klockpulsalstrande anordningen kan således vara utformad för digital styrning, i vilket fall digital/analogomvandlaren 11 utgår.
För att.ytterligare förbättra.anordningens jitteregenskaper kan differensen filtreras (analogt eller digitalt) innan det tillförs den klockpulsalstrande anordningen.
Uppfinningen är ej begränsad till de beskrivna utförings- formerna utan kan fritt varieras inom ramen för efter- följande patentkrav.
Claims (15)
1. Förfarande för att återskapa taktinformation varvid data mellanlagras i ett minne till vilket datat inläses med en första takt och ur vilket datat läses med en andra takt, kännetecknat därav, att - differensen mellan två nivåer av den i minnet lagrade mängden data bestäms; - en av nämnda två nivåer är en nivå vid vilken minnet avger en indikering om att den i minnet lagrade mängden data nått en viss nivå; - differensen jämförs med ett referensvärde; - resultatet av jämförelsen får påverka den andra takten så att vid efterföljande mätningar av differensen skillnaden mellan denna och refe- rensvärdet skall minska.
2. Förfarande enligt patentkrav 1, kännetecknat därav, att den andra av nämnda två nivåer är den i minnet lagrade mängden data då inläsning av datat med den första takten avslutats.
3. Förfarande enligt patentkrav 1, kännetecknat därav, att den andra av nämnda två nivåer är den i minnet lagrade mängden data då inläsning av datat med den första takten påbörjas.
4. Förfarande enligt patentkrav 2, kännetecknat därav, att om nämnda differens är större än referensvärdet den andra takten ökas och om nämnda differens är mindre än referensvärdet den andra takten minskas.
5. Förfarande enligt patentkrav 3, kännetecknat därav, citat» m v Ittwn 10 15 20 25 30 35 515 201 12 att om nämnda differens är större än referensvärdet den andra takten minskas och om nämnda differens är mindre än referensvärdet den andra takten ökas.
6. Anordning för att återskapa taktinformation i vilken data mellanlagras i ett minne (1) till vilket datat inläses med en första takt (Q) och ur vilket datat läses med en andra takt (CQ, fattar kännetecknad därav, att anordningen om- - en räkneanordning (6, 7), som bestämmer diffe- rensen (nw rm') mellan två nivåer (N/N', P) av den i minnet lagrade mängden data, där en av nämnda två nivåer är en nivå (P) vid vilken minnet avger en indikering om att den i minnet lagrade mängden data nått en viss nivå; i vilken den av räkneanord- med ett för att bilda en styrsignal; - en jämförare (9) ningen bestämda differensen jämförs referensvärde (10) - en klockpulsalstrande anordning (12) som avger klockpulser med den andra takten, varvid denna takt styrs av styrsignalen.
7. Anordning enligt patentkrav 6, kännetecknad därav, att den andra av nämnda två nivåer är den i minnet (1) lagrade mängden data då inläsning av datat med den första takten avslutats (N).
8. Anordning enligt patentkrav 6, kännetecknad därav, att den andra av nämnda två nivåer är den i minnet (1) lagrade mängden data då inläsning av datat med den första takten påbörjas (N').
9. Anordning enligt patentkrav 7, kännetecknad därav, att om nämnda differens (Q) är större än referensvärdet (10) den andra takten (CQ ökas och om nämnda differens är v01» 10 15 20 25 30 515 2u1 ":=" 13 mindre än referensvärdet den andra takten minskas.
10. Anordning enligt patentkrav 8, kännetecknad därav, att om nämnda differens (ny) är större än referensvärdet (10) den andra takten (CQ minskas och om nämnda differens är mindre än referensvärdet den andra takten ökas.
11. Anordning enligt något av patentkrav 6 - 10, känne- tecknad därav, att räkneanordningen (6, 7) bestämmer nämnda differens (nw 1%') genom att bestämma det antal klockpulser som tillförts minnet (1) för att ändra den i minnet lagrade mängden data mellan de två nivåerna (N/N', p).
12. Anordning enligt något av patentkrav 6 - 11, känne- tecknad därav, att nämnda minne (1) utgörs av ett "First In First Out" (FIFO) minne.
13. Anordning enligt något av patentkraven 6 - 12, kännetecknad därav, att den klockpulsalstrade anordningen (12) utgörs av en spänníngsstyrd oscillator (VCO) eller en spänníngsstyrd kristalloscillator (VCXO).
14. Anordning enligt något av patentkraven 6 - 13, kännetecknad därav, att styrsignalen filtreras innan den tillförs den klockpulsalstrande anordningen (12).
15. Anordning enligt något av patentkraven 6 - 14, kännetecknad därav, att den mottar data från ett paket- överförande datanät. var» nu
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| SE9303922A SE515201C2 (sv) | 1993-11-26 | 1993-11-26 | Förfarande och anordning för klocksignalgenerering |
| EP94850206A EP0658019A1 (en) | 1993-11-26 | 1994-11-22 | Method and device for generation of clock signals |
| US08/346,915 US5486784A (en) | 1993-11-26 | 1994-11-23 | Method and device for generation of clock signals |
| CA002136560A CA2136560A1 (en) | 1993-11-26 | 1994-11-24 | Method and device for generation of clock signals |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| SE9303922A SE515201C2 (sv) | 1993-11-26 | 1993-11-26 | Förfarande och anordning för klocksignalgenerering |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| SE9303922D0 SE9303922D0 (sv) | 1993-11-26 |
| SE9303922L SE9303922L (sv) | 1995-05-27 |
| SE515201C2 true SE515201C2 (sv) | 2001-06-25 |
Family
ID=20391893
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| SE9303922A SE515201C2 (sv) | 1993-11-26 | 1993-11-26 | Förfarande och anordning för klocksignalgenerering |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5486784A (sv) |
| EP (1) | EP0658019A1 (sv) |
| CA (1) | CA2136560A1 (sv) |
| SE (1) | SE515201C2 (sv) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB9410943D0 (en) * | 1994-06-01 | 1994-07-20 | Newbridge Networks Corp | Clock recovery unit |
| US5828698A (en) * | 1995-02-28 | 1998-10-27 | Hughes Electronics | Data flow management method for CDPD demodulator operating without CDPD clock |
| FR2737367B1 (fr) * | 1995-07-28 | 1997-10-17 | Thomson Multimedia Sa | Procede et dispositif de synchronisation d'horloges d'encodeurs et decodeurs numeriques |
| JPH09167076A (ja) * | 1995-12-15 | 1997-06-24 | Fuji Photo Film Co Ltd | 出力同期方法及び装置 |
| US5912880A (en) * | 1996-11-07 | 1999-06-15 | Northern Telecom, Limited | System and method for ATM CBR timing recovery |
| DE19706300A1 (de) * | 1997-02-18 | 1998-08-20 | Bayerische Motoren Werke Ag | Verfahren zur Übertragung von digitalisierten Analogsignalen auf einen Datenbus |
| FR2761494B1 (fr) * | 1997-03-28 | 1999-12-03 | Thomson Multimedia Sa | Interface de regulation de debit pour l'enregistrement et/ou la lecture de donnees numeriques |
| US6137851A (en) * | 1998-02-13 | 2000-10-24 | Agilent Technologies | System and method for synchronizing a signal with respect to another signal |
| AUPQ896300A0 (en) * | 2000-07-24 | 2000-08-17 | Nec Australia Pty Ltd | A clock synchronisation method for usb sink devices |
| JP3555883B2 (ja) * | 2001-06-08 | 2004-08-18 | 日本電気株式会社 | クロック再生方法及び受信クロック生成装置 |
| JP4180061B2 (ja) * | 2005-02-25 | 2008-11-12 | 富士通株式会社 | 出力方法、出力装置及びコンピュータプログラム |
| JP2006279849A (ja) * | 2005-03-30 | 2006-10-12 | Sanyo Electric Co Ltd | 電圧保持回路及びクロック同期回路 |
| TW200731702A (en) * | 2005-07-29 | 2007-08-16 | Koninkl Philips Electronics Nv | Data stream synchronization |
| EP2235862A1 (en) * | 2007-12-21 | 2010-10-06 | Telefonaktiebolaget LM Ericsson (publ) | Network node and method of operating a network node |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4270183A (en) * | 1977-02-11 | 1981-05-26 | Lockheed Aircraft Corp. | Data dejittering apparatus |
| FR2482806A1 (fr) * | 1980-05-19 | 1981-11-20 | France Etat | Procede et dispositif de synchronisation de signal numerique |
| US4612636A (en) * | 1984-12-31 | 1986-09-16 | Northern Telecom Limited | Multiple channel depacketizer |
| US4718074A (en) * | 1986-03-25 | 1988-01-05 | Sotas, Inc. | Dejitterizer method and apparatus |
| US4835481A (en) * | 1986-09-30 | 1989-05-30 | Siemens Aktiengesellschaft | Circuit arrangement for generating a clock signal which is synchronous in respect of frequency to a reference frequency |
| BE1000415A7 (nl) * | 1987-03-18 | 1988-11-22 | Bell Telephone Mfg | Asynchroon op basis van tijdsverdeling werkend communicatiesysteem. |
| US5133064A (en) * | 1987-04-27 | 1992-07-21 | Hitachi, Ltd. | Data processing system generating clock signal from an input clock, phase locked to the input clock and used for clocking logic devices |
| US4805139A (en) * | 1987-10-22 | 1989-02-14 | Advanced Micro Devices, Inc. | Propagating FIFO storage device |
| EP0360721A3 (en) * | 1988-09-19 | 1991-11-27 | ROLM Systems | Method and apparatus for high speed asynchronous communication |
| DE3918866A1 (de) * | 1989-06-09 | 1990-12-13 | Blaupunkt Werke Gmbh | Anordnung zur umsetzung eines signals mit einer ersten abtastrate in ein signal mit einer zweiten abtastrate |
| US5007070A (en) * | 1989-10-31 | 1991-04-09 | Bell Communications Research, Inc. | Service clock recovery circuit |
| US5168492A (en) * | 1991-04-11 | 1992-12-01 | Northern Telecom Limited | Rotating-access ATM-STM packet switch |
-
1993
- 1993-11-26 SE SE9303922A patent/SE515201C2/sv not_active IP Right Cessation
-
1994
- 1994-11-22 EP EP94850206A patent/EP0658019A1/en not_active Withdrawn
- 1994-11-23 US US08/346,915 patent/US5486784A/en not_active Expired - Lifetime
- 1994-11-24 CA CA002136560A patent/CA2136560A1/en not_active Abandoned
Also Published As
| Publication number | Publication date |
|---|---|
| CA2136560A1 (en) | 1995-05-27 |
| SE9303922L (sv) | 1995-05-27 |
| US5486784A (en) | 1996-01-23 |
| EP0658019A1 (en) | 1995-06-14 |
| SE9303922D0 (sv) | 1993-11-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| SE515201C2 (sv) | Förfarande och anordning för klocksignalgenerering | |
| US4393499A (en) | Adaptive signal quality measurement circuit for PSK and FSK demodulators | |
| US4387461A (en) | Experientially determined signal quality measurement device for antipodal data | |
| US5195088A (en) | Circuit arrangement for bit rate adaptation | |
| EP0146640B1 (en) | Period detection circuit | |
| EP0177557B1 (en) | Counting apparatus and method for frequency sampling | |
| US4622593A (en) | Polygon signature correction | |
| US4521735A (en) | Battery voltage level detecting apparatus | |
| EP0584636A1 (en) | Phase detector for elastic store | |
| US4943926A (en) | Method for the analysis and synthesis of binary signals | |
| US5946362A (en) | Apparatus for detecting clock failure for use in a synchronous transmission system | |
| US4514835A (en) | Device for measuring time intervals between a plurality of successive events | |
| US5488645A (en) | Clock signal generating device | |
| US4973962A (en) | Signal level detect circuits | |
| USRE35296E (en) | Full and partial cycle counting apparatus and method | |
| JPS61144577A (ja) | 波形メモリ装置 | |
| SE518361C2 (sv) | Dämpning av pekarjitter i en desynkronisator | |
| US5180931A (en) | Sampling method and circuit | |
| GB2042779A (en) | Measuring circuit including means for integrating electrical signals to be measured | |
| JPH049586Y2 (sv) | ||
| JPS62290216A (ja) | オ−トゼロ装置 | |
| KR100263184B1 (ko) | 비동기 전송 모드 통신시스템에서 에이티엠 적응계층1 프로토콜의 적응 클럭복구 장치 및 방법 | |
| SU415814A1 (sv) | ||
| JPH0772737B2 (ja) | 周期検出回路 | |
| JPS5935531B2 (ja) | 非線形d/aコンバ−タ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| NUG | Patent has lapsed |