[go: up one dir, main page]

RU97117589A - Контроллер памяти, который выполняет команды считывания и записи не в порядке простой очереди - Google Patents

Контроллер памяти, который выполняет команды считывания и записи не в порядке простой очереди

Info

Publication number
RU97117589A
RU97117589A RU97117589/09A RU97117589A RU97117589A RU 97117589 A RU97117589 A RU 97117589A RU 97117589/09 A RU97117589/09 A RU 97117589/09A RU 97117589 A RU97117589 A RU 97117589A RU 97117589 A RU97117589 A RU 97117589A
Authority
RU
Russia
Prior art keywords
access
address
specified
indicated
part corresponding
Prior art date
Application number
RU97117589/09A
Other languages
English (en)
Other versions
RU2157562C2 (ru
Inventor
Рандалл Моут
Original Assignee
Самсунг Электроникс Ко., Лтд.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US08/415,038 external-priority patent/US5638534A/en
Priority claimed from US08/414,948 external-priority patent/US5666494A/en
Application filed by Самсунг Электроникс Ко., Лтд. filed Critical Самсунг Электроникс Ко., Лтд.
Publication of RU97117589A publication Critical patent/RU97117589A/ru
Application granted granted Critical
Publication of RU2157562C2 publication Critical patent/RU2157562C2/ru

Links

Claims (8)

1. Контроллер памяти, который управляет системой динамического запоминающего устройства с произвольной выборкой, которая принимает множество запросов доступа памяти, имеющих соответствующие адреса и связанные с ними данные для записи в указанную систему динамического запоминающего устройства с произвольной выборкой по указанным адресам, причем каждый из указанных адресов записи имеет часть, соответствующую адресу строки, и часть, соответствующую адресу столбца, содержащий буфер, имеющий множество ячеек памяти, которые временно хранят указанные адреса записи и связанные с ними данные для каждого из указанных запросов доступа записи до тех пор, пока указанные данные не могут быть записаны в указанную систему динамического запоминающего устройства с произвольной выборкой, причем указанные хранимые адреса и данные сохраняются в указанном буфере в порядке, соответствующем порядку, в котором указанные запросы доступа записи приняты; и схему управления последовательностью доступа, которая выбирает адрес и данные связанные с одним из указанного множества запросов доступа записи в качестве следующего доступа к указанной системе динамического запоминающего устройства с произвольной выборкой, содержащую компаратор, который сравнивает указанную часть, соответствующую адресу строки, каждого из указанных хранимых адресов с указанной частью, соответствующей адресу строки, текущего доступа и идентифицирует запросы доступа записи, имеющие соответствующие части, соответствующие адресу строки, идентичные указанной части, соответствующей адресу строки, указанного текущего доступа; и селектор доступа, чувствительный к указанному компаратору, который выбирает один из указанных идентифицированных запросов записи в качестве следующего доступа к системе динамического запоминающего устройства с произвольной выборкой перед выбором неидентифицированного запроса доступа записи, имеющего часть, соответствующую адресу строки, отличающуюся от указанной части, соответствующей адресу строки, указанного текущего доступа, причем указанный выбор указанного одного из указанных идентифицированных запросов доступа записи делается даже в том случае, если указанный неидентифицированный запрос доступа записи был сделан до указанного идентифицированного запроса доступа записи.
2. Контроллер памяти по п.1, в котором указанный контроллер памяти принимает запрос доступа считывания, имеющий адрес считывания, причем указанный адрес считывания имеет часть, соответствующую адресу строки, и часть, соответствующую адресу столбца; указанный компаратор сравнивает указанную часть, соответствующую адресу строки, указанного адреса считывания и идентифицирует направлена ли указанная часть, соответствующая адресу строки, указанного адреса считывания к указанной части, соответствующей адресу строки, указанного текущего доступа; и указанный селектор доступа выбирает указанный запрос доступа считывания в качестве следующего доступа до выбора указанного неидентифицированного запроса доступа записи в качестве следующего доступа.
3. Контроллер памяти по п.2, в котором указанный компаратор дополнительно содержит логическую схему, которая сравнивает по меньшей мере часть указанной части, соответствующей адресу столбца указанного адреса считывания с соответствующей частью указанных частей, соответствующих адресу столбца, указанного множества адресов записи в указанном буфере; и указанный селектор доступа выбирает указанный запрос доступа считывания перед любым запросом доступа записи, если указанная часть, соответствующая адресу строки, указанного адреса считывания идентична указанной части, соответствующей адресу строки, указанного текущего доступа, а указанная часть указанной части, соответствующей адресу столбца, указанного адреса считывания отличается от указанных соответствующих частей указанных частей, соответствующих адресу столбца, указанных идентифицированных запросов доступа записи.
4. Способ управления доступом к системе динамического запоминающего устройства с произвольной выборкой, имеющей множество ячеек памяти, в котором к указанной системе динамического запоминающего устройства с произвольной выборкой обеспечивается доступ посредством сообщения адреса строки в указанную систему динамического запоминающего устройства с произвольной выборкой и затем сообщения указанной системе динамического запоминающего устройства с произвольной выборкой адреса столбца, причем указанная система динамического запоминающего устройства с произвольной выборкой обеспечивает доступ в множество ячеек, имеющих такой же адрес строки, путем изменения между доступами только адреса столбца, предусматривающий хранение в буфере адреса и связанных с ним данных для каждого из множества запросов доступа записи, причем каждый адрес из указанного множества запросов доступа содержит часть, соответствующую адресу строки, и часть, соответствующую адресу столбца, каждый адрес и связанные с ним данные хранятся в том порядке, в котором указанный контроллер памяти принимает указанные запросы доступа; осуществление первого доступа к указанной системе динамического запоминающего устройства с произвольной выборкой в адресе первой строки и адресе первого столбца; сравнение указанной части, соответствующей адресу первой строки, с указанной частью, соответствующей адресу строки каждого запроса доступа, хранимого в указанном буфере; если по меньшей мере один запрос доступа в указанном буфере имеет часть, соответствующую адресу строки, идентичную указанной части, соответствующей адресу строки, указанного первого доступа, выбор в качестве второго доступа в указанную систему динамического запоминающего устройства с произвольной выборкой самого раннего принятого запроса доступа указанного по меньшей мере одного запроса доступа, имеющего часть, соответствующую адресу строки, идентичную указанной части, соответствующей адресу строки, указанного первого доступа, причем указанный по меньшей мере один запрос доступа, имеющий идентичную часть, соответствующую адресу строки, выбирается перед более ранними запросами, имеющими неидентичные части, соответствующие адресу строки; и если ни один запрос доступа в указанном буфере не имеет части, соответствующей адресу строки, идентичной указанной части, соответствующей адресу строки, указанного первого доступа, выбор самого раннего принятого запроса в указанном буфере в качестве указанного второго доступа.
5. Способ по п.4, дополнительно предусматривающий сравнение части, соответствующей адресу строки, и по меньшей мере одного разряда части, соответствующей адресу столбца, запроса доступа считывания с частями, соответствующими адресу строки, и с соответствующим разрядом частей, соответствующих адресу столбца, указанного множества запросов доступа записи в указанном буфере; и если указанная часть, соответствующая адресу строки, указанного доступа считывания идентична части, соответствующей адресу строки, по меньшей мере одного из указанных запросов доступа записи, осуществление указанного доступа считывания до указанных доступов записи, имеющих идентичную часть, соответствующую адресу строки, если указанные соответствующие разряды указанных частей, соответствующих адресу столбца, отличаются; и осуществление доступа записи до указанного доступа считывания, если указанный по меньшей мере один разряд указанной части, соответствующей адресу столбца, указанного доступа считывания идентичен указанному по меньшей мере одному разряду указанной части, соответствующей адресу столбца, одного из указанных доступов записи.
6. Способ выбора следующего доступа в систему динамического запоминающего устройства с произвольной выборкой, имеющую запросы посланной записи в указанную систему динамического запоминающего устройства с произвольной выборкой, в котором по меньшей мере одна из посланных записей имеет адрес, направленный в ячейки памяти, имеющий адрес строки идентичный адресу строки текущего доступа в указанную систему динамического запоминающего устройства с произвольной выборкой, и по меньшей мере одна из указанных посланных записей имеет адрес, направленный в ячейку памяти, имеющую адрес строки, отличающийся от указанного адреса строки указанного текущего доступа, предусматривающий выбор доступа самой ранней принятой записи, имеющего идентичный адрес строки, в качестве следующего доступа до выбора доступа какой-либо записи, имеющего другой адрес строки; и если ни один доступ записи не имеет идентичного адреса строки, выбор доступа самой ранней записи, имеющей другой адрес строки, в качестве следующего доступа.
7. Буферная схема, которая разрешает принимать данные доступа записи в порядке простой очереди и хранить в множестве ячеек в указанной буферной схеме и которая разрешает выход данных доступа записи из указанной буферной схемы не в порядке простой очереди, в которой указанные данные доступа записи содержат адреса, которые идентифицируют ячейки памяти в системе страничной памяти, содержащая входной указатель, который идентифицирует следующую пустую одну из указанных ячеек буферной схемы для приема следующего входа данных; выходной указатель, который идентифицирует следующую полную одну из указанных ячеек буферной схемы в качестве источника следующего выхода; и схему управления указателями, которая независимо управляет указанным входным указателем и указанным выходным указателем, причем указанная схема управления указателями содержит распределитель приоритета, чувствительный к результату сравнения в отношении того идентичны ли части, соответствующие адресу страницы, указанных адресов указанных данных доступа записи с частью, соответствующей адресу страницы, ячейки памяти с текущим доступом в указанной системе страничной памяти, для выбора полной одной из множества полных указанных ячеек буферной схемы в качестве указанного источника указанного следующего выхода перед выбором неидентифицированной полной одной из указанных буферных ячеек, имеющих часть, соответствующие адресу страницы, отличающуюся от указанной части, соответствующей адресу страницы указанной ячейки памяти текущего доступа, даже в том случае, если данные доступа записи для указанной неидентифицированной полной одной из указанных ячеек буферной схемы были приняты в указанную буферную схему до данных доступа записи для указанной выбранной полной одной из указанных ячеек буферной схемы.
8. Буферная схема по п.7, в которой указанная система страничной памяти является динамическим запоминающим устройством с произвольной выборкой имеющим множество строк, причем каждая строка является страницей указанного динамического запоминающего устройства с произвольной выборкой.
RU97117589/09A 1995-03-31 1996-03-22 Контроллер памяти, который выполняет команды считывания и записи не в порядке простой очереди RU2157562C2 (ru)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US08/415,038 1995-03-31
US08/415,038 US5638534A (en) 1995-03-31 1995-03-31 Memory controller which executes read and write commands out of order
US08/414,948 US5666494A (en) 1995-03-31 1995-03-31 Queue management mechanism which allows entries to be processed in any order
US08/414,948 1995-03-31

Publications (2)

Publication Number Publication Date
RU97117589A true RU97117589A (ru) 1999-08-10
RU2157562C2 RU2157562C2 (ru) 2000-10-10

Family

ID=27022792

Family Applications (1)

Application Number Title Priority Date Filing Date
RU97117589/09A RU2157562C2 (ru) 1995-03-31 1996-03-22 Контроллер памяти, который выполняет команды считывания и записи не в порядке простой очереди

Country Status (10)

Country Link
EP (1) EP0838057B1 (ru)
JP (1) JPH0955081A (ru)
KR (1) KR100295187B1 (ru)
CN (1) CN1088215C (ru)
AU (1) AU693668B2 (ru)
DE (1) DE69625486T2 (ru)
RU (1) RU2157562C2 (ru)
SG (1) SG73403A1 (ru)
TW (1) TW388982B (ru)
WO (1) WO1996030838A1 (ru)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2353969C2 (ru) * 2006-03-20 2009-04-27 Леново (Сингапур) Пте. Лтд. Способ и устройство для привязки памяти компьютера к системной плате

Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5748539A (en) * 1997-03-05 1998-05-05 Sun Microsystems, Inc. Recursive multi-channel interface
US6145065A (en) * 1997-05-02 2000-11-07 Matsushita Electric Industrial Co., Ltd. Memory access buffer and reordering apparatus using priorities
GB9719047D0 (en) 1997-09-08 1997-11-12 Sgs Thomson Microelectronics Arbitration system
US6401167B1 (en) 1997-10-10 2002-06-04 Rambus Incorporated High performance cost optimized memory
AU9604698A (en) 1997-10-10 1999-05-03 Rambus Incorporated Method and apparatus for two step memory write operations
US6038646A (en) * 1998-01-23 2000-03-14 Sun Microsystems, Inc. Method and apparatus for enforcing ordered execution of reads and writes across a memory interface
JP4817477B2 (ja) * 1998-10-30 2011-11-16 富士通セミコンダクター株式会社 半導体記憶装置
GB2348717B (en) 1999-01-11 2003-08-06 Sgs Thomson Microelectronics Data flow control circuitry
EP1026595B1 (en) * 1999-01-11 2008-07-23 STMicroelectronics Limited Memory interface device and method for accessing memories
KR100287188B1 (ko) * 1999-04-06 2001-04-16 윤종용 데이터 처리속도 및 데이터 입출력핀의 효율을 향상시킬 수 있는 반도체 메모리장치 및 이의 독출기입 제어방법
EA001895B1 (ru) * 2001-02-15 2001-10-22 Лев Лазаревич Матвеев Способ получения, обработки и хранения ссылок на информационные источники, списков ссылок и полных копий информационных источников
US20040054877A1 (en) 2001-10-29 2004-03-18 Macy William W. Method and apparatus for shuffling data
US7469316B2 (en) 2003-02-10 2008-12-23 Intel Corporation Buffered writes and memory page control
AU2003900733A0 (en) * 2003-02-19 2003-03-06 Canon Kabushiki Kaisha Dynamic Reordering of Memory Requests
US7237074B2 (en) * 2003-06-13 2007-06-26 Sandisk Corporation Tracking cells for a memory system
US7076611B2 (en) * 2003-08-01 2006-07-11 Microsoft Corporation System and method for managing objects stored in a cache
US7484045B2 (en) 2004-03-30 2009-01-27 Intel Corporation Store performance in strongly-ordered microprocessor architecture
US20060112240A1 (en) * 2004-11-24 2006-05-25 Walker Robert M Priority scheme for executing commands in memories
US20070005868A1 (en) * 2005-06-30 2007-01-04 Osborne Randy B Method, apparatus and system for posted write buffer for memory with unidirectional full duplex interface
US9262326B2 (en) 2006-08-14 2016-02-16 Qualcomm Incorporated Method and apparatus to enable the cooperative signaling of a shared bus interrupt in a multi-rank memory subsystem
CN101299326B (zh) * 2007-05-14 2010-05-26 深圳艾科创新微电子有限公司 一种图形显示系统中变长显存预读系统及方法
US7890668B2 (en) * 2008-02-14 2011-02-15 International Business Machines Corporation Providing indirect data addressing in an input/output processing system where the indirect data address list is non-contiguous
US7848144B2 (en) * 2008-06-16 2010-12-07 Sandisk Corporation Reverse order page writing in flash memories
US20140219021A1 (en) * 2013-02-07 2014-08-07 Seagate Technology Llc Data protection for unexpected power loss
CN102945213B (zh) * 2012-09-24 2016-08-10 无锡众志和达数据计算股份有限公司 一种基于fpga的乱序内存控制器及其实现方法
US9021228B2 (en) 2013-02-01 2015-04-28 International Business Machines Corporation Managing out-of-order memory command execution from multiple queues while maintaining data coherency
CN113672529B (zh) * 2020-05-15 2025-06-20 恩智浦美国有限公司 用于直接存储器访问的系统和方法
CN115729475B (zh) * 2022-12-09 2025-07-18 重庆航天工业有限公司 一种实现存储器连续写入的方法
CN119621603B (zh) * 2025-02-17 2025-07-11 中科亿海微电子科技（苏州）有限公司 一种缓存一致性维护方法、装置和多核系统

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5727477A (en) * 1980-07-23 1982-02-13 Nec Corp Memory circuit
JPS59136859A (ja) * 1983-01-27 1984-08-06 Nec Corp バツフア制御装置
JP2714944B2 (ja) * 1987-08-05 1998-02-16 三菱電機株式会社 半導体記憶装置
US5335336A (en) * 1988-03-28 1994-08-02 Hitachi, Ltd. Memory device having refresh mode returning previous page address for resumed page mode
US5034917A (en) * 1988-05-26 1991-07-23 Bland Patrick M Computer system including a page mode memory with decreased access time and method of operation thereof
EP0425550B1 (en) * 1988-06-30 1995-01-04 Wang Laboratories, Inc. Memory control unit
US5022004A (en) * 1988-10-28 1991-06-04 Apollo Computer, Inc. Method and apparatus for DRAM memory performance enhancement
US5072420A (en) * 1989-03-16 1991-12-10 Western Digital Corporation FIFO control architecture and method for buffer memory access arbitration
US5206834A (en) * 1989-10-14 1993-04-27 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory device performing last in-first out operation and the method for controlling the same
JP2777247B2 (ja) * 1990-01-16 1998-07-16 三菱電機株式会社 半導体記憶装置およびキャッシュシステム
US5278967A (en) * 1990-08-31 1994-01-11 International Business Machines Corporation System for providing gapless data transfer from page-mode dynamic random access memories
US5325499A (en) * 1990-09-28 1994-06-28 Tandon Corporation Computer system including a write protection circuit for preventing illegal write operations and a write poster with improved memory
US5265236A (en) * 1990-11-29 1993-11-23 Sun Microsystems, Inc. Method and apparatus for increasing the speed of memory access in a virtual memory system having fast page mode
US5247643A (en) * 1991-01-08 1993-09-21 Ast Research, Inc. Memory control circuit for optimizing copy back/line fill operation in a copy back cache system
US5485589A (en) * 1991-12-31 1996-01-16 Dell Usa, L.P. Predictive addressing architecture
US5247355A (en) * 1992-06-11 1993-09-21 Northwest Starscan Limited Partnership Gridlocked method and system for video motion compensation
US5388247A (en) * 1993-05-14 1995-02-07 Digital Equipment Corporation History buffer control to reduce unnecessary allocations in a memory stream buffer
RU2032214C1 (ru) * 1993-05-28 1995-03-27 Научно-исследовательский институт микроприборов Контроллер обмена
US5524220A (en) * 1994-08-31 1996-06-04 Vlsi Technology, Inc. Memory subsystems having look-ahead instruction prefetch buffers and intelligent posted write buffers for increasing the throughput of digital computer systems
US5487049A (en) * 1994-11-23 1996-01-23 Samsung Semiconductor, Inc. Page-in, burst-out FIFO

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2353969C2 (ru) * 2006-03-20 2009-04-27 Леново (Сингапур) Пте. Лтд. Способ и устройство для привязки памяти компьютера к системной плате

Similar Documents

Publication Publication Date Title
RU97117589A (ru) Контроллер памяти, который выполняет команды считывания и записи не в порядке простой очереди
JP4360766B2 (ja) Ｄｒａｍキャッシュ・メモリ中のデータをリフレッシュする方法および装置
US5390308A (en) Method and apparatus for address mapping of dynamic random access memory
US6505287B2 (en) Virtual channel memory access controlling circuit
US6404691B1 (en) Semiconductor memory device for simple cache system
US5111386A (en) Cache contained type semiconductor memory device and operating method therefor
US4056845A (en) Memory access technique
US4809234A (en) Memory device including memories having different capacities
US6345348B2 (en) Memory system capable of supporting different memory devices and a memory device used therefor
JPH02503722A (ja) セツト連想メモリ
US6430672B1 (en) Method for performing address mapping using two lookup tables
KR960035270A (ko) 순서에 따르지 않고 판독 및 기입 명령을 실행하는 메모리 제어기
US20040133735A1 (en) Dram and dram refresh method
US20030120870A1 (en) System and method of data replacement in cache ways
EP1485919B1 (en) Method and system for maximizing dram memory bandwidth
US6542969B1 (en) Memory controller and a cache for accessing a main memory, and a system and a method for controlling the main memory
CN1822224A (zh) 能利用缓冲器刷新数据的存储器装置及其刷新方法
US6542958B1 (en) Software control of DRAM refresh to reduce power consumption in a data processing system
EP1523712B1 (en) A system, apparatus, and method for a flexible dram architecture
US6433786B1 (en) Memory architecture for video graphics environment
WO1999040515A1 (en) Real time dram page boundary adjustment
EP0473311A2 (en) Memory row redrive
US6094397A (en) Method and apparatus for addressing multi-bank memory
JP2636485B2 (ja) キャッシュ記憶装置
JP2000322894A (ja) 半導体記憶装置