[go: up one dir, main page]

RU2675301C1 - Binary numbers selection device - Google Patents

Binary numbers selection device Download PDF

Info

Publication number
RU2675301C1
RU2675301C1 RU2017140718A RU2017140718A RU2675301C1 RU 2675301 C1 RU2675301 C1 RU 2675301C1 RU 2017140718 A RU2017140718 A RU 2017140718A RU 2017140718 A RU2017140718 A RU 2017140718A RU 2675301 C1 RU2675301 C1 RU 2675301C1
Authority
RU
Russia
Prior art keywords
input
majority
selection
output
elements
Prior art date
Application number
RU2017140718A
Other languages
Russian (ru)
Inventor
Дмитрий Васильевич Андреев
Original Assignee
федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет"
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет" filed Critical федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет"
Priority to RU2017140718A priority Critical patent/RU2675301C1/en
Application granted granted Critical
Publication of RU2675301C1 publication Critical patent/RU2675301C1/en

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/02—Comparing digital values
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/06—Arrangements for sorting, selecting, merging, or comparing data on individual record carriers
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/30003—Arrangements for executing specific machine instructions
    • G06F9/30007—Arrangements for executing specific machine instructions to perform operations on data operands
    • G06F9/30021—Compare instructions, e.g. Greater-Than, Equal-To, MINMAX
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/20—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits characterised by logic function, e.g. AND, OR, NOR, NOT circuits
    • H03K19/23—Majority or minority circuits, i.e. giving output having the state of the majority or the minority of the inputs

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Software Systems (AREA)
  • Computing Systems (AREA)
  • Mathematical Physics (AREA)
  • Computational Mathematics (AREA)
  • Mathematical Analysis (AREA)
  • Mathematical Optimization (AREA)
  • Pure & Applied Mathematics (AREA)
  • Hardware Redundancy (AREA)

Abstract

FIELD: computer equipment.SUBSTANCE: invention relates to the field of computer technology and can be used to perform the selection and identification of the smaller, or the selection and identification of the larger, or the selection of an arbitrarily assigned of two n-bit binary numbers defined by binary signals. Device contains 5×n majority items and 2×n items are NOT.EFFECT: technical result is to reduce hardware costs.1 cl, 1 dwg, 1 tbl

Description

Изобретение относится к вычислительной технике и может быть использовано для построения средств автоматики, функциональных узлов систем управления и др.The invention relates to computer technology and can be used to build automation, functional units of control systems, etc.

Известны устройства селекции двоичных чисел (см., например, патент РФ 2300135, кл. G06F 7/02, 2007 г.), выполняющие селекцию большего из двух n-разрядных двоичных чисел, задаваемых двоичными сигналами.Known devices for the selection of binary numbers (see, for example, RF patent 2300135, class G06F 7/02, 2007), which selects the larger of the two n-bit binary numbers specified by binary signals.

К причине, препятствующей достижению указанного ниже технического результата при использовании известных устройств селекции двоичных чисел, относятся ограниченные функциональные возможности, обусловленные тем, что не выполняется идентификация большего, либо селекция и идентификация меньшего, либо селекция произвольно назначенного из двух n-разрядных двоичных чисел, задаваемых двоичными сигналами.The reason that impedes the achievement of the technical result indicated below when using known binary number selection devices includes limited functionality due to the fact that the identification of the larger one is not performed, either the selection and identification of the smaller one, or the selection of an arbitrarily assigned of two n-bit binary numbers specified binary signals.

Наиболее близким устройством того же назначения к заявленному изобретению по совокупности признаков является принятое за прототип устройство селекции двоичных чисел (патент РФ 2363038, кл. G06F 7/02, 2009 г.), которое содержит мажоритарные элементы, 2×n элементов НЕ и выполняет селекцию и идентификацию меньшего, либо селекцию и идентификацию большего, либо селекцию произвольно назначенного из двух n-разрядных двоичных чисел, задаваемых двоичными сигналами.The closest device of the same purpose to the claimed invention in terms of features is the binary number selection device adopted for the prototype (RF patent 2363038, CL G06F 7/02, 2009), which contains major elements, 2 × n elements NOT and performs selection and the identification of the smaller, or the selection and identification of the larger, or the selection of an arbitrarily assigned from two n-bit binary numbers specified by binary signals.

К причине, препятствующей достижению указанного ниже технического результата при использовании прототипа, относятся большие аппаратурные затраты, обусловленные тем, что прототип содержит 7×n мажоритарных элементов.The reason that impedes the achievement of the technical result indicated below when using the prototype includes high hardware costs due to the fact that the prototype contains 7 × n majority elements.

Техническим результатом изобретения является уменьшение аппаратурных затрат при сохранении функциональных возможностей прототипа.The technical result of the invention is to reduce hardware costs while maintaining the functionality of the prototype.

Указанный технический результат при осуществлении изобретения достигается тем, что в устройстве селекции двоичных чисел, содержащем n групп элементов, каждая из которых содержит пять мажоритарных элементов и два элемента НЕ, причем в j-й (

Figure 00000001
) группе первый вход пятого, третий вход и выход i-го (
Figure 00000002
) мажоритарных элементов соединены соответственно с выходом первого, первым входом (i+2)-го мажоритарных элементов и входом (3-i)-го элемента НЕ, а третий вход i-го мажоритарного элемента первой группы и второй вход i-го мажоритарного элемента j-й группы подключены соответственно к i-му и третьему настроечным входам устройства селекции двоичных чисел, j-й и (n+j)-й входы которого соединены соответственно с первыми входами первого и второго мажоритарных элементов j-й группы, особенность заключается в том, что в j-й группе выход i-го элемента НЕ, третий вход (i+2)-го и второй вход пятого мажоритарных элементов соединены соответственно с вторым входом (i+2)-го, выходом i-го мажоритарных элементов и входом первого элемента НЕ, выход (i+2)-го мажоритарного элемента предыдущей группы подключен к третьему входу i-го мажоритарного элемента последующей группы, а третий вход и выход пятого мажоритарного элемента j-й группы соединены соответственно с четвертым настроечным входом и j-ым выходом устройства селекции двоичных чисел.The specified technical result in the implementation of the invention is achieved by the fact that in the device for the selection of binary numbers containing n groups of elements, each of which contains five majority elements and two elements NOT, and in the jth (
Figure 00000001
) group the first input of the fifth, the third input and output of the i-th (
Figure 00000002
) of the majority elements are connected respectively to the output of the first, first input of the (i + 2) -th majority element and the input of the (3rd-i) -th element NOT, and the third input of the i-th majority element of the first group and the second input of the i-th majority element of the j-th group are connected respectively to the i-th and third tuning inputs of the binary number selection device, the j-th and (n + j) -th inputs of which are connected respectively to the first inputs of the first and second major elements of the j-th group, a feature is that in the j-th group the output of the i-th element is NOT, the third the stroke of the (i + 2) -th and second input of the fifth majority elements are connected respectively to the second input of the (i + 2) -th, output of the i-th majority elements and the input of the first element NOT, the output of the (i + 2) -th majority element of the previous groups is connected to the third input of the i-th majority element of the subsequent group, and the third input and output of the fifth majority element of the j-th group are connected respectively to the fourth tuning input and j-th output of the binary number selection device.

На чертеже представлена схема предлагаемого устройства селекции двоичных чисел.The drawing shows a diagram of the proposed device for the selection of binary numbers.

Устройство селекции двоичных чисел содержит мажоритарные элементы 111, …, 15n и элементы НЕ 211, …, 22n, которые сгруппированы в n групп так, что j-я (

Figure 00000003
) группа содержит элементы 11j, …, 15j, 21j, 22j, причем третий вход элемента 1ij (
Figure 00000004
), подключенного выходом к i-му входу элемента 15j, третьему входу элемента 1(i+2)j, входу элемента 2(3-i)j, и выход элемента 2ij соединены соответственно с первым и вторым входами элемента 1(i+2)j, выход элемента 1(i+2)k (
Figure 00000005
) подключен к третьему входу элемента 1i(k+1), а третий вход элемента 1i1, второй вход элемента 1ij, третий вход и выход элемента 15j соединены соответственно с i-ым, третьим, четвертым настроечными входами и j-ым выходом устройства селекции двоичных чисел, j-й и (n+j)-й входы которого подключены соответственно к первым входам элементов 11j и 12j.The binary number selection device contains the majority elements 1 11 , ..., 1 5n and the elements NOT 2 11 , ..., 2 2n , which are grouped into n groups so that the jth (
Figure 00000003
) the group contains the elements 1 1j , ..., 1 5j , 2 1j , 2 2j , and the third input of the element 1 ij (
Figure 00000004
) connected by the output to the i-th input of element 1 5j , the third input of element 1 (i + 2) j , the input of element 2 (3-i) j , and the output of element 2 ij are connected respectively to the first and second inputs of element 1 (i +2) j , the output of element 1 (i + 2) k (
Figure 00000005
) is connected to the third input of element 1 i (k + 1) , and the third input of element 1 i1 , the second input of element 1 ij , the third input and output of element 1 5j are connected respectively to the i-th, third, fourth tuning inputs and j-th the output of the binary number selection device, the jth and (n + j) th inputs of which are connected respectively to the first inputs of the elements 1 1j and 1 2j .

Работа предлагаемого устройства селекции двоичных чисел осуществляется следующим образом. На его первом, …, четвертом настроечных входах фиксируются соответственно необходимые двоичные сигналы ƒ1, …, ƒ4 ∈ {0,1}. На его первый, …, n-й и (n+1)-й, …, (n+n)-й входы подаются соответственно двоичные сигналы xn-1, …, x0 ∈ {0,1} и yn-1, …, y0 ∈ {0,1}, которые задают подлежащие обработке n-разрядные двоичные числа xn-1…x0 и yn-1…y0 (xn-1, yn-1 и х0, y0 определяют значения старших и младших разрядов соответственно). Сигнал на выходе мажоритарного элемента равен 1 (0) только тогда, когда на двух или на трех входах этого элемента действуют сигналы, равные 1 (0). Следовательно, если на одном из трех входов мажоритарного элемента фиксируется 1 (0), то этот элемент будет выполнять операцию ИЛИ (И) над сигналами, действующими на двух других его входах. На основании изложенного сигналы на выходах элементов 13j, 14j (

Figure 00000006
) и j-ом выходе предлагаемого устройства будут определяться выражениямиThe work of the proposed device for the selection of binary numbers is as follows. At its first, ..., fourth tuning inputs, the necessary binary signals ƒ 1 , ..., ƒ 4 ∈ {0,1} are fixed respectively. Binary signals x n-1 , ..., x 0 ∈ {0,1} and y n are given to its first, ..., nth and (n + 1) -th, ..., (n + n) -th inputs, respectively -1 , ..., y 0 ∈ {0,1}, which specify the n-bit binary numbers x n-1 ... x 0 and y n-1 ... y 0 (x n-1 , y n-1 and x 0 , y 0 determine the values of the high and low digits, respectively). The signal at the output of the majority element is 1 (0) only when signals equal to 1 (0) act on two or three inputs of this element. Therefore, if 1 (0) is fixed at one of the three inputs of the majority element, then this element will perform the OR (AND) operation on signals acting on its other two inputs. Based on the foregoing, the signals at the outputs of the elements 1 3j , 1 4j (
Figure 00000006
) and the jth output of the proposed device will be determined by the expressions

Figure 00000007
Figure 00000007

Figure 00000008
Figure 00000008

иand

Figure 00000009
Figure 00000009

где ∨,

Figure 00000010
,
Figure 00000011
, # есть символы операций ИЛИ, И, НЕ, Maj; z10=ƒ1; z20=ƒ2. В представленной ниже таблице приведены значения реализуемых выражениями (1), (2) функций на всех возможных наборах значений их аргументов.where ∨,
Figure 00000010
,
Figure 00000011
, # are operation symbols OR, AND, NOT, Maj; z 10 = ƒ 1 ; z 20 = ƒ 2 . The table below shows the values realized by expressions (1), (2) of functions on all possible sets of values of their arguments.

Figure 00000012
Figure 00000012

Анализ данных, приведенных в таблице, позволяет заключить, что при ƒ3=0: 1) z1j=0 (z2j=0) когда z1(j-1)=0 (z2(j-1)=0) или z1(j-1)=z2(j-1)=1 и xn-j<yn-j (z1(j-1)=z2(j-1)=1 и yn-j<xn-j); 2) z1j=1 (z2j=1) когда z1(j-1)=1 и z2(j-1)=0 (z2(j-1)=1 и z1(j-1)=0) или z1(j-1)=z2(j-1)=1 и xn-j≥yn-j (z1(j-1)=z2(j-1)=1 и yn-j≥xn-j); a также, что при ƒ3=1: 1) z1y=1 (z2y=1) когда z1(j-1)=1 (z2(j-1)=1) или z1(j-1)=z2(j-1)=0 и xn-j>yn-j (z1(j-1)=z2(j-1)=0 и yn-j>xn-j); 2) z1j=0 (z2j=0) когда z1(j-1)=0 и z2(j-1)=1 (z2(j-1)=0 и z1(j-1)=1) или z1(j-1)=z2(j-1)=0 и xn-j≤yn-j (z1(j-1)=z2(j-1)=0 и yn-j≤xn-j). Таким образом, при ƒ1=ƒ2=ƒ4=1, ƒ3=0 на первом и r-ом (

Figure 00000013
) выходах предлагаемого устройства с учетом (3) соответственно получимAn analysis of the data given in the table allows us to conclude that for ƒ 3 = 0: 1) z 1j = 0 (z 2j = 0) when z 1 (j-1) = 0 (z 2 (j-1) = 0) or z 1 (j-1) = z 2 (j-1) = 1 and x nj <y nj (z 1 (j-1) = z 2 (j-1) = 1 and y nj <x nj ); 2) z 1j = 1 (z 2j = 1) when z 1 (j-1) = 1 and z 2 (j-1) = 0 (z 2 (j-1) = 1 and z 1 (j-1) = 0) or z 1 (j-1) = z 2 (j-1) = 1 and x nj ≥y nj (z 1 (j-1) = z 2 (j-1) = 1 and y nj ≥x nj ); and also that for ƒ 3 = 1: 1) z 1y = 1 (z 2y = 1) when z 1 (j-1) = 1 (z 2 (j-1) = 1) or z 1 (j-1 ) = z 2 (j-1) = 0 and x nj > y nj (z 1 (j-1) = z 2 (j-1) = 0 and y nj > x nj ); 2) z 1j = 0 (z 2j = 0) when z 1 (j-1) = 0 and z 2 (j-1) = 1 (z 2 (j-1) = 0 and z 1 (j-1) = 1) or z 1 (j-1) = z 2 (j-1) = 0 and x nj ≤y nj (z 1 (j-1) = z 2 (j-1) = 0 and y nj ≤x nj ). Thus, for ƒ 1 = ƒ 2 = ƒ 4 = 1, ƒ 3 = 0 on the first and rth (
Figure 00000013
) the outputs of the proposed device, taking into account (3), respectively, we obtain

Figure 00000014
Figure 00000014

иand

Figure 00000015
Figure 00000015

Здесь и далее xn-1…xn-r+1 и yn-1…yn-r+1 - фрагменты n-разрядных двоичных чисел xn-1…х0 и yn-1…y0. Согласно (4), (5) предлагаемое устройство реализует операцию wn-1…w0=max(xn-1…x0, yn-1…y0) селекции большего из чисел xn-1…х0, yn-1…y0. При этом z1n=1 (z2n=1) когда xn-1…х0=max(xn-1…х0, yn-1…y0) (yn-1…y0=max(xn-1…xQ, yn-1…y0)), то есть предлагаемое устройство одновременно с селекцией выполняет идентификацию селектируемого числа. Если ƒ3=0, ƒ4=1 и ƒ1≠ƒ2, то согласно (3) и данных таблицы предлагаемое устройство воспроизводит операциюHereinafter, x n-1 ... x n-r + 1 and y n-1 ... y n-r + 1 are fragments of n-bit binary numbers x n-1 ... x 0 and y n-1 ... y 0 . According to (4), (5), the proposed device implements the operation w n-1 ... w 0 = max (x n-1 ... x 0 , y n-1 ... y 0 ) selecting the larger of the numbers x n-1 ... x 0 , y n-1 ... y 0 . Moreover, z 1n = 1 (z 2n = 1) when x n-1 ... x 0 = max (x n-1 ... x 0 , y n-1 ... y 0 ) (y n-1 ... y 0 = max ( x n-1 ... x Q , y n-1 ... y 0 )), that is, the proposed device simultaneously with the selection performs identification of the selected number. If ƒ 3 = 0, ƒ 4 = 1 and ƒ 1 ≠ ƒ 2 , then according to (3) and the table data, the proposed device reproduces the operation

Figure 00000016
Figure 00000016

селекции числа, назначенного сигналами ƒ1, ƒ2 (операцию мультиплексирования). Отметим, что wn-1…w0 - n-разрядное двоичное число, задаваемое двоичными сигналами w0, …, wn-1 ∈ {0,1} (wn-1 и w0 определяют значения старшего и младшего разрядов соответственно). При ƒ1=ƒ2=ƒ4=0, ƒ3=1 с учетом (3) имеемselection of the number assigned by the signals ƒ 1 , ƒ 2 (multiplexing operation). Note that w n-1 ... w 0 is an n-bit binary number defined by binary signals w 0 , ..., w n-1 ∈ {0,1} (w n-1 and w 0 determine the values of the high and low bits, respectively ) For ƒ 1 = ƒ 2 = ƒ 4 = 0, ƒ 3 = 1, taking into account (3), we have

Figure 00000017
Figure 00000017

Figure 00000018
Figure 00000018

Согласно (6), (7) предлагаемое устройство реализует операцию wn-1…w0=min(xn-1…х0, yn-1…y0) селекции меньшего из чисел xn-1…x0, yn-1…y0. При этом выполняется идентификация селектируемого числа, поскольку z1n=0 (z2n=0) когда xn-1…x0=min(xn-1…x0, yn-1…y0) (yn-1…y0=min(xn-1…x0, yn-1…y0)). Если ƒ3=1, ƒ4=0 и ƒ1≠ƒ2, то согласно (3) и данных таблицы предлагаемое устройство воспроизводит следующую операцию мультиплексирования:According to (6), (7), the proposed device implements the operation w n-1 ... w 0 = min (x n-1 ... x 0 , y n-1 ... y 0 ) selection of the smaller of the numbers x n-1 ... x 0 , y n-1 ... y 0 . In this case, the identification of the selected number is performed, since z 1n = 0 (z 2n = 0) when x n-1 ... x 0 = min (x n-1 ... x 0 , y n-1 ... y 0 ) (y n-1 ... y 0 = min (x n-1 ... x 0 , y n-1 ... y 0 )). If ƒ 3 = 1, ƒ 4 = 0 and ƒ 1 ≠ ƒ 2 , then according to (3) and the table data, the proposed device reproduces the following multiplexing operation:

Figure 00000019
Figure 00000019

Отметим, что указанное устройство содержит 5×n мажоритарных элементов и 2×n элементов НЕ.Note that this device contains 5 × n majority elements and 2 × n elements NOT.

Вышеизложенные сведения позволяют сделать вывод, что предлагаемое устройство выполняет селекцию и идентификацию меньшего, либо селекцию и идентификацию большего, либо селекцию произвольно назначенного из двух n-разрядных двоичных чисел, задаваемых двоичными сигналами, и обладает меньшими по сравнению с прототипом аппаратурными затратами.The above information allows us to conclude that the proposed device performs selection and identification of a smaller one, or selection and identification of a larger one, or selection of an arbitrarily assigned two n-bit binary numbers specified by binary signals, and has less hardware cost compared to the prototype.

Claims (1)

Устройство селекции двоичных чисел, содержащее n групп элементов, каждая из которых содержит пять мажоритарных элементов и два элемента НЕ, причем в j-й
Figure 00000020
группе первый вход пятого, третий вход и выход i-го
Figure 00000021
мажоритарных элементов соединены соответственно с выходом первого, первым входом (i+2)-го мажоритарных элементов и входом (3-i)-го элемента НЕ, а третий вход i-го мажоритарного элемента первой группы и второй вход i-го мажоритарного элемента j-й группы подключены соответственно к i-му и третьему настроечным входам устройства селекции двоичных чисел, j-й и (n+j)-й входы которого соединены соответственно с первыми входами первого и второго мажоритарных элементов j-й группы, отличающееся тем, что в j-й группе выход i-го элемента НЕ, третий вход (i+2)-го и второй вход пятого мажоритарных элементов соединены соответственно со вторым входом (i+2)-го, выходом i-го мажоритарных элементов и входом первого элемента НЕ, выход (i+2)-го мажоритарного элемента предыдущей группы подключен к третьему входу i-го мажоритарного элемента последующей группы, а третий вход и выход пятого мажоритарного элемента j-й группы соединены соответственно с четвертым настроечным входом и j-м выходом устройства селекции двоичных чисел.A binary number selection device containing n groups of elements, each of which contains five majority elements and two NOT elements, and in the jth
Figure 00000020
group the first input of the fifth, the third input and output of the i-th
Figure 00000021
majority elements are connected respectively to the output of the first, first input of the (i + 2) -th majority element and the input of the (3rd-i) -th element NOT, and the third input of the i-th majority element of the first group and the second input of the i-th majority element j -th groups are connected respectively to the i-th and third tuning inputs of the binary number selection device, the j-th and (n + j) -th inputs of which are connected respectively to the first inputs of the first and second major elements of the j-th group, characterized in that in the j-th group, the output of the i-th element is NOT, the third input of the (i + 2) -th and w The input of the fifth majority element is connected respectively to the second input of the (i + 2) -th, output of the i-th majority element and the input of the first element NOT, the output of the (i + 2) -th majority element of the previous group is connected to the third input of the i-th majority element of the subsequent group, and the third input and output of the fifth major element of the j-th group are connected respectively to the fourth tuning input and j-th output of the binary number selection device.
RU2017140718A 2017-11-22 2017-11-22 Binary numbers selection device RU2675301C1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
RU2017140718A RU2675301C1 (en) 2017-11-22 2017-11-22 Binary numbers selection device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
RU2017140718A RU2675301C1 (en) 2017-11-22 2017-11-22 Binary numbers selection device

Publications (1)

Publication Number Publication Date
RU2675301C1 true RU2675301C1 (en) 2018-12-18

Family

ID=64753195

Family Applications (1)

Application Number Title Priority Date Filing Date
RU2017140718A RU2675301C1 (en) 2017-11-22 2017-11-22 Binary numbers selection device

Country Status (1)

Country Link
RU (1) RU2675301C1 (en)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20010013048A1 (en) * 2000-01-06 2001-08-09 Imbert De Tremiolles Ghislain Method and circuits for performing the quick search of the minimum/maximum value among a set of numbers
RU2300135C1 (en) * 2006-01-10 2007-05-27 Государственное образовательное учреждение высшего профессионального образования "Ульяновский государственный технический университет" Device for selecting the greater one of two binary numbers
RU2363038C1 (en) * 2008-02-22 2009-07-27 Государственное образовательное учреждение высшего профессионального образования "Ульяновский государственный технический университет" Device for selecting binary numbers
RU2622841C1 (en) * 2016-01-11 2017-06-20 Олег Александрович Козелков Device for selecting extreme number of two binary numbers
US20170308354A1 (en) * 2016-04-26 2017-10-26 Imagination Technologies Limited Sorting Numbers in Hardware

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20010013048A1 (en) * 2000-01-06 2001-08-09 Imbert De Tremiolles Ghislain Method and circuits for performing the quick search of the minimum/maximum value among a set of numbers
RU2300135C1 (en) * 2006-01-10 2007-05-27 Государственное образовательное учреждение высшего профессионального образования "Ульяновский государственный технический университет" Device for selecting the greater one of two binary numbers
RU2363038C1 (en) * 2008-02-22 2009-07-27 Государственное образовательное учреждение высшего профессионального образования "Ульяновский государственный технический университет" Device for selecting binary numbers
RU2622841C1 (en) * 2016-01-11 2017-06-20 Олег Александрович Козелков Device for selecting extreme number of two binary numbers
US20170308354A1 (en) * 2016-04-26 2017-10-26 Imagination Technologies Limited Sorting Numbers in Hardware

Similar Documents

Publication Publication Date Title
RU2647639C1 (en) Logic converter
RU2701461C1 (en) Majority module
RU2363037C1 (en) Device for comparing binary numbers
RU2649296C1 (en) Comparator of binary numbers
RU2621281C1 (en) Logic converter
RU2363038C1 (en) Device for selecting binary numbers
RU2675301C1 (en) Binary numbers selection device
RU2393526C2 (en) Comparator of binary numbers
RU2703352C1 (en) Device for selecting binary numbers
RU2629451C1 (en) Logic converter
RU2704735C1 (en) Threshold module
RU2298220C1 (en) Device for comparing binary numbers
RU2641454C2 (en) Logic converter
RU2677371C1 (en) Binary numbers comparison device
RU2300135C1 (en) Device for selecting the greater one of two binary numbers
RU2701464C1 (en) Logic converter
RU2606311C2 (en) Selector of binary numbers
RU2420789C1 (en) Device for comparing binary numbers
RU2621376C1 (en) Logic module
RU2676891C1 (en) Device for selecting greater of binary numbers
RU2676888C1 (en) Logical module
RU2710877C1 (en) Majority module
RU2718209C1 (en) Logic module
RU2300130C1 (en) Device for selecting the lesser one of two binary numbers
RU2700557C1 (en) Logic converter

Legal Events

Date Code Title Description
MM4A The patent is invalid due to non-payment of fees

Effective date: 20191123