RU2580095C1

RU2580095C1 - Dynamic and-or logic element

Info

Publication number: RU2580095C1
Application number: RU2015105202/08A
Authority: RU
Inventors: Владимир Ануфриевич Лементуев
Priority date: 2015-02-17
Filing date: 2015-02-17
Publication date: 2016-04-10

Abstract

FIELD: computer engineering.

SUBSTANCE: invention relates to computer engineering and can be used for implementation of cascade logic devices of conveyor type. Technical result is achieved due to that a dynamic AND-OR logical element has clock 1, precharge 2 and logic 3 p-type transistors, n-type clock 4 transistor and a logic unit 5, comprising switch circuits 6, each of which consists of series-connected n-type transistors, logical inputs 7 of element, output 8 of logical unit 5, clock bus 9, which is also connected to gate of n-type clock 4 transistor, output 10 of element and antiphase clock bus 11.

EFFECT: technical result is simple design of dynamic logic element.

1 cl, 1 dwg

Description

Изобретение относится к области вычислительной техники и может быть использовано для реализации каскадных логических устройств конвейерного типа.The invention relates to the field of computer technology and can be used to implement cascade logical devices of the conveyor type.

Известен тактируемый логический элемент с функцией И-ИЛИ на КМДП транзисторах (Патент РФ №2368072, от 24.03.2008, МКИ H03K 19/01). В нем используются логический блок в виде ключевых цепей на транзисторах n-типа, тактовый, предзарядовый и логический транзисторы p-типа и тактовый транзистор n-типа Недостаток этого устройства - избыточная потребляемая мощность при переключении элемента в состояние логической 1 в следствие тока, протекающего через открытый предзарядовый транзистор p-типа. Наиболее близким техническим решением к предлагаемому является тактируемый логический элемент И-ИЛИ (Патент РФ №2515702, от 18.3.2014, МКИ H03K 19/20). Это устройство, принятое за прототип, содержит логический блок в виде ключевых цепей на транзисторах n-типа, тактовый, предзарядовый и логический транзисторы p-типа и тактовый транзистор n-типа. Недостаток этого устройства - избыточная сложность, как следствие наличия двух шин питания и двух тактовых шин.Known clocked logic element with an AND-OR function on KMDP transistors (RF Patent No. 2368072, dated 24.03.2008, MKI H03K 19/01). It uses a logic block in the form of key circuits on n-type transistors, clock, precharge and p-type logic transistors and an n-type clock transistor. The disadvantage of this device is the excessive power consumption when switching an element to logical 1 state due to the current flowing through open p-type precharge transistor. The closest technical solution to the proposed one is a clocked AND-OR logic element (RF Patent No. 2515702, dated 18.3.2014, MKI H03K 19/20). This device, taken as a prototype, contains a logic block in the form of key circuits on n-type transistors, a p-type clock, precharge and logic transistor, and an n-type clock transistor. The disadvantage of this device is the excessive complexity, as a result of the presence of two power buses and two clock buses.

Техническим результатом изобретения является упрощение устройства. Технический результат достигается тем, что динамический логический элемент И-ИЛИ, содержит тактовый, предзарядовый и логический транзисторы p-типа, тактовый транзистор n-типа и логический блок, содержащий ключевые цепи, включенные параллельно между выходом логического блока и тактовой шиной, к которой подключен также затвор тактового транзистора n-типа, каждая ключевая цепь состоит из последовательно соединенных транзисторов n-типа, затворы которых подключены к логическим входам элемента, логический транзистор p-типа, затвор которого соединен с выходом логического блока, включен между выходом элемента и противофазной тактовой шиной, тактовый транзистор p-типа, затвор которого соединен с противофазной тактовой шиной, включен последовательно с предзарядовым транзистором p-типа, затвор которого соединен с выходом элемента, а соединенные последовательно предзарядовый и тактовый транзисторы p-типа включены между выходом логического блока и тактовой шиной, а тактовый транзистор n-типа включен между выходом элемента и противофазной тактовой шиной.The technical result of the invention is to simplify the device. The technical result is achieved by the fact that the dynamic AND-OR logic element contains p-type clock, precharge and logic transistors, an n-type clock transistor and a logic block containing key circuits connected in parallel between the output of the logic block and the clock bus to which it is connected also an n-type clock transistor gate, each key circuit consists of n-type transistors connected in series, the gates of which are connected to the logic inputs of the element, a p-type logic transistor, whose gate dynamically connected with the output of the logic unit, connected between the output of the element and the antiphase clock bus, the p-type clock transistor, the gate of which is connected to the antiphase clock bus, is connected in series with the p-type precharge transistor, the gate of which is connected to the element output, and the pre-charge and p-type clock transistors are connected between the output of the logic unit and the clock bus, and an n-type clock transistor is connected between the element output and the antiphase clock bus.

Существенными отличительными признаками в указанной совокупности признаков является включение соединенных последовательно предзарядового и тактового транзисторов p-типа между выходом логического блока и тактовой шиной, а также включение тактового транзистора n-типа между выходом элемента и противофазной тактовой шиной. Наличие в предлагаемом устройстве перечисленных выше существенных признаков обеспечивает решение поставленной технической задачи - упрощение устройства. В устройстве-прототипе используются две шины питания и две тактовые шины. В заявленном устройстве две шины питания совмещены с тактовыми шинами, т.е. устройство содержит на две шины меньше.Significant distinguishing features in this set of features is the inclusion of p-type pre-charged and clock transistors connected in series between the output of the logic unit and the clock bus, as well as the inclusion of the n-type clock transistor between the element output and the out-of-phase clock bus. The presence in the proposed device of the above essential features provides a solution to the technical problem - the simplification of the device. The prototype device uses two power buses and two clock buses. In the claimed device, two power buses are combined with clock buses, i.e. the device contains two less buses.

На чертеже приведена принципиальная схема заявленного устройства на примере двух двухвходовых элементов И (элемента 2И-2ИЛИ).The drawing shows a schematic diagram of the claimed device on the example of two two-input elements And (element 2I-2OR).

Динамический логический элемент И-ИЛИ, содержит тактовый 1, предзарядовый 2 и логический 3 транзисторы p-типа, тактовый 4 транзистор n-типа и логический блок 5, содержащий ключевые цепи 6, каждая из которых состоит из последовательно соединенных транзисторов n-типа, затворы которых подключены к логическим входам 7 элемента, ключевые цепи 6 включены параллельно между выходом 8 логического блока 5 и тактовой шиной 9, к которой подключен также затвор тактового транзистора 4 n-типа, соединенные последовательно предзарядовый 2 и тактовый 1 транзисторы p-типа включены между выходом 8 логического блока 5 и тактовой шиной 9, логический транзистор 3 p-типа, затвор которого соединен с выходом 8 логического блока 5, включен между выходом 10 элемента и противофазной тактовой шиной 11, затворы предзарядового 2 и тактового 1 транзисторов p-типа подключены соответственно к выходу 10 элемента и к противофазной тактовой шине 11, а тактовый транзистор 4 n-типа включен между выходом 10 элемента и противофазной тактовой шиной 11.The dynamic AND-OR logic element contains clock 1, precharge 2 and logic 3 p-type transistors, clock 4 n-type transistors and logic block 5 containing key circuits 6, each of which consists of n-type transistors connected in series, gates which are connected to the logic inputs 7 of the element, the key circuits 6 are connected in parallel between the output 8 of the logic unit 5 and the clock bus 9, to which the gate of the n-type clock transistor 4 is also connected, the pre-charged 2 and clock 1 transistors p connected in series -types are connected between the output 8 of the logical unit 5 and the clock bus 9, the p-type logical transistor 3, the gate of which is connected to the output 8 of the logical unit 5, is connected between the output 10 of the element and the antiphase clock bus 11, the gates of the precharge 2 and the clock 1 of the transistors p -types are connected respectively to the output of the element 10 and to the anti-phase clock bus 11, and the clock transistor 4 of the n-type is connected between the output 10 of the element and the anti-phase clock bus 11.

Устройство работает следующим образом. В исходном состоянии - на первом полутакте, при положительном сигнале на тактовой шине 9 (на противофазной тактовой шине 11 нулевой сигнал) тактовый транзистор 4 n-типа открыт, логический транзистор 3 p-типа работает в инверсионном режиме и конденсатор 13, представляющий собой узловую нагрузку, разряжается до 0. Ключевые цепи 6 и 7 либо закрыты, либо работают в инверсионном режиме. Тактовый транзистор 1 p-типа открывается и конденсатор 12, являющийся узловой емкостью, через открытый предзарядовый транзистор 1 p-типа заряжается до напряжения питания. Логический транзистор 3 p-типа при этом закрывается. На первом полутакте на логических входах 7 устанавливаются сигналы, соответствующие выполняемой функции.The device operates as follows. In the initial state, on the first half-cycle, with a positive signal on the clock bus 9 (on the out-of-phase clock bus 11, the zero signal), the n-type clock transistor 4 is open, the p-type logic transistor 3 is in inverse mode and the capacitor 13, which is a node load , discharges to 0. Key circuits 6 and 7 are either closed or operate in inverse mode. The p-type clock transistor 1 opens and the capacitor 12, which is a node capacitance, is charged to the supply voltage through an open p-type pre-charge transistor 1. The p-type logic transistor 3 then closes. On the first half-cycle at the logic inputs 7, signals are set corresponding to the function performed.

На втором полутакте - на тактовую шину 9 поступает нулевой, а на противотактовую шину 11 с некоторой задержкой - положительный сигналы. Например, на противотактовую шину 11 поступает сигнал от тактовой шины 9 через инвертор. При этом за счет емкости затвор-исток транзистора 4 потенциал выхода 10 элемента понижается, а за счет тока стока того же транзистора повышается. Балланс этих токов должен приводить к сохранению нулевого потенциала выхода 10 элемента, или к его некоторому росту. Это достигается параметрами транзистора 4 и величиной задержки противофазной тактовой шины.In the second half-cycle, the zero signal is supplied to the clock bus 9, and positive signals are sent to the counter-clock bus 11 with some delay. For example, the signal from the clock bus 9 through the inverter is supplied to the counter-clock bus 11. In this case, due to the capacitance of the gate-source of the transistor 4, the potential of the output 10 of the element decreases, and due to the drain current of the same transistor increases. The balance of these currents should lead to the preservation of the zero potential of the output 10 of the element, or to some increase. This is achieved by the parameters of the transistor 4 and the delay value of the antiphase clock bus.

Тактовые транзисторы 1 и 4 при этом закрываются и подготавливает выход 10 устройства к формированию логического сигнала. При выполняемой функции по И равной 0 ключевые цепи 6 не проводят, и состояние выхода 8 логического блока 5 и выхода 10 устройства не изменяется и соответствует исходному - нулевому, поскольку логический транзистор 3 закрыт по затвору. Когда на затворы транзисторов n-типа хотя бы одной из ключевых цепей 6 поданы сигналы логической 1, что соответствует функции И равной 1, соответствующая ключевая цепь оказывается в проводящем состоянии и узловая емкость (конденсатор 12) выхода 8 логического блока 5 разряжается до нулевого уровня напряжения на тактовой шине 9. Логический транзистор 3 p-типа при этом открывается, и, поскольку на противофазной тактовой шине 11 напряжение питания, на выходе 10 элемента формируется сигнал логической 1.The clock transistors 1 and 4 are closed and prepares the output 10 of the device to the formation of a logical signal. When the function performed by AND equal to 0, the key circuits 6 are not carried out, and the state of the output 8 of the logic unit 5 and the output 10 of the device does not change and corresponds to the initial - zero, since the logic transistor 3 is closed by the gate. When logic 1 signals are applied to the gates of n-type transistors of at least one of the key circuits 6, which corresponds to the And function equal to 1, the corresponding key circuit is in the conductive state and the node capacitance (capacitor 12) of output 8 of the logic unit 5 is discharged to zero voltage level on the clock bus 9. The p-type logic transistor 3 then opens, and since the supply voltage is on the out-of-phase clock bus 11, a logic 1 signal is generated at the output 10 of the element.

При каскадном соединении логических элементов с целью повышения глубины логики тактовый транзистор 1 является общим для всех каскадов, что позволяет дополнительно упростить каскадное устройство.With a cascade connection of logic elements in order to increase the depth of logic, the clock transistor 1 is common to all cascades, which further simplifies the cascade device.

Claims

An AND-OR dynamic logic element containing p-type clock, precharge, and logic transistors, an n-type clock transistor, and a logic block containing key circuits connected in parallel between the output of the logic block and the clock bus, to which the gate of the n- clock transistor is also connected type, each key circuit consists of n-type transistors connected in series, the gates of which are connected to the logic inputs of the element, the p-type logical transistor, the gate of which is connected to the output of the logic block, includes n between the output of the element and the antiphase clock bus, the p-type clock transistor, the gate of which is connected to the antiphase clock bus, is connected in series with the p-type precharge transistor, the gate of which is connected to the element output, characterized in that the pre-charge and clock transistors p -types are connected between the output of the logic unit and the clock bus, and the n-type clock transistor is connected between the output of the element and the antiphase clock bus.