RU2207614C1

RU2207614C1 - Data input device

Info

Publication number: RU2207614C1
Application number: RU2001128038A
Authority: RU
Inventors: Е.Ф. Киселев; Ю.В. Крюков; С.С. Тимофеев; Ю.И. Ремешков
Original assignee: Федеральное государственное унитарное предприятие Научно-производственное предприятие "Полет"
Priority date: 2001-10-15
Filing date: 2001-10-15
Publication date: 2003-06-27

Abstract

FIELD: input devices; computer engineering. SUBSTANCE: device that can be used for building local-network simple- hardware controllers designed to reliably maintain exchange of both fixed- and variable-length messages whose length is a multiple of that of parallel-serial binary code fragment has receiver-decoder, pause detector, shift register, operation result readiness output, clock input and self-synchronizing series of binary code inputs. Novelty is introduction of modulo two check-up element, two NOT gates, three flip-flops, buffer register, and control unit. Proposed device makes it possible to convert self-synchronizing series of binary codes and to produce fragments of parallel-serial binary code along with fragment-ready and functioning-check signals. EFFECT: simplified design and enlarged functional capabilities of device. 1 cl, 3 dwg

Description

Изобретение относится к области вычислительной техники и предназначено для выполнения операции приема и преобразования самосинхронизирующегося последовательного двоичного кода RZ в параллельно-последовательный код с выдачей фрагментами (слогами) в сопровождении сигналов готовности фрагмента и готовности результата операции и формирования сигналов контроля функционирования (информационной ошибки при четном числе единиц в принятом коде и сбоя битовой синхронизации при длине (разрядности) принятого кода, не кратного длине фрагмента). The invention relates to the field of computer technology and is intended to perform the operation of receiving and converting a self-synchronizing serial binary code RZ into a parallel-serial code with the output of fragments (syllables) accompanied by signals of fragment readiness and readiness of the result of the operation and the formation of operation control signals (information error with an even number units in the received code and bit synchronization failure when the length (bit capacity) of the received code is not a multiple of the fragment length).

Изобретение может быть использовано при построении устройств для ввода информации типа [1] и контроллеров локальной сети (КЛС), например КЛС на основе ГОСТ 18977-79 и РТМ 1495-75 по протоколам, которые являются правилами обмена информацией между станциями локальной сети (СЛС) по мультиплексной и/или раздельным линиям связи сообщениями (самосинхронизирующимися последовательными двоичными кодами RZ в ряде длин {16 бит, 24 бит, 32 бит} младшими разрядами (битами) вперед и старшим разрядом контроля четности количества единиц в младших разрядах), разделенных между собою паузами Тп длительностью (4-40) периодов Т частоты следования импульсов битовой синхронизации передачи сообщения [2, с.57-64]. The invention can be used in the construction of devices for inputting information of the type [1] and controllers of a local area network (CLS), for example, CLS based on GOST 18977-79 and RTM 1495-75 according to protocols that are the rules for the exchange of information between stations of a local network (SLS) on multiplex and / or separate communication lines with messages (self-synchronizing sequential binary codes RZ in a series of lengths {16 bits, 24 bits, 32 bits} lower bits (bits) forward and the highest bit of parity of the number of units in the lower bits), divided x pauses between them of duration Tn (4-40) periods T pulse repetition bit synchronization message transmission [2, s.57-64].

В составе современной СЛС можно выделить (см., например, в [2] на с.221 рис. 5.9) ядро (содержит процессор или однокристальную электронную вычислительную машину (ЭВМ), схему синхронизации и начальной установки и комбинированную память (в общем случае содержит ОЗУ - оперативное запоминающее устройство, ДОЗУ - двухпортовое ОЗУ, ПЗУ - постоянное запоминающее устройство и РПЗУ - репрограммируемое ПЗУ), КЛС (содержит устройство для ввода информации типа [1] , устройство для вывода информации и устройство управления обменом (УУО) и синхронизацией (блок связи с подсистемой) для взаимосинхронизации и управления КЛС в целом), функционально ориентированные устройства для ввода-вывода информации в процессе взаимодействия СЛС с внешними объектами (пультом оператора, смежными системами, исполнительными устройствами, датчиками событий в объектах управления и т.п.), источник питания и системную магистраль (Q-BUS или ISA, или VМЕ либо другую) для обмена информацией между составными частями СЛС под управлением ЭВМ. As part of a modern SLS, one can distinguish (see, for example, [2] on p.221 of Fig. 5.9) a core (contains a processor or a single-chip electronic computer (computer), a synchronization and initial setup circuit, and a combined memory (in the general case, contains RAM - random access memory, DOS - dual-port RAM, ROM - read-only memory and RPZU - reprogrammable ROM), CLS (contains a device for inputting information of the type [1], a device for outputting information and an exchange control device (CID) and synchronization (block bound hi with the subsystem) for mutual synchronization and control of the CLS as a whole), functionally oriented devices for input-output of information during the interaction of the CLS with external objects (operator console, adjacent systems, actuators, event sensors in control objects, etc.), a power source and a system bus (Q-BUS or ISA, or VME or another) for the exchange of information between components of the SLS under computer control.

Для рационального распределения в СЛС функций между аппаратно-программными средствами устройство для ввода информации и устройство для вывода информации (как составные части КЛС, входящего в СЛС) должны с помощью УУО гибко управляться от ЭВМ и быть максимально инвариантными как к типу системной магистрали, так и протоколам локальной сети, т.е. при специализации КЛС основной варьируемой частью должно быть УУО. For a rational distribution of functions in the HFS between hardware and software, a device for inputting information and a device for outputting information (as components of a HFL included in a HFL) should be flexibly controlled by a computer from the computer and be as invariant as possible as to the type of system bus or LAN protocols, i.e. with specialization of CLS, the main variable part should be the ATO.

В устройствах для ввода информации типа [1] каждой операции приема и преобразования сообщения должна предшествовать процедура обнаружения паузы для подготовки устройства к выполнению очередной операции, а процесс выполнения каждой операции следует контролировать, например формировать сигналы информационной ошибки при четном числе единиц в принятом коде и сбоя битовой синхронизации при отклонении разрядности входного кода от выбранного ряда длин. In devices for inputting information such as [1] of each operation of receiving and converting a message, a pause detection procedure must be preceded to prepare the device for the next operation, and the process of each operation should be monitored, for example, generating information error signals with an even number of units in the received code and failure bit synchronization when the bit depth of the input code deviates from the selected series of lengths.

В этой связи создание простого устройства для ввода информации с широкими функциональными возможностями, обеспечивающими гибкую управляемость от ЭВМ при максимальной независимости от типа системной магистрали и способов обмена информацией между ЭВМ и составными частями КЛС, представляет, на наш взгляд, актуальную техническую задачу, разрешение которой позволит повысить качество разрабатываемых КЛС, в том числе и устройств типа [1], поддерживающих в локальной сети при минимальных аппаратурных затратах высокую достоверность функционирования при обмене самосинхронизирующимися последовательными двоичными кодами в выбранном ряде длин, например в битовом ряде
{n}={8xq}, (1)
где х - здесь и далее знак арифметической операции умножения;
q= 1, 2, . . ., m, т.е. q - целое число, изменяющееся от 1 до m включительно.In this regard, the creation of a simple device for inputting information with wide functional capabilities, providing flexible controllability from computers with maximum independence on the type of system backbone and methods of exchanging information between computers and components of the CLS, represents, in our opinion, an urgent technical problem, the resolution of which will allow to improve the quality of the developed CLS, including devices of the type [1], which support high reliability of the functionality in the local network with minimal hardware costs when exchanging self-synchronizing sequential binary codes in a selected number of lengths, for example, in a bit series
{n} = {8xq}, (1)
where x is hereinafter the sign of the arithmetic operation of multiplication;
q = 1, 2,. . ., m, i.e. q is an integer ranging from 1 to m inclusive.

Следует отметить, что в локальных сетях в качестве самосинхронизирующихся кодов наиболее часто используются манчестерский код и код RZ [3, с. 30-36], а при построении цифровой аппаратуры для экономии оборудования используют для передачи также параллельно-последовательный код (его также называют последовательно-параллельным кодом) [4, с.66-69]. It should be noted that in local networks, the Manchester code and the RZ code are most often used as self-synchronizing codes [3, p. 30-36], and when building digital equipment to save equipment, a parallel-serial code is also used for transmission (it is also called a serial-parallel code) [4, p. 66-69].

Достоверность функционирования - свойство цифрового устройства, характеризующее способность средств контроля признать выходной результат работы устройства правильным или ошибочным с помощью аппаратно-программных средств контроля [5, с.6], обеспечивающих его контролепригодность. Контролепригодность - свойство устройства, обуславливающее приспособленность контроля его технического состояния в процессе изготовления и эксплуатации [5, с.153]. Именно контролепригодность дает возможность получить на практике необходимую достоверность функционирования систем передачи, обработки информации и управления [6, с.12], которые в современной аппаратуре являются также станциями (или абонентами) локальных сетей. Reliability of operation is a property of a digital device that characterizes the ability of controls to recognize the output of a device as correct or erroneous with the help of hardware-software controls [5, p.6], which ensure its suitability. Controllability - a property of a device that determines the adaptability of control of its technical condition during manufacturing and operation [5, p.153]. It is precisely controllability that makes it possible to obtain in practice the necessary reliability of the operation of transmission, information processing and control systems [6, p.12], which in modern equipment are also stations (or subscribers) of local networks.

Основным недостатком известных устройств [7-9] для применения их в современном КЛС является узкая специализация или ограниченность их функциональных возможностей. The main disadvantage of the known devices [7-9] for their use in modern CLS is the narrow specialization or limited functionality.

Так, устройство [7] , содержащее генератор импульсов, информационный регистр, блок формирования сдвигов и блок выдачи кода, и устройство [8], содержащее блоки буферной памяти, счетчик, мультиплексор, дешифратор, регистр сдвига, триггер, генератор импульсов и элемент И, специализированы узко так, что устройство [7] выполняет функцию преобразования содержимого информационного регистра в последовательный двухразрядный код, кодирующий каждый бит информационного регистра, устройство [8] выполняет функцию последовательного переноса содержимого каждого из блоков буферной памяти в сдвиговый регистр для передачи в ЭВМ, а многоканальное устройство [9] для приема и преобразования самосинхронизирующихся последовательных двоичных кодов при значительной сложности (содержит многоканальный коммутатор-приемник сигналов входных кодов, генератор импульсов, управляемый делитель частоты, три регистра сдвига, пять регистров, декодер, счетчик, триггер и элемент И-НЕ) обладает ограниченными функциональными возможностями, поскольку работает с кодами фиксированной длины без встроенных средств контроля функционирования. So, a device [7] containing a pulse generator, an information register, a block for generating shifts and a code issuing unit, and a device [8] containing blocks of a buffer memory, a counter, a multiplexer, a decoder, a shift register, a trigger, a pulse generator, and an And element, narrowly specialized so that the device [7] performs the function of converting the contents of the information register into a serial two-bit code encoding each bit of the information register, the device [8] performs the function of sequentially transferring the contents to each of the buffer memory blocks into a shift register for transmission to a computer, and a multi-channel device [9] for receiving and converting self-synchronizing serial binary codes with significant complexity (contains a multi-channel switch-receiver of input code signals, a pulse generator, a controlled frequency divider, three shift registers , five registers, a decoder, a counter, a trigger and an NAND element) has limited functionality, since it works with fixed-length codes without built-in tools control of functioning.

Из известных технических решений наиболее близким к предлагаемому является устройство для ввода информации [1] , содержащее приемник-декодер (демодулятор), формирователь одиночных импульсов, обнаружитель паузы, выполненный как специализированный счетчик, (n+1)-разрядный регистр сдвига, функционирующий со сдвигом вправо, дешифратор адреса, выходы информационной и управляющей групп, соединенные соответственно с информационной группой выходов регистра сдвига и выходами дешифратора, выход готовности результата операции, соединенный с выходом младшего разряда регистра сдвига и стробирующим входом дешифратора, информационные входы которого соединены с байтовой адресной группой выходов регистра сдвига, тактовый вход, соединенный с тактовыми входами формирователя одиночных импульсов и обнаружителя паузы, и входы самосинхронизирующегося последовательного двоичного кода, соединенные с информационными входами приемника-декодера, информационный выход последовательного двоичного кода которого соединен с информационным входом регистра сдвига, тактовый вход которого соединен с выходом формирователя одиночных импульсов, вход запуска которого соединен с выходом битовой синхронизации приемника-декодера и входом установки в режим обнаружения обнаружителя паузы, первый и второй выходы которого соединены соответственно с входами установки регистра сдвига в режим преобразования и начальное состояние: старший разряд в "1", а остальные разряды в "0". Of the known technical solutions, the closest to the proposed one is an information input device [1], comprising a receiver-decoder (demodulator), a single pulse shaper, a pause detector configured as a specialized counter, an (n + 1) -bit shift register operating with a shift to the right, the address decoder, the outputs of the information and control groups, respectively connected to the information group of the outputs of the shift register and the outputs of the decoder, the readiness output of the operation result, connected to the output the low-order bit of the shift register and the gate input of the decoder, the information inputs of which are connected to the byte address group of the outputs of the shift register, the clock input connected to the clock inputs of the single pulse shaper and the pause detector, and the inputs of the self-synchronizing serial binary code connected to the information inputs of the receiver-decoder the information output of the serial binary code of which is connected to the information input of the shift register, the clock input of which is connected is connected to the output of a single pulse shaper, the start input of which is connected to the bit-synchronization output of the receiver-decoder and the installation input to the pause detector detection mode, the first and second outputs of which are connected respectively to the inputs of the shift register setting to the conversion mode and the initial state: 1 ", and the remaining bits are at" 0 ".

Устройство [1] реализовано при n=32 и работает следующим образом. По входным сигналам самосинхронизирующегося последовательного двоичного кода RZ, соответствующим ГОСТ 18977-73 (в настоящее время действует аналогичный ГОСТ 18977-79), приемник-декодер в течение Т/2 каждого периода Т частоты битовой синхронизации формирует сигнал последовательного двоичного кода и импульс битовой синхронизации, по каждому из которых обнаружитель паузы устанавливается в исходное состояние режима обнаружения, а формирователь одиночных импульсов формирует сдвиговый импульс, совпадающий с одним из тактовых импульсов, по окончании которого в регистр сдвига принимается очередной бит последовательного двоичного кода. При наступлении паузы Тп=4Т (где Т - период частоты следования импульсов битовой синхронизации) в каждом четвертом периоде Т обнаружитель паузы вырабатывает с перекрытием во времени широкий импульс установки регистра сдвига в режим преобразования и узкий импульс установки регистра сдвига в начальное состояние "10...0". По окончании этих импульсов регистр сдвига готов к выполнению очередной операции преобразования, которая начинается с поступлением на него сигнала последовательного двоичного кода от приемника-декодера и последовательности П сдвиговых импульсов от формирователя одиночных импульсов, число которых должно быть всегда равно длине преобразования n=32. При поступлении последовательная информация принимается со сдвигом вправо в регистр сдвига по последовательности П сдвиговых импульсов, после окончания 32-го из которых регистр сдвига заполняется и переходит в режим хранения, что отмечается установкой его младшего разряда, выставляющего сигнал готовности результата, совпадающий началом с паузой, длительность которой Тп=4Т. По сигналу готовности дешифратор активизирует одну из линий управляющей группы выходов, по сигналу которой абонент (приемник) смежной системы считывает информацию с информационной группы выходов устройства. В четвертом такте Т паузы обнаружитель формирует сигналы установки режима преобразования и начального состояния, по которым регистр сдвига переходит в начальное состояние режима преобразования и начальное состояние и снимает сигнал готовности результата операции, длительность Т1г которого определяется выражением
3T<T1г<4T. (2)
Если в процессе выполнения операции приема и преобразования происходит сбой, например отклонение битовой синхронизации от длины n=32 в сторону уменьшения при П<n или увеличения при П>n, то сигнал готовности в первом случае не вырабатывается (регистр сдвига не заполняется), а во втором случае выставляется и может произойти съем абонентом некорректной информации. Кроме того, при n=П может быть принята информация с ошибкой, которая также снимется абонентом. Таким образом, в процессе функционирования устройства [1] в двух случаях из трех может произойти ввод ошибочной информации.The device [1] is implemented at n = 32 and works as follows. According to the input signals of the self-synchronizing serial binary code RZ, corresponding to GOST 18977-73 (currently the same applies to GOST 18977-79), the receiver-decoder generates a serial binary code signal and a bit synchronization pulse during T / 2 of each period T of the bit synchronization frequency, for each of which the pause detector is set to the initial state of the detection mode, and the single pulse shaper generates a shear pulse that coincides with one of the clock pulses, and which the next bit of the serial binary code is received in the shift register. When a pause occurs Tn = 4T (where T is the period of the pulse synchronization pulse repetition rate) in every fourth period T, the pause detector generates, with time overlap, a wide pulse to set the shift register to the conversion mode and a narrow pulse to set the shift register to the initial state "10 .. .0 ". At the end of these pulses, the shift register is ready to perform the next conversion operation, which begins with the arrival of a serial binary code signal from the receiver-decoder and a sequence of P shift pulses from the single pulse shaper, the number of which should always be equal to the conversion length n = 32. Upon receipt, sequential information is received with a shift to the right in the shift register according to the sequence of P shear pulses, after the 32nd of which the shift register is filled and goes into storage mode, which is noted by setting its low order, which sets the result ready signal, which coincides with the start, whose duration is Tn = 4T. By the ready signal, the decoder activates one of the lines of the control group of outputs, by the signal of which the subscriber (receiver) of the adjacent system reads information from the information group of the device outputs. In the fourth step T of the pause, the detector generates the signals for setting the conversion mode and the initial state, according to which the shift register goes into the initial state of the conversion mode and the initial state and removes the signal of readiness of the result of the operation, the duration of which is determined by the expression
3T <T1g <4T. (2)
If a failure occurs during the reception and conversion operation, for example, the bit synchronization deviates from the length n = 32 to the side of decreasing at P <n or increasing at P> n, then the ready signal is not generated in the first case (the shift register is not filled), but in the second case, it is exposed and the subscriber may receive incorrect information. In addition, with n = P, error information can be received, which is also removed by the subscriber. Thus, during the operation of the device [1] in two cases out of three, erroneous information can be entered.

Основным недостатком устройства [1] является его аппаратурная сложность и ограниченность функциональных возможностей (согласно описанию устройства [1] его дешифратор производит раскодирование восьми разрядов, т.е. в общем случае при байтовом адресе дешифратор устройства [1] должен иметь 256 выходов), что обусловлено как отсутствием возможности ввода входного кода в ряде длин (например, ряде (1)) и контроля его функционирования, так и тем, что в современных КЛС функция передачи вводимой информации в смежную систему принадлежит не устройству для ввода информации, а осуществляется ЭВМ с помощью УУО и функционально ориентированных устройств ввода-вывода информации. The main disadvantage of the device [1] is its hardware complexity and limited functionality (according to the description of the device [1], its decoder decodes eight bits, that is, in the general case, with a byte address, the decoder of the device [1] must have 256 outputs), which due to both the lack of the ability to enter an input code in a number of lengths (for example, a number of (1)) and control of its functioning, and the fact that in modern CLS the function of transmitting input information to an adjacent system does not belong to a device for input information, and the computer is carried out via ATO and functionally oriented input-output devices.

Предлагаемым изобретением решается задача упрощения устройства и расширения его функциональных возможностей за счет обеспечения возможности приема и преобразования самосинхронизирующегося последовательного двоичного кода в ряде длин с выдачей фрагментами в параллельно-последовательном коде в сопровождении сигнала готовности каждого фрагмента, а также формирования сигналов контроля функционирования устройства (информационной ошибки при четном числе единиц в принятом коде и сбоя битовой синхронизации при отклонении разрядности входного кода от выбранного битового ряда длин, например типа (1)) и формирования сигнала готовности результата операции с помощью обнаружения паузы с программируемым порогом. The present invention solves the problem of simplifying the device and expanding its functionality by providing the possibility of receiving and converting a self-synchronizing serial binary code in a number of lengths with the output of fragments in a parallel-serial code accompanied by a ready signal for each fragment, as well as the formation of control signals for the functioning of the device (information error with an even number of units in the received code and a bit synchronization failure with a bit deviation Source Code to the selected bit number of lengths, for example of type (1)) and a signal operation result ready by detecting pauses with programmable threshold.

Для достижения этого технического результата в устройство для ввода информации, содержащее приемник-декодер, обнаружитель паузы, регистр сдвига, выход готовности результата операции, тактовый вход и входы самосинхронизирующегося последовательного двоичного кода, являющиеся информационными входами приемника-декодера, введены элемент контроля по модулю два, два элемента НЕ, три триггера, буферный регистр, блок управления, первый и второй выходы которого соединен с тактовым входом буферного регистра и выходом результата операции, программируемый кодовый вход порога обнаружения паузы, соединенный с кодовым входом обнаружителя паузы, выход фрагмента параллельно-последовательного двоичного кода, соединенный с кодовым входом элемента контроля по модулю два и кодовым выходом буферного регистра, входы сигналов начального сброса, сброса готовности результата операции и строба чтения фрагмента, выход информационной ошибки и выходы сбоя битовой синхронизации и готовности фрагмента, соединенные соответственно с третьим и четвертым выходами блока управления, первый вход которого соединен с выходом первого младшего разряда регистра сдвига, информационный выход приемника-декодера через первый элемент НЕ связан с асинхронным инверсным входом установки первого триггера, выход которого соединен с информационным входом второго триггера, тактовый вход которого соединен с тактовым входом регистра сдвига, выходом второго элемента НЕ и входом установки в режим обнаружения обнаружителя паузы, первый выход которого соединен с асинхронными инверсными входами сброса регистра сдвига и установки второго триггера, выход которого соединен с информационным последовательным входом регистра сдвига и входом старшего разряда буферного регистра, входы младших разрядов которого соединены с выходами старших разрядов регистра сдвига, второй вход блока управления соединен с выходом нулевого младшего разряда регистра сдвига и входом управления синхронным режимом параллельная запись/сдвиг вправо регистра сдвига, информационный параллельный вход которого соединен с входом кода константы устройства, у которого старший разряд единица, а остальные разряды нули, информационный вход первого триггера соединен с шиной ЛОГИЧЕСКОГО "0" устройства, тактовый вход которого соединен с тактовым входом обнаружителя паузы, выход информационной ошибки устройства соединен с выходом третьего триггера и битовым входом элемента контроля по модулю два, выход которого соединен с информационным входом третьего триггера, асинхронный инверсный вход установки которого соединен с пятым выходом блока управления, третий вход которого соединен с вторым выходом обнаружителя паузы, который содержит два выхода, входы установки в режим обнаружения, тактовый, установки в состояние паузы, первый элемент И-НЕ, вычитающий счетчик, три элемента ИЛИ и кодовый вход, который соединен с информационным параллельным входом вычитающего счетчика, выходы старших разрядов которого соединены с входами первого элемента ИЛИ, выход которого соединен с первыми входами второго и третьего элементов ИЛИ, второй вход второго элемента ИЛИ соединен с выходом младшего разряда вычитающего счетчика, асинхронный инверсный вход записи которого соединен с входом установки в режим обнаружения обнаружителя, тактовый вход которого соединен с первым входом первого элемента И-НЕ, второй вход которого соединен с выходом второго элемента ИЛИ и первым выходом обнаружителя, второй выход которого соединен с выходом третьего элемента ИЛИ, второй вход которого соединен с выходом первого элемента И-НЕ и счетным входом вычитающего счетчика, асинхронный вход сброса которого соединен с входом установки в режим паузы обнаружителя, четвертым входом блока управления и входом начального сброса устройства, вход сброса готовности результата операции которого соединен с пятым входом блока управления, шестой вход которого соединен с входом строба чтения устройства, инверсным входом разрешения кодового выхода буферного регистра и тактовым входом третьего триггера, выход битовой синхронизации приемника-декодера соединен с входом второго элемента НЕ, тактовым входом второго триггера и седьмым входом блока управления, который содержит семь входов, пять выходов, четвертый, пятый и шестой триггеры, элемент ИЛИ-НЕ, второй, третий и четвертый элементы И-НЕ, два элемента И, третий элемент НЕ и четвертый элемент ИЛИ, причем выход второго элемента И-НЕ соединен с первым входом первого элемента И и тактовым входом четвертого триггера, информационный вход которого соединен с шиной ЛОГИЧЕСКОГО "0" блока управления, выход четвертого элемента ИЛИ соединен с асинхронным инверсным входом сброса пятого триггера, шина ЛОГИЧЕСКОЙ "1" блока управления соединена с информационным входом шестого триггера, тактовый вход которого соединен с выходом третьего элемента И-НЕ и первым выходом блока управления, второй выход которого соединен с выходом четвертого триггера и первым входом второго элемента И-НЕ, второй вход которого соединен с первым входом блока управления, второй вход которого соединен с первым входом четвертого элемента И-НЕ и связан через третий элемент НЕ с первым входом четвертого элемента ИЛИ, второй вход которого соединен с третьим входом блока управления, асинхронным инверсным входом установки четвертого триггера и первым входом третьего элемента И-НЕ, второй вход которого соединен с выходом четвертого элемента И-НЕ, выходы пятого и шестого триггеров соединены соответственно с третьим и четвертым выходами блока управления, четвертый и пятый входы которого соединены с входами элемента ИЛИ-НЕ, выход которого соединен с асинхронным инверсным входом сброса четвертого триггера и вторым входом первого элемента И, выход которого соединен асинхронным инверсным входом установки пятого триггера, первым входом второго элемента И и пятым выходом блока управления, асинхронный инверсный вход сброса шестого триггера соединен с выходом второго элемента И, второй вход которого соединен с шестым входом блока управления, седьмой вход которого соединен с третьим входом второго элемента И-НЕ и вторым входом четвертого элемента И-НЕ. To achieve this technical result, a control element modulo two is introduced into a device for inputting information containing a receiver-decoder, a pause detector, a shift register, a readiness output of the operation result, a clock input and inputs of a self-synchronizing serial binary code, which are information inputs of a receiver-decoder, two NOT elements, three triggers, a buffer register, a control unit, the first and second outputs of which are connected to the clock input of the buffer register and the output of the operation result, program mummable pause detection threshold code input connected to the pause detector code input, parallel-serial binary code fragment output, connected to the modulo two control code input and buffer register code output, initial reset signal inputs, operation result readiness reset and fragment read strobe , information error output and outputs of bit synchronization failure and fragment availability, respectively connected to the third and fourth outputs of the control unit, the first input to connected to the output of the first low order bit of the shift register, the information output of the receiver-decoder through the first element is NOT connected to the asynchronous inverse input of the installation of the first trigger, the output of which is connected to the information input of the second trigger, the clock input of which is connected to the clock input of the shift register, the output of the second element NOT and the installation input is in the pause detector detection mode, the first output of which is connected to the asynchronous inverse inputs of the shift register reset and the installation of the second trigger, you the stroke of which is connected to the serial input of the shift register and the input of the highest bit of the buffer register, the inputs of the least significant bits of which are connected to the outputs of the highest bits of the shift register, the second input of the control unit is connected to the output of the lower zero bit of the shift register and the synchronous mode control input parallel write / shift to the right the shift register, the parallel information input of which is connected to the input of the constant code of the device, in which the highest digit is one, and the remaining digits are zero and, the information input of the first trigger is connected to the LOGIC "0" bus of the device, the clock input of which is connected to the clock input of the pause detector, the information error output of the device is connected to the output of the third trigger and the bit input of the control element modulo two, the output of which is connected to the information input of the third a trigger, the asynchronous inverse input of the installation of which is connected to the fifth output of the control unit, the third input of which is connected to the second output of the pause detector, which contains two outputs, the inputs are set to detection mode, clock, pause, the first AND-NOT element, subtracting the counter, three OR elements and a code input that is connected to the information parallel input of the subtracting counter, the senior bits of which are connected to the inputs of the first OR, the output of which connected to the first inputs of the second and third OR elements, the second input of the second OR element is connected to the low-order output of the subtracting counter, the asynchronous inverse recording input of which is connected to the setup input detector, the clock input of which is connected to the first input of the first AND element, the second input of which is connected to the output of the second OR element and the first output of the detector, the second output of which is connected to the output of the third OR element, the second input of which is connected to the output of the first AND element NOT and the counting input of the subtracting counter, the asynchronous reset input of which is connected to the installation input in the detector pause mode, the fourth input of the control unit and the input of the initial reset of the device, the readiness reset input the operation of which is connected to the fifth input of the control unit, the sixth input of which is connected to the input of the reading gate of the device, the inverse of the enable enable code output of the buffer register and the clock input of the third trigger, the bit synchronization output of the receiver-decoder is connected to the input of the second element NOT, the clock input of the second trigger and the seventh input of the control unit, which contains seven inputs, five outputs, the fourth, fifth and sixth triggers, an OR-NOT element, the second, third and fourth AND-NOT elements, two AND elements, three the third element is NOT and the fourth element is OR, and the output of the second AND element is NOT connected to the first input of the first AND element and the clock input of the fourth trigger, the information input of which is connected to the LOGIC "0" bus of the control unit, the output of the fourth OR element is connected to the asynchronous inverse input the reset of the fifth trigger, the LOGIC "1" bus of the control unit is connected to the information input of the sixth trigger, the clock input of which is connected to the output of the third AND-NOT element and the first output of the control unit, the second output of which connected to the output of the fourth trigger and the first input of the second AND-NOT element, the second input of which is connected to the first input of the control unit, the second input of which is connected to the first input of the fourth AND-NOT element and connected through the third element NOT to the first input of the fourth OR element, the second the input of which is connected to the third input of the control unit, the asynchronous inverse input of the fourth trigger installation and the first input of the third AND-NOT element, the second input of which is connected to the output of the fourth AND-NOT element, the outputs of the fifth and sixth three gegers are connected respectively to the third and fourth outputs of the control unit, the fourth and fifth inputs of which are connected to the inputs of the OR-NOT element, the output of which is connected to the asynchronous inverse input of the reset of the fourth trigger and the second input of the first element And, the output of which is connected to the asynchronous inverse input of the fifth trigger , the first input of the second element And and the fifth output of the control unit, the asynchronous inverse input of the reset of the sixth trigger is connected to the output of the second element And, the second input of which is connected to stym input control unit, a seventh input coupled to a third input of the second AND-NO element and the second input of the fourth AND-NO element.

Авторам неизвестны технические решения, содержащие признаки, эквивалентные отличительным признакам (введение элемента контроля по модулю два, двух элементов НЕ, трех триггеров, буферного регистра, блока управления, входов начального сброса, сброса готовности результата операции, строба чтения фрагмента, программируемого кодового входа порога обнаружения паузы, выходов фрагмента параллельно-последовательного двоичного кода, готовности фрагмента, сбоя битовой синхронизации и информационной ошибки) предлагаемого устройства, которые как упрощают устройство, так и расширяют его функциональные возможности по сравнению с прототипом [1]. The authors are not aware of technical solutions containing features equivalent to distinctive features (the introduction of a modulo control element, two elements of NOT, three triggers, a buffer register, a control unit, initial reset inputs, a reset of the result of an operation, a fragment reading strobe, a programmable code input for the detection threshold pauses, outputs of a fragment of a parallel-serial binary code, readiness of a fragment, a failure of bit synchronization and information error) of the proposed device, which to simplify the device and extend its functionality in comparison with the prior art [1].

На фиг.1-3 приведена функциональная схема устройства для ввода информации при реализации его, в частности, с использованием библиотеки элементов интегральных схем (ИС) серии 533 для работы с самосинхронизирующимися последовательными двоичными кодами RZ, длины которых соответствуют ряду (1) при длине фрагмента равной байту. Figure 1-3 shows a functional diagram of a device for inputting information when implementing it, in particular, using a library of integrated circuit elements (ICs) of the 533 series for working with self-synchronizing serial binary codes RZ, the lengths of which correspond to row (1) with the length of the fragment equal to byte.

Устройство для ввода информации (фиг.1) содержит приемник-декодер 1, обнаружитель 2 паузы, байтовый регистр 3 сдвига, элемент 4 контроля по модулю два, первый 5 и второй 6 элементы НЕ, первый 7, второй 8 и третий 9 триггеры, байтовый буферный регистр 10, блок 11 управления, входы 12 самосинхронизирующегося последовательного двоичного кода, являющиеся информационными входами приемника-декодера 1, кодовый вход порога обнаружения паузы, соединенный с кодовым входом обнаружителя 2, выход фрагмента параллельно-последовательного двоичного кода, соединенный с кодовым входом элемента 4 и кодовым выходом регистра 10, выходы 13 и 14 первого и нулевого младших разрядов регистра 3 соответственно, первый 15 и второй 16 выходы обнаружителя 2, входы 17, 18, 19 и 20 соответственно тактовый, начального сброса, сброса результата операции и строба чтения фрагмента, выходы 21-25 блока 11, первый выход 21 которого соединен с тактовым входом регистра 10, выходы готовности результата операции, сбоя битовой синхронизации и готовности фрагмента, являющиеся вторым 22, третьим 23 и четвертым 24 выходами блока 11 соответственно, выход 26 информационной ошибки, соединенный с выходом триггера 9 и битовым входом элемента 4, выход которого соединен с информационным входом триггера 9, асинхронный инверсный вход установки которого соединен с пятым выходом 25 блока 11, информационный выход 27 и выход 28 битовой синхронизации приемника-декодера 1, выход 27 которого через элемент 5 связан с асинхронным инверсным входом установки триггера 7, выход которого соединен с информационным входом триггера 8, тактовый вход которого соединен с тактовым входом регистра 3, выходом элемента 6 и входом установки в режим обнаружения обнаружителя 2, выход 15 которого соединен с асинхронными инверсными входами сброса регистра 3 и установки триггера 8, выход которого соединен с информационным последовательным входом регистра 3 и входом старшего разряда регистра 10, входы младших разрядов которого соединены с выходами старших разрядов регистра 3, выход 13 которого соединен с первым входом блока 11, второй вход которого соединен с выходом 14 регистра 3 и входом управления синхронным режимом параллельная запись/сдвиг вправо регистра 3, информационный параллельный вход которого соединен с входом кода константы устройства, у которого старший разряд единица, а остальные разряды нули, информационный вход триггера 7 соединен с шиной ЛОГИЧЕСКОГО "0" устройства, выход 16 обнаружителя 2 соединен с третьим входом блока 11, вход 17 устройства соединен с тактовым входом обнаружителя 2, вход установки в режим паузы которого соединен с четвертым входом блока 11 и входом 18 устройства, вход 19 которого соединен с пятым входом блока 11, вход 20 устройства соединен с тактовым входом триггера 9, инверсным входом разрешения кодового выхода регистра 10 и шестым входом блока 11, седьмой вход которого соединен с входом элемента 6, тактовым входом триггера 7 и выходом 28 приемника-декодера 1. A device for inputting information (Fig. 1) contains a receiver-decoder 1, pause detector 2, shift byte register 3, control element 4 modulo two, first 5 and second 6 elements NOT, first 7, second 8 and third 9 triggers, byte the buffer register 10, the control unit 11, the inputs 12 of the self-synchronizing serial binary code, which are the information inputs of the receiver-decoder 1, the code input of the pause detection threshold, connected to the code input of the detector 2, the output of the parallel-serial binary code fragment, connected output with the code input of element 4 and the code output of register 10, outputs 13 and 14 of the first and zero least significant bits of register 3, respectively, the first 15 and second 16 outputs of the detector 2, inputs 17, 18, 19 and 20, respectively, clock, initial reset, reset result operations and strobe read fragments, outputs 21-25 of block 11, the first output 21 of which is connected to the clock input of register 10, outputs of the readiness of the result of the operation, failure of bit synchronization and readiness of the fragment, which are the second 22, third 23 and fourth 24 outputs of block 11, respectively out d 26 information error connected to the output of the trigger 9 and the bit input of element 4, the output of which is connected to the information input of the trigger 9, the asynchronous inverse input of the installation of which is connected to the fifth output 25 of block 11, the information output 27 and the output 28 of the bit synchronization of the receiver-decoder 1 the output 27 of which through element 5 is connected to the asynchronous inverse input of the installation of trigger 7, the output of which is connected to the information input of trigger 8, the clock input of which is connected to the clock input of register 3, the output of element 6 and the input m installation in the detection mode of detector 2, the output of which 15 is connected to the asynchronous inverse inputs of the reset of the register 3 and the installation of the trigger 8, the output of which is connected to the information serial input of the register 3 and the input of the senior bit of the register 10, the inputs of the least significant bits of which are connected to the outputs of the highest bits of the register 3, the output 13 of which is connected to the first input of block 11, the second input of which is connected to the output 14 of register 3 and the synchronous control input parallel write / shift to the right of register 3, information the parallel input of which is connected to the input of the constant code of the device with the highest digit one and the remaining bits are zero, the information input of trigger 7 is connected to the LOGIC "0" bus of the device, output 16 of detector 2 is connected to the third input of block 11, input 17 of the device is connected with the clock input of the detector 2, the input of the pause mode of which is connected to the fourth input of the block 11 and the input 18 of the device, the input 19 of which is connected to the fifth input of the block 11, the input 20 of the device is connected to the clock input of the trigger 9, inverse input ohm, the resolution of the code output of the register 10 and the sixth input of block 11, the seventh input of which is connected to the input of element 6, the clock input of the trigger 7 and the output 28 of the receiver-decoder 1.

Обнаружитель 2 паузы (фиг.2) содержит первый 15 и второй 16 выходы, вход установки в режим обнаружения, тактовый вход 17, вход 18 установки в режим паузы, первый элемент 29 И-НЕ, вычитающий счетчик 30, первый 31, второй 32 и третий 33 элементы ИЛИ и кодовый вход, который соединен с информационным параллельным входом счетчика 30, выходы старших разрядов которого соединены с входами элемента 31, выход которого соединен с первыми входами элементов 32 и 33, второй вход элемента 32 соединен с выходом младшего разряда счетчика 30, асинхронный инверсный вход записи которого соединен с входом установки в режим обнаружения обнаружителя 2, вход 17 которого соединен с первым входом элемента 29, второй вход которого соединен с выходом элемента 32 и выходом 15 обнаружителя 2, выход 16 которого соединен с выходом элемента 33, второй вход которого соединен с выходом элемента 29 и счетным входом счетчика 30, асинхронный вход сброса которого соединен с входом 18 установки в режим паузы обнаружителя 2. The pause detector 2 (FIG. 2) contains the first 15 and second 16 outputs, the setup input to the detection mode, clock input 17, the setup input 18 to the pause mode, the first AND-NOT element 29, subtracting the counter 30, the first 31, the second 32 and the third 33 OR elements and a code input that is connected to the information parallel input of the counter 30, the high-order outputs of which are connected to the inputs of the element 31, the output of which is connected to the first inputs of the elements 32 and 33, the second input of the element 32 is connected to the low-order output of the counter 30, asynchronous inverse input write to which is connected to the installation input in the detector detection mode 2, the input 17 of which is connected to the first input of the element 29, the second input of which is connected to the output of the element 32 and the output 15 of the detector 2, the output 16 of which is connected to the output of the element 33, the second input of which is connected to the output element 29 and the counting input of the counter 30, the asynchronous reset input of which is connected to the input 18 of the installation in the pause mode of the detector 2.

Блок 11 управления (фиг. 3) содержит первый 13, второй 14, третий 16, четвертый 18, пятый 19, шестой 20 и седьмой 28 входы, пять выходов 21-25, четвертый 34, пятый 35 и шестой 36 триггеры, элемент 37 ИЛИ-НЕ, второй 38, третий 39 и четвертый 40 элементы И-НЕ, первый 41 и второй 42 элементы И, третий элемент 43 НЕ и четвертый элемент 44 ИЛИ, причем выход элемента 38 соединен с первым входом элемента 41 и тактовым входом триггера 34, информационный вход которого соединен с шиной ЛОГИЧЕСКОГО "0" блока 11, выход элемента 44 соединен с асинхронным инверсным входом сброса триггера 35, шина ЛОГИЧЕСКОЙ "1" блока 11 соединена с информационным входом триггера 36, тактовый вход которого соединен с выходом элемента 39 и выходом 21 блока 11, выход 22 которого соединен с выходом триггера 34 и первым входом элемента 38, второй вход которого соединен с входом 13 блока 11, вход 14 которого соединен с первым входом элемента 40 и связан через элемент 43 с первым входом элемента 44, вход 16 блока 11 соединен с асинхронным инверсным входом установки триггера 34, вторым входом элемента 44 и первым входом элемента 39, второй вход которого соединен с выходом элемента 40, выходы триггеров 35 и 36 соединены соответственно с выходами 23 и 24 блока 11, входы 18 и 19 которого соединены с входами элемента 37, выход которого соединен с асинхронным инверсным входом сброса триггера 34 и вторым входом элемента 41, выход которого соединен с асинхронным инверсным входом установки триггера 35, первым входом элемента 42 и выходом 25 блока 11, асинхронный инверсный вход сброса триггера 36 соединен с выходом элемента 42, второй вход которого соединен с входом 20 блока 11, вход 28 которого соединен с третьим входом элемента 38 и вторым входом элемента 40. The control unit 11 (Fig. 3) contains the first 13, second 14, third 16, fourth 18, fifth 19, sixth 20 and seventh 28 inputs, five outputs 21-25, fourth 34, fifth 35 and sixth 36 triggers, element 37 OR -NOT, the second 38, the third 39 and the fourth 40 elements AND NOT, the first 41 and second 42 elements AND, the third element 43 NOT and the fourth element 44 OR, and the output of the element 38 is connected to the first input of the element 41 and the clock input of the trigger 34, the information input of which is connected to the LOGIC "0" bus of block 11, the output of element 44 is connected to the asynchronous inverse input of the trigger reset 35, the bus LOGIC “1” of block 11 is connected to the information input of trigger 36, whose clock input is connected to the output of element 39 and output 21 of block 11, output 22 of which is connected to the output of trigger 34 and the first input of element 38, the second input of which is connected to input 13 of block 11 , the input 14 of which is connected to the first input of the element 40 and is connected through the element 43 to the first input of the element 44, the input 16 of the block 11 is connected to the asynchronous inverse input of the installation of the trigger 34, the second input of the element 44 and the first input of the element 39, the second input of which is connected to the output element a 40, the outputs of the triggers 35 and 36 are connected respectively to the outputs 23 and 24 of block 11, the inputs 18 and 19 of which are connected to the inputs of the element 37, the output of which is connected to the asynchronous inverse input of the reset of the trigger 34 and the second input of the element 41, the output of which is connected to the asynchronous the inverse input of the installation of the trigger 35, the first input of the element 42 and the output 25 of the block 11, the asynchronous inverse input of the reset of the trigger 36 is connected to the output of the element 42, the second input of which is connected to the input 20 of the block 11, the input 28 of which is connected to the third input of the element 38 and the second input member 40.

Приемник-декодер 1 выполнен на микросборке АП.004 Т53.430.006 ТУ, предназначенной для двухканального приема и декодирования дифференциальных сигналов самосинхронизирующихся последовательных двоичных кодов RZ, определенных согласно ГОСТ 18977-79. Receiver-decoder 1 is made on a micro-assembly AP.004 T53.430.006 TU, designed for two-channel reception and decoding of differential signals of self-synchronizing serial binary codes RZ, defined in accordance with GOST 18977-79.

При реализации устройства (фиг. 1-3) с использованием библиотеки элементов серии 533 можно выполнить: регистр 3 - на двух ИС ИР11А, образующих собой байтовый регистр с асинхронным инверсным сбросом и синхронным функционированием по фронтам импульсов на тактовом входе или в режиме параллельная запись кода (10...0) константы при W=1 либо в режиме приема входного последовательного кода с выхода триггера 8 младшими разрядами вперед (т.е. со сдвигом вправо) при W=0, где W - сигнал режима функционирования регистра 3 на соответствующем входе каждой из ИС ИР 11А, представляющей собой 4-разрядный реверсивный сдвиговый регистр с параллельным выходом, синхронным последовательно-параллельным вводом и асинхронным инверсным сбросом; элемент 4 - на одной ИС ИП5, являющейся 9-разрядной схемой контроля четности и нечетности; триггеры 7-9, 34-36 - на трех ИС ТМ2, каждая из которых содержит два D-триггера с раздельными асинхронными инверсными входами сброса "R" и установки "S", тактовыми входами "С" и информационными входами "D", прием информации с которых в триггеры производится по фронтам сигналов, действующих на их тактовых входах "С", причем асинхронные инверсные входы сброса триггеров 7-9, установки триггера 36 и информационный и тактовый входы триггера 35 подключены к шине ЛОГИЧЕСКОЙ "1" устройства (на фиг.1 и 3 это не показано); буферный регистр 10 - на ИС ИР23, представляющей собой байтовый регистр с синхронной записью информации по фронту сигнала на тактовом входе "С" и с разрешением выходов инверсным сигналом на входе "Е"; вычитающий счетчик 30 - на ИС ИЕ7, представляющей собой 4-разрядный реверсивный счетчик с асинхронным прямым входом сброса и асинхронным инверсным входом загрузки с параллельных информационных входов и суммирующим "+1" (соединен с шиной ЛОГИЧЕСКОЙ "1" устройства - на фиг.2 это не показано) и вычитающим "-1" счетными входами, обеспечивающими функционирование счетчика по фронтам действующих на них счетных импульсов; остальные составные части устройства выполнены на комбинационных элементах соответствующих ИС. When implementing the device (Fig. 1-3) using the library of elements of the 533 series, it is possible to perform: register 3 - on two IR11A ICs, which are a byte register with asynchronous inverse reset and synchronous operation on the edges of the pulses at the clock input or in the parallel code recording mode (10 ... 0) constants at W = 1 or in the reception mode of the input sequential code from the trigger output by the 8 least significant bits ahead (i.e., shifted to the right) at W = 0, where W is the signal of the register 3 operating mode on the corresponding the entrance of each of the IP IR 11A, representing a 4-bit reversible shift register with parallel output, synchronous serial-parallel input and asynchronous inverse reset; element 4 - on a single IP IP5, which is a 9-bit parity and oddity control circuit; flip-flops 7–9, 34–36 — on three TM2 ICs, each of which contains two D-flip-flops with separate asynchronous inverse reset inputs “R” and settings “S”, clock inputs “C” and information inputs “D”, reception information from which to the triggers is made on the edges of the signals acting on their clock inputs "C", moreover, the asynchronous inverse inputs of the reset of the triggers 7-9, the settings of the trigger 36 and the information and clock inputs of the trigger 35 are connected to the bus LOGIC "1" of the device (in FIG. .1 and 3 this is not shown); buffer register 10 - on IR ИР23, which is a byte register with synchronous recording of information on the edge of the signal at the clock input "C" and with the resolution of the outputs by an inverse signal at the input "E"; subtracting counter 30 - on the IE IE7, which is a 4-bit reversible counter with an asynchronous direct reset input and an asynchronous inverse boot input from parallel information inputs and adding "+1" (connected to the LOGICAL "1" bus of the device - in figure 2 this not shown) and subtracting "-1" counting inputs, ensuring the functioning of the counter along the edges of the counting pulses acting on them; the remaining components of the device are made on the combination elements of the respective ICs.

Описание функционирования устройства осуществляется с помощью системы положений и обозначений, определенных в следующих пунктах. A description of the operation of the device is carried out using the system of positions and designations defined in the following paragraphs.

1. Входные, промежуточные (формируемые на выходах без номеров соответствующих составных частей устройства) и выходные (формируемые на нумерованных выходах устройства) прямые (или инверсные) переменные обозначим соответственно через Xi (или Nxi), Zj (или NZj) и Yk (или NYk), где число из множества {i, j, k} означает или номер входа, или номер составной части, или номер выхода устройства, либо его составной части. Например, X17, X18, X19 NX20 - сигналы на входах 17, 18, 19 и 20 устройства соответственно; NZ5 и NZ6 - инверсные сигналы на выходах элементов 5 и 6 соответственно; Z7, Z8=G7 и Z9= Y26 - сигналы на выходах триггеров 7, 8 и 9 соответственно; Y21,..., Y24 и NY25 - сигналы на выходах 21,..., 24 и инверсный сигнал на выходе 25 блока 11 соответственно. Кроме того, коды на программируемом входе порога обнаружения паузы, выходе счетчика 30, кодовом входе регистра 10 и кодовом выходе регистра 10 (является выходом фрагмента параллельно-последовательного кода устройства) обозначим соответственно через Р(3:0)=Р3 Р2 Р1 Р0, СР(3: 0)-СР3 СР2 CP1 CP0, G(7:0)=G7... G0 и Q(7:0)=Q7...Q0, где (Р3, СР3, G7 Q7) - старшие и (Р0, CP0, G0 Q0) - младшие разрядные цифры (т.е. "0" или "1" ) этих кодов, причем G0=Y13. 1. Input, intermediate (formed at the outputs without numbers of the corresponding component parts of the device) and output (formed at the numbered outputs of the device) direct (or inverse) variables are denoted by Xi (or Nxi), Zj (or NZj) and Yk (or NYk, respectively) ), where a number from the set {i, j, k} means either the input number, or the component number, or the output number of the device, or its component. For example, X17, X18, X19 NX20 - signals at the inputs 17, 18, 19 and 20 of the device, respectively; NZ5 and NZ6 are inverse signals at the outputs of elements 5 and 6, respectively; Z7, Z8 = G7 and Z9 = Y26 - signals at the outputs of triggers 7, 8 and 9, respectively; Y21, ..., Y24 and NY25 are the signals at the outputs 21, ..., 24 and the inverse signal at the output 25 of block 11, respectively. In addition, the codes at the programmable input of the pause detection threshold, the output of the counter 30, the code input of the register 10 and the code output of the register 10 (which is the output of a fragment of a parallel-serial code of the device) are denoted by P (3: 0) = P3 P2 P2 P1 P0, CP, respectively (3: 0) -СР3 СР2 CP1 CP0, G (7: 0) = G7 ... G0 and Q (7: 0) = Q7 ... Q0, where (Р3, СР3, G7 Q7) are senior and ( P0, CP0, G0 Q0) are the least significant digits (ie, “0” or “1”) of these codes, with G0 = Y13.

2. Используется модифицированный язык описания Булевых (логических) функций ABEL, в котором операторы КОНЪЮНКЦИЯ, ДИЗЪЮНКЦИЯ, ИНВЕРСИЯ и ИСКЛЮЧАЮЩЕЕ ИЛИ имеют обозначения "&", "#", "!" и "$" соответственно. Например, элементы 5 и 6 формируют инверсные переменные согласно выражениям NZ5=!Y27=! Z5 и NZ6= !Y28=!Z6, т.е. в подобных выражениях знак "N" в правой части эквивалентен знаку "!" в левой части. 2. A modified ABEL Boolean (logical) function description language is used, in which the CONJUNCTION, DISJUNCTION, INVERSION, and EXCLUSIVE OR operators have the notation "&", "#", "!" and "$" respectively. For example, elements 5 and 6 form inverse variables according to the expressions NZ5 =! Y27 =! Z5 and NZ6 =! Y28 =! Z6, i.e. in such expressions, the sign "N" on the right is equivalent to the sign "!" on the left side.

3. Дифференциальный сигнал U12 кода RZ на информационных входах 12 приемника-декодера 1 определяется выражением
U12=U12a-U12b, (3)
где U12a и U12b - соответственно первая и вторая компоненты дифференциального сигнала U12 на первом и втором информационном входе приемника-декодера 1, измеряемые относительно общей шины, соединенной с шиной ЛОГИЧЕСКОГО "0" устройства.3. The differential signal U12 of the code RZ at the information inputs 12 of the receiver-decoder 1 is determined by the expression
U12 = U12a-U12b, (3)
where U12a and U12b are, respectively, the first and second components of the differential signal U12 at the first and second information input of the receiver-decoder 1, measured relative to the common bus connected to the LOGICAL "0" bus of the device.

Согласно ГОСТ 18977-79 (см., например, [2, с.57-64]) в коде RZ каждый бит информации передается дифференциальным сигналом U12 (3) в течение битового периода Т= Т1+Т2 при Т1=Т2 так, что в активной части Т1=Т/2 периода Т битовой синхронизации
U12=(10±3) В при передаче ЛОГИЧЕСКОЙ "1", (4)
U12=-(10±3) В при передаче ЛОГИЧЕСКОГО "0", (5)
а в течение времени Т2 =Т/2 возврата к нулю или в течение Тп паузы определяется величиной
U12=±1B. (6)
Приемник-декодер 1 по сигналу U12 (3), величина которого определена во времени множеством {(4), (5), (6)}, формирует на информационном выходе 27 и выходе 28 импульсов битовой синхронизации сигналы Y27 и Y28 согласно выражениям
Y27=1 в течение Т1 только при U12 (4), (7)
Y28=1 в течение Т1 только при U12 (4) или U12 (5), (8)
а во всех остальных случаях Y27#Y28=0.According to GOST 18977-79 (see, for example, [2, pp. 57-64]) in the RZ code, each bit of information is transmitted by a differential signal U12 (3) during the bit period T = T1 + T2 at T1 = T2 so that in the active part T1 = T / 2 period T bit synchronization
U12 = (10 ± 3) V when transmitting LOGIC "1", (4)
U12 = - (10 ± 3) V when transmitting LOGIC "0", (5)
and during the time T2 = T / 2 return to zero or during Tn pause is determined by
U12 = ± 1B. (6)
The receiver-decoder 1 by the signal U12 (3), the value of which is determined in time by the set {(4), (5), (6)}, generates signals Y27 and Y28 according to the expressions on the information output 27 and the output 28 of the bit synchronization pulses
Y27 = 1 during T1 only at U12 (4), (7)
Y28 = 1 during T1 only with U12 (4) or U12 (5), (8)
and in all other cases, Y27 # Y28 = 0.

По сигналам NZ5=!Y27 и Y28 триггер 7 вырабатывает сигнал Z7 последовательного двоичного кода принимаемой информации так, что при Y27#Y28=1
Z7=1 в течение Т только при Y27=1 в течение Т1, (9)
а при Y27=0 по фронту каждого сигнала Y28 триггер 7 переключается в "0" и формирует сигнал Z7=0.According to the signals NZ5 =! Y27 and Y28, trigger 7 generates a signal Z7 of a serial binary code of the received information so that with Y27 # Y28 = 1
Z7 = 1 during T only at Y27 = 1 during T1, (9)
and when Y27 = 0 along the edge of each signal Y28, trigger 7 switches to "0" and generates a signal Z7 = 0.

4. Под фронтом или спадом любого сигнала (прямого или инверсного) понимается смена логического значения этого сигнала из "0" в"1" или из "1" в "0" соответственно. 4. By the edge or fall of any signal (direct or inverse) is meant a change in the logical value of this signal from "0" to "1" or from "1" to "0", respectively.

5. Под сбросом (или установкой), например, триггера 34 понимается переключение этого триггера в "0" (или "1"). 5. By reset (or setting), for example, trigger 34 means switching this trigger to “0” (or “1”).

6. Все тактируемые составные части устройства функционируют по фронтам сигналов, действующих на их тактовых входах. Например, прием в триггер 8 сигнала Z7 последовательного двоичного кода с выхода триггера 7 осуществляется при NY15=1 по фронту каждого инверсного импульса NZ6=!Y28 (т.е. по спаду импульса Y28), а запись в регистр 10 кода G(7:0) производится по фронту каждого импульса Y21= (Y14&Y28)#Y16 (см. фиг.3). 6. All clocked component parts of the device operate on the edges of the signals acting on their clock inputs. For example, reception of a binary binary signal Z7 from the output of trigger 7 into trigger 8 is carried out at NY15 = 1 along the edge of each inverse pulse NZ6 =! Y28 (i.e., along the decline of pulse Y28), and the code G is written to register 10 (7: 0) is performed on the edge of each pulse Y21 = (Y14 & Y28) # Y16 (see figure 3).

7. В процессе функционирования устройства вырабатываются сигнал Y22 готовности результата операции и сигнал NY15 паузы так, что можно выделить четыре следующих режима его работы:
РР0 ожидания (холостого хода) при Y22NY15=0 0, (10)
РР1 преобразования при Y22NY15=0 1, (11)
РР2 готовности при Y22NY15=1 0, (12)
РР3 готовности и преобразования при Y22NY15=1 1, (13)
С учетом принятой системы положений и обозначений опишем сначала функционирование устройства в целом как конечного автомата с памятью, а затем работу его составных частей.7. During the operation of the device, a signal Y22 is prepared for the result of the operation and a pause signal NY15 so that the following four modes of operation can be distinguished:
PP0 standby (idle) with Y22NY15 = 0 0, (10)
PP1 conversion for Y22NY15 = 0 1, (11)
Ready PP2 at Y22NY15 = 1 0, (12)
PP3 availability and conversion with Y22NY15 = 1 1, (13)
Given the adopted system of provisions and notation, we first describe the functioning of the device as a whole as a state machine with memory, and then the operation of its components.

Исходным состоянием устройства является режим РР0 (10), в котором регистр 3 сброшен, а триггер 8 установлен инверсным сигналом NY15=0 паузы, триггеры 9 и 35 установлены, триггеры 34 и 36 сброшены, а триггер 7 и регистр 10 находятся в состояниях, обусловленных предысторией функционирования устройства. The initial state of the device is PP0 mode (10), in which register 3 is reset, and trigger 8 is set with the inverse signal NY15 = 0 pauses, triggers 9 and 35 are set, triggers 34 and 36 are reset, and trigger 7 and register 10 are in states due to the background of the device.

Установка устройства в исходное состояние осуществляется при включении аппаратуры по сигналу X18=1 начальной установки либо при переходе из режима РР2 по сигналу X19=1 сброса готовности результата операции. The device is set to its initial state when the equipment is turned on by the signal X18 = 1 of the initial installation or when switching from PP2 mode by the signal X19 = 1 of the readiness reset of the operation result.

Каждая операция приема и преобразования начинается с поступлением на приемник-декодер 1 дифференциального сигнала U12 (3) кода RZ, по которому приемник-декодер 1, элемент 5 и триггер 7 вырабатывают последовательность П импульсов Y28 (8) битовой синхронизации и сигнал Z7 (9) последовательного двоичного кода принимаемой информации, длина которого равна количеству П импульсов Y28 и должна принадлежать ряду (1), т.е. число П также должно принадлежать ряду (1). Непосредственно по первому импульсу NZ6=!Y28=0 последовательности П обнаружитель 2 устанавливается в режим обнаружения паузы (формирует сигнал NY15= 1), и устройство переходит в режим РР1 (11), а по фронту каждого импульса NZ6=!Y28 в триггер 8 принимается очередной бит Z7 последовательного кода согласно выражению
G7=Z8=Z7 (в момент фронта NZ6), (14)
содержимое регистра 3 при Y14=0 сдвигается вправо с приемом в старший разряд G6 бита G7 согласно выражению
G6=G7 (в момент фронта NZ6), (15)
а при Y14= 1 бит G6 устанавливается, остальные биты регистра 3 сбрасываются, т. е. G(6: 0)=(1000000), Y14=0. В этой связи после окончания 8-го, 16-го, 24-го и т.д. импульса NZ6 регистр 3 выставляет сигнал Y14=1 с помощью которого по 9-му, 17-му, 25-му и т.д. импульсам Y28 и по инверсному импульсу NY16 начала паузы блок 11 формирует импульс Y21 синхронизации фрагмента, по фронту которого блок 11 выставляет сигнал Y24 готовности фрагмента, а в регистр 10 записывается код фрагмента, т.е. после окончания фронта 1-го, 2-го, 3-го и т. д. импульса Y21 в регистре 10 будут последовательно содержаться фрагменты параллельно-последовательного двоичного кода согласно выражению
{G(7:0)}={D(7:0), D(15:8), D(23:16),..., D((n-1):(n-8))}. (16)
По каждому сигналу Y24=1 готовности фрагмента на устройство приходит от УУО или ЭВМ инверсный сигнал NX20 строба чтения, т.е. в течение действия 1-го, 2-го, 3-го и т.д. строба NX20=0 с кодового выхода регистра 10 будут считываться последовательно фрагменты параллельно-последовательного двоичного кода согласно выражению
{Q(7:0)}={D(7:0), D(15:8), D(23:16),..., D((n-1):(n-8))}. (17)
По каждому стробу NX20= 0 чтения блок 11 сбрасывает сигнал Y24 готовности, а элемент 4 по коду Q(7:0) (17) и сигналу Y26 вырабатывает переменную
Z4=(Q7$Q6$Q5$Q4$Q3$Q2$Q1$Q0)$Y26, (18)
которая по фронту каждого строба NX20 заносится в триггер 9, формирующий выходную переменную
Y26=Z4 (в момент фронта NX20). (19)
При наступлении паузы прекращается генерация последовательности П импульсов Y28 (8), что отмечается формированием обнаружителем 2 инверсного импульса NY16= 0, блоком 11 импульса Y21=!NY16=Y16=1 и сигналов Y22=1 готовности результата операции, Y24=1 готовности фрагмента и сигнала Y23 так, что при Y23=1 обнаружен сбой битовой синхронизации, т.е. число П окончившейся последовательности импульсов Y28 не принадлежит множеству {n} (1). Кроме того, по окончании импульса NY16 обнаружитель 2 выставляет сигнал NY15=0 паузы, и устройство переходит в режим РР2 (12), в котором по стробу NX20=0 сбрасывается сигнал Y24 готовности фрагмента, считывается последний фрагмент Q(7: 0) кода D((n-1):0) и в триггере 9 формируется переменная Y26 (19) согласно принципам контроля по модулю два [10, с. 69-73] как функция свертки по модулю два кода D((n-l):0) (где разрядность n определена в (1)) так, что обнаруживается информационная ошибка (т.е. Y26=1) при четном числе единиц в коде D((n-l):0), в противном случае Y26=0. После окончания NX20=0 при Y22=1 и Y24= 0 ЭВМ считывает действительные сигналы Y23 и Y26 контроля функционирования устройства (т. е. при Y23#Y26=0 ошибок не обнаружено, а при Y23=1 (или Y26=1) обнаружен сбой битовой синхронизации (или информационная ошибка в коде D((n-l):0), а затем ЭВМ может выработать сигнал X19=1 сброса готовности результата операции, по которому блок 11 переключает сигнал Y22 в "0" и устройство переходит в исходное состояние - режим РР0 (10). Если ЭВМ в ответ на переменную Y22= 1 сигнал X19 не формирует, то по очередной последовательности П импульсов битовой синхронизации следующего преобразования устройство функционирует так, что непосредственно по первому импульсу Y28 оно переходит из режима РР2 в РР3, а по восьмому импульсу Y28 (при GO=Y13=1) элемент 38 (фиг.3) формирует импульс NZ38=!(Y13&Y22&Y28), по окончании которого триггер 34 сбрасывается и устройство переходит из режима РР3 в режим РР1.Each reception and conversion operation begins with the receipt of a differential signal U12 (3) of the RZ code at the receiver-decoder 1, according to which the receiver-decoder 1, element 5 and trigger 7 generate a sequence of bit synchronization pulses Y28 (8) and signal Z7 (9) serial binary code of the received information, the length of which is equal to the number of P pulses Y28 and must belong to series (1), i.e. the number также must also belong to the series (1). Directly on the first pulse NZ6 =! Y28 = 0 of the sequence П, detector 2 is set to pause detection mode (generates a signal NY15 = 1), and the device switches to PP1 mode (11), and along the edge of each pulse NZ6 =! Y28, trigger 8 is received the next bit of Z7 serial code according to the expression
G7 = Z8 = Z7 (at the moment of front NZ6), (14)
the contents of register 3 with Y14 = 0 are shifted to the right with the reception of G7 bit G7 according to the expression
G6 = G7 (at the moment of front NZ6), (15)
and with Y14 = 1, the G6 bit is set, the remaining bits of register 3 are reset, i.e. G (6: 0) = (1000000), Y14 = 0. In this regard, after the end of the 8th, 16th, 24th, etc. pulse NZ6 register 3 sets the signal Y14 = 1 with the help of which on the 9th, 17th, 25th, etc. pulses Y28 and the inverse pulse NY16 of the beginning of a pause, block 11 generates a fragment synchronization pulse Y21, along the edge of which block 11 sets a fragment ready signal Y24, and a fragment code is written into register 10, i.e. after the end of the 1st, 2nd, 3rd, etc. pulse of Y21, the register 10 will consistently contain fragments of a parallel-serial binary code according to the expression
{G (7: 0)} = {D (7: 0), D (15: 8), D (23:16), ..., D ((n-1) :( n-8))} . (16)
For each signal Y24 = 1 of the readiness of the fragment, the inverse signal NX20 of the read strobe comes to the device from the UUO or computer, i.e. during the 1st, 2nd, 3rd, etc. strobe NX20 = 0 from the code output of the register 10 will be read sequentially fragments of parallel-serial binary code according to the expression
{Q (7: 0)} = {D (7: 0), D (15: 8), D (23:16), ..., D ((n-1) :( n-8))} . (17)
For each read gate NX20 = 0, block 11 resets the ready signal Y24, and element 4 generates a variable by the Q (7: 0) code (17) and signal Y26
Z4 = (Q7 $ Q6 $ Q5 $ Q4 $ Q3 $ Q2 $ Q1 $ Q0) $ Y26, (18)
which along the front of each gate NX20 is recorded in trigger 9, which forms the output variable
Y26 = Z4 (at the moment of front NX20). (19)
When there is a pause, the generation of a sequence of P pulses Y28 (8) stops, which is noted by the formation by the detector 2 of an inverse pulse NY16 = 0, block 11 of a pulse Y21 =! NY16 = Y16 = 1 and signals Y22 = 1 of the readiness of the result of the operation, Y24 = 1 of the readiness of the fragment and signal Y23 so that when Y23 = 1, a bit synchronization failure is detected, i.e. the number P of the ending pulse sequence Y28 does not belong to the set {n} (1). In addition, at the end of the NY16 pulse, detector 2 sets the NY15 = 0 pause signal, and the device switches to PP2 mode (12), in which, on the NX20 = 0 gate, the fragment ready signal Y24 is reset, the last fragment Q (7: 0) of the D code is read ((n-1): 0) and in trigger 9 the variable Y26 (19) is formed according to the principles of control modulo two [10, p. 69-73] as a function of convolution modulo two codes D ((nl): 0) (where bit depth n is defined in (1)) so that an information error is detected (ie Y26 = 1) with an even number of units in the code D ((nl): 0); otherwise, Y26 = 0. After the end of NX20 = 0 with Y22 = 1 and Y24 = 0, the computer reads the actual signals Y23 and Y26 for monitoring the functioning of the device (i.e., with Y23 # Y26 = 0 no errors were detected, but with Y23 = 1 (or Y26 = 1) it was detected a bit synchronization failure (or an information error in the code D ((nl): 0), and then the computer can generate a signal X19 = 1 to reset the readiness of the result of the operation, according to which block 11 switches the signal Y22 to "0" and the device goes back to its original state - PP0 mode (10) .If the computer does not generate a signal X19 in response to the variable Y22 = 1, then by the next sequence of P pulses the bit syn After the next conversion, the device operates so that directly from the first pulse Y28 it switches from PP2 to PP3, and according to the eighth pulse Y28 (with GO = Y13 = 1), element 38 (Fig. 3) generates a pulse NZ38 =! (Y13 & Y22 & Y28), at the end of which the trigger 34 is reset and the device switches from PP3 mode to PP1 mode.

Таким образом, функционирование устройства как конечного автомата с памятью состоит в чередовании режимов его работы, например, РРО, РР1, РР2, РР3, РР1 и т. п. так, что переход в РРО может быть осуществлен из любого другого режима по сигналу X18 начального сброса или из режима РР2 по сигналу X19 сброса готовности результата операции; в РР1 - из режима РР0 непосредственно по первому импульса NZ6=!Y28 последовательности П импульсов Y28, или из режима РРЗ по окончании импульса
NZ38=!(Y13&Y22&Y28), (20)
совпадающего во времени с восьмым импульсом Y28; в РР2 - только из РР1 по окончании инверсного импульса NY16 начала паузы; в РР3 - только из РР2 по первому импульсу NZ6=!Y28 последовательности П импульсов Y28 битовой синхронизации.Thus, the functioning of the device as a finite state machine with memory consists in the alternation of its operating modes, for example, PPO, PP1, PP2, PP3, PP1, etc., so that the transition to PPO can be carried out from any other mode by the initial signal X18 reset or from PP2 mode by signal X19 resetting the readiness of the result of the operation; in PP1 - from the PP0 mode directly on the first pulse NZ6 =! Y28 of the sequence of П pulses Y28, or from the PPZ mode at the end of the pulse
NZ38 =! (Y13 & Y22 & Y28), (20)
coinciding in time with the eighth pulse Y28; in PP2 - only from PP1 at the end of the inverse pulse NY16 the beginning of a pause; in PP3 - only from PP2 for the first pulse NZ6 =! Y28 of the sequence of P pulses Y28 bit synchronization.

Функционирование отдельных составных частей устройства с учетом изложенного выше заключается в следующем. The functioning of the individual components of the device, taking into account the foregoing, is as follows.

Приемник-декодер 1 по сигналу U12 (3), определенному множеством {(4), (5), (6)} , формирует сигналы Y27 и Y28 согласно выражений (7) и (8) соответственно. The receiver-decoder 1 on the signal U12 (3), defined by the set {(4), (5), (6)}, generates signals Y27 and Y28 according to expressions (7) and (8), respectively.

Триггеры 7 и 8 формируют переменные Z7 и Z8=G7 согласно выражений (9) и (14) соответственно. Triggers 7 and 8 form the variables Z7 and Z8 = G7 according to expressions (9) and (14), respectively.

Элемент 4 и триггер 9 вырабатывают переменные Z4 и Y26 согласно выражений (18) и (19) соответственно. Element 4 and trigger 9 generate variables Z4 and Y26 according to expressions (18) and (19), respectively.

Обнаружитель 2 (фиг. 2) вырабатывает инверсный сигнал Y15 паузы и инверсный импульс начала NY16 паузы по формулам
NY15=CP3#CP2#CP1#CP0, (21)
NY16=(CP3#CP2#CP1)#[!(NY15&X17)] (22)
так, что он находится при NY15=0 в состоянии паузы, а при NY15=1 в режиме обнаружения паузы, который заканчивается по окончании импульса NY16=0. Из фиг. 2 и (22) следует, что импульс NY16 вырабатывается по тактовому импульсу X17 при нахождении счетчика 30 в состоянии СР(3:0)=(0001), а сигнал NY15= 0 паузы выставляется при нахождении счетчика 30 в состоянии СР(3:0)= (0000), в котором счетчик 30 может быть зафиксирован сигналом X18=1 начального сброса. При X18=0 счетчик 30 по коду Р(3:0) и инверсным импульсам NZ6 и NZ29= ! (NY15&X17) функционирует следующим образом. Каждым импульсом NZ6= 0 счетчик 30 фиксируется в состоянии СР(3:0)=Р(3:0), которое определяет порог обнаружения согласно выражению
P=P0+2xP1+4xP2+8xP3. (23)
При наступлении паузы формирование импульсов NZ6=!Y28 прекращается и при NY15= 1 элемент 29 формирует ровно Р (23) импульсов NZ29 (отсчитываются от последнего импульса NZ6=0), по фронту каждого из которых содержимое счетчика 30 уменьшается на единицу, а по импульсу Р последовательности импульсов NZ29 формируется импульс NY16 (22) начала паузы, по окончании которого счетчик 30 переходит в состояние СР(3:0)=(0000), обнаружитель 2 выставляет сигнал NZ15= 0 паузы и блокирует работу элемента 29 по импульсам X17. В состоянии паузы обнаружитель 2 остается до поступления на него очередной последовательности инверсных импульсов NZ6=!Y28 битовой синхронизации. В этой связи порог обнаружения Р (23) и частоту F17=k•F28 тактовых импульсов X17 (где k>l - коэффициент пропорциональности; F28=1/T - частота следования импульсов Y28 битовой синхронизации) следует выбирать из условия
2xT>P/F17>T (24)
вариацией двух чисел k>l и Р>1, обеспечивающих длительность То временного порога обнаружения согласно выражению
To=Tx(P/k)<2xT. (25)
По импульсу NY16=0 триггер 34 (фиг.3) выставляет сигнал Y22=1 готовности результата операции, длительность Тг которого максимальна при отсутствии от ЭВМ сигнала X19=1 и при Тп=4•Т с учетом условия (25) оценивается выражением
Tг=10xT. (26)
Сравнивая (2) и (26), получаем
Tг/T1г>2,5, (27)
т.е. длительность времени Тг (26) готовности результата операции предлагаемого устройства не менее чем в 2,5 раза выше длительности Т1г (2) готовности прототипа [1].The detector 2 (Fig. 2) generates an inverse pause signal Y15 and an inverse pulse beginning NY16 pause according to the formulas
NY15 = CP3 # CP2 # CP1 # CP0, (21)
NY16 = (CP3 # CP2 # CP1) # [! (NY15 & X17)] (22)
so that it is paused at NY15 = 0, and at pause detection at NY15 = 1, which ends at the end of the NY16 = 0 pulse. From FIG. 2 and (22) it follows that the NY16 pulse is generated by the clock pulse X17 when the counter 30 is in the state CP (3: 0) = (0001), and the signal NY15 = 0 is paused when the counter 30 is in the state CP (3: 0 ) = (0000), in which the counter 30 can be fixed by the signal X18 = 1 of the initial reset. At X18 = 0, counter 30 is encoded in P (3: 0) and inverse pulses NZ6 and NZ29 =! (NY15 & X17) operates as follows. With each pulse NZ6 = 0, the counter 30 is fixed in the state СР (3: 0) = Р (3: 0), which determines the detection threshold according to the expression
P = P0 + 2xP1 + 4xP2 + 8xP3. (23)
When there is a pause, the formation of pulses NZ6 =! Y28 stops and when NY15 = 1, element 29 generates exactly P (23) pulses NZ29 (counted from the last pulse NZ6 = 0), along the front of each of which the content of counter 30 decreases by one, and by pulse A pulse sequence NY16 (22) of the beginning of a pause is formed in a sequence of pulses NZ29, after which the counter 30 switches to the state CP (3: 0) = (0000), detector 2 sets the signal NZ15 = 0 to pause and blocks the operation of element 29 by pulses X17. In the paused state, detector 2 remains until the next sequence of inverse pulses NZ6 =! Y28 bit synchronization arrives at it. In this regard, the detection threshold P (23) and the frequency F17 = k • F28 clock pulses X17 (where k> l is the proportionality coefficient; F28 = 1 / T is the pulse repetition rate Y28 bit synchronization) should be selected from the condition
2xT> P / F17> T (24)
a variation of two numbers k> l and P> 1, providing the duration To of the temporary detection threshold according to the expression
To = Tx (P / k) <2xT. (25)
According to the impulse NY16 = 0, trigger 34 (Fig. 3) sets the signal Y22 = 1 for the readiness of the result of the operation, the duration Tg of which is maximum if there is no signal from the computer X19 = 1 and when Tn = 4 • T, taking into account condition (25), it is estimated by the expression
Tg = 10xT. (26)
Comparing (2) and (26), we obtain
Tg / T1g> 2.5, (27)
those. the duration of the time Tg (26) readiness of the result of the operation of the proposed device is not less than 2.5 times higher than the duration T1g (2) the readiness of the prototype [1].

Регистр 3 по инверсному сигналу NY15=0 паузы зафиксирован в нуле, а при NY15= 1 по фронту каждого инверсного импульса NZ6=!Y28 битовой синхронизации содержимое регистра 3 при Y14=0 (или Y14=1) сдвигается вправо с приемом в старший разряд G6 бита G7=Z8 (14) (или становится равным коду (10000000) константы устройства), где Y14 - значение младшего бита регистра 3. Register 3 for the inverse signal NY15 = 0 pauses is fixed at zero, and with NY15 = 1 along the edge of each inverse pulse NZ6 =! Y28 bit synchronization, the contents of register 3 with Y14 = 0 (or Y14 = 1) are shifted to the right with reception to the upper digit G6 bit G7 = Z8 (14) (or becomes equal to the code (10000000) of the device constant), where Y14 is the value of the least significant bit of register 3.

Регистр 10 по сигналам NX20 и Y21 и коду G(7:0) функционирует так, что код G(7:0) заносится в регистр 10 по фронту каждого импульса Y21 и снимается с этого регистра в виде кода Q(7:0) только при NX20=0, поскольку при NX20=1 кодовый выход регистра 10 находится в высокоимпедансном состоянии (запрещен). Register 10 on signals NX20 and Y21 and code G (7: 0) operates so that the code G (7: 0) is entered in register 10 along the edge of each pulse Y21 and is removed from this register in the form of code Q (7: 0) only with NX20 = 0, since with NX20 = 1, the code output of register 10 is in a high impedance state (disabled).

Блок 11 по входным сигналам Y13, Y14, NY16, Х18, Х19, NX20 и Y28 работает так, что по инверсному сигналу NZ37=!(Х18#X19) = 0 устанавливается в исходное состояние (Y22=Z34=0, Y23=Z35=1, Y24=Z36=0) и в процессе функционирования вырабатывает импульсы Y21 синхронизации фрагмента
Y21=Z39=(Y14&Y28)#Y16 (28)
и инверсные импульсы NY25 одновременного сброса триггера 36 и установки триггеров 9 и 35
NY25=NZ41=NZ37&NZ38, (29)
где NZ38 описан формулой (20), a NZ37 формируются согласно выражению
NZ37=!(Y18#Y19). (30)
По фронту каждого импульса Y21 триггер 36 устанавливается (выставляет сигнал Y24= Z36= 1 готовности фрагмента), а сбрасывается по сигналу NZ42=0, формируемого по формуле
NZ42=NX20&NY25. (31)
Триггер 34 устанавливается по сигналу NY16=0 (выставляет сигнал Y22=Z34= 1 готовности результата операции), а сбрасывается по сигналу NZ37=0 или по окончании инверсного импульса NZ38=0 (20). Триггер 35 сбрасывается по инверсному импульсу
NZ44=NZ43#NY16, (32)
т. е. при Y14=1 переменная NZ43=0 и по импульсу NY16=0 триггер 35 сбрасывается, а по импульсу NY25=NZ41=0 (29) устанавливается и вырабатывает сигнал Y23=Z35=1 сбоя битовой синхронизации.Block 11 on the input signals Y13, Y14, NY16, X18, X19, NX20 and Y28 works so that the inverse signal NZ37 =! (X18 # X19) = 0 is set to its initial state (Y22 = Z34 = 0, Y23 = Z35 = 1, Y24 = Z36 = 0) and in the process of functioning it generates pulses Y21 of fragment synchronization
Y21 = Z39 = (Y14 & Y28) # Y16 (28)
and NY25 inverse pulses of simultaneous reset of trigger 36 and installation of triggers 9 and 35
NY25 = NZ41 = NZ37 & NZ38, (29)
where NZ38 is described by formula (20), and NZ37 are formed according to the expression
NZ37 =! (Y18 # Y19). (thirty)
On the front of each pulse Y21, trigger 36 is set (sets the signal Y24 = Z36 = 1 fragment readiness), and is reset according to the signal NZ42 = 0, formed by the formula
NZ42 = NX20 & NY25. (31)
Trigger 34 is set by signal NY16 = 0 (sets signal Y22 = Z34 = 1 of the result of the operation), and is reset by signal NZ37 = 0 or at the end of the inverse pulse NZ38 = 0 (20). Trigger 35 is reset by inverse pulse
NZ44 = NZ43 # NY16, (32)
i.e., with Y14 = 1, the variable NZ43 = 0 and pulse NY16 = 0 triggers trigger 35, and pulse NY25 = NZ41 = 0 (29) sets and generates a signal Y23 = Z35 = 1 bit synchronization failure.

Наличие на выходах устройства сигналов готовности Y24 фрагмента, готовности Y22 результата операции и сигналов контроля функционирования (Y23 сбоя битовой синхронизации и Y26 информационной ошибки в двоичном коде D((n-1): 0)) обеспечивает множество вариантов обработки в СЛС результатов
{{Q(7:0)}, Y22, Y23, Y24, Y26} (33)
функционирования устройства, в каждом из которых по сигналу Y24=1 (или Y22= 1) в течение времени, меньшем 8Т (или 10Т), с устройства должен быть считан фрагмент Q(7:0) (или результат (Y23 Y26) контроля функционирования). Опишем два возможных варианта обработки в СЛС результатов (33).The presence at the outputs of the device of signals of readiness Y24 fragment, readiness Y22 of the operation result and operation monitoring signals (Y23 bit synchronization failure and Y26 information error in binary code D ((n-1): 0)) provides a lot of processing options in the SLS of the results
{{Q (7: 0)}, Y22, Y23, Y24, Y26} (33)
operation of the device, in each of which, according to the signal Y24 = 1 (or Y22 = 1) for a time shorter than 8T (or 10T), the fragment Q (7: 0) (or the result (Y23 Y26) of the operation monitoring should be read ) We describe two possible processing options in the SLS of the results (33).

В первом варианте ЭВМ по каждому сигналу Y24=1 с помощью УУО выполняет прерывающую программу: по NX20=0 считывает в свою оперативную память очередной фрагмент Q(7:0) и битовую переменную Y22; при Y22=0 увеличивает на "1" содержимое программного счетчика числа фрагментов и заканчивает программу, а при Y22=1 ЭВМ выполняет следующую подпрограмму: считывает битовые переменные Y23 и Y26 контроля функционирования устройства, затем при Y23#Y26=0 пересылает через соответствующий контроллер ввода-вывода информацию D((n-l):0) приемнику и сбрасывает программный счетчик числа фрагментов, а при Y23#Y26=1 ЭВМ сбрасывает программный счетчик числа фрагментов и игнорирует результаты (33). In the first version, the computer for each signal Y24 = 1 with the help of the CID performs an interrupt program: for NX20 = 0 it reads into its RAM the next fragment Q (7: 0) and bit variable Y22; with Y22 = 0 it increases by “1” the contents of the program counter of the number of fragments and ends the program, and with Y22 = 1 the computer executes the following subprogram: reads the bit variables Y23 and Y26 of the device’s functioning control, then with Y23 # Y26 = 0 it sends it through the corresponding input controller - output information D ((nl): 0) to the receiver and resets the program counter of the number of fragments, and with Y23 # Y26 = 1, the computer resets the program counter of the number of fragments and ignores the results (33).

Во втором варианте УУО по каждому сигналу Y24=1 готовности фрагмента формирует сигнал NX20=0 чтения и записывает очередной фрагмент Q(7:0) в оперативную память (ОЗУ или ДОЗУ или аппаратный стек), при Y22=0 увеличивает содержимое аппаратного счетчика числа фрагментов и формирует сигнал PQ прерывания ЭВМ согласно выражению
PQ=Y22&NX20&(!Y24). (34)
При появлении PQ=1 ЭВМ выполняет следующую прерывающую программу: считывает битовые переменные Y23 и Y26 результата контроля функционирования устройства, формирует сигнал X19=1 сброса готовности результата операции и при Y23# Y26= 0 пересылает через соответствующий контроллер ввода-вывода информацию D((n-1):0) приемнику и сбрасывает аппаратный счетчик числа фрагментов, а при Y23#Y26=1 ЭВМ сбрасывает аппаратный счетчик числа фрагментов и результаты (33) игнорируются.In the second variant, the CID for each signal Y24 = 1 of the readiness of the fragment generates a read signal NX20 = 0 and writes the next fragment Q (7: 0) into the RAM (RAM or DOS or the hardware stack), with Y22 = 0 it increases the contents of the hardware counter of the number of fragments and generates a signal PQ interrupt the computer according to the expression
PQ = Y22 & NX20 & (! Y24). (34)
When PQ = 1 appears, the computer executes the following interruption program: reads the bit variables Y23 and Y26 of the device operation control result, generates a signal X19 = 1 of the operation result ready reset and, if Y23 # Y26 = 0, sends information D ((n -1): 0) to the receiver and resets the hardware counter of the number of fragments, and with Y23 # Y26 = 1, the computer resets the hardware counter of the number of fragments and the results (33) are ignored.

Разнообразие возможных вариантов обработки в СЛС результатов (33) функционирования устройства позволяет оптимизировать построение КЛС с точки зрения аппаратурных затрат. A variety of possible processing options in the CLS of the results (33) of the operation of the device allows optimizing the construction of the CLS from the point of view of hardware costs.

Оценим объемы оборудования прототипа [1] и предлагаемого устройства (фиг. 1-3) при n=32 в количестве корпусов ИС при реализации их с использованием ИС сери 533 с помощью формулы
V=V1+V2+V3+V4, (35)
где V1 - количество ИС в приемопередатчике;
V2 - количество ИС, приходящееся на регистры, счетчики и триггеры при реализации регистра сдвига прототипа [1] на одном триггере и четырех ИС ИР8;
V3 - количество ИС, приходящееся на комбинационные элементы;
V4 - количество ИС, приходящееся на дешифратор прототипа [1], выполненный на 17 ИС ИД3 и содержащий восемь информационных входов, вход строба и 256 выходов.Let us evaluate the volumes of the equipment of the prototype [1] and the proposed device (Fig. 1-3) with n = 32 in the number of IP cases when they are implemented using the IS series 533 using the formula
V = V1 + V2 + V3 + V4, (35)
where V1 is the number of ICs in the transceiver;
V2 is the number of ICs per registers, counters, and triggers when implementing the prototype shift register [1] on one trigger and four IR8 ICs;
V3 - the number of IP attributable to the combination elements;
V4 is the number of ICs attributable to the prototype decoder [1], made on 17 ID3 ICs and containing eight information inputs, a strobe input and 256 outputs.

На основании (35) получаем, что объемы оборудования Vп прототипа [1] и Vпy предлагаемого устройства оцениваются соответственно величинами
Vп=1+11+2+17=31, (36)
Vпу=1+7+6+0=14, (37)
Сравнивая (36) и (37), получаем
Vп/Vпу>2, (38)
что объем оборудования предлагаемого устройства в два раза меньше объема оборудования прототипа [1].Based on (35), we obtain that the equipment volumes Vп of the prototype [1] and Vпy of the proposed device are estimated by the values
Vп = 1 + 11 + 2 + 17 = 31, (36)
Vpu = 1 + 7 + 6 + 0 = 14, (37)
Comparing (36) and (37), we obtain
Vp / Vp> 2, (38)
that the volume of equipment of the proposed device is half that of the equipment of the prototype [1].

Таким образом, по сравнению с прототипом [1] предлагаемое устройство благодаря его существенным признакам значительно проще прототипа [1] (по оценке (38)) и обладает по сравнению с ним более широкими функциональными возможностями как за счет обеспечения возможности приема и преобразования входной последовательной информации в ряде длин кодов с обнаружением сбоя битовой синхронизации и информационной ошибки, так и большого разнообразия возможных вариантов обработки результатов (33) при увеличении времени (26) готовности результата операции в несколько раз (см. оценку (27)). В этой связи данное устройство можно использовать для построения аппаратно простых КЛС, поддерживающих с высокой достоверностью в локальной сети обмен самосинхронизирующимися последовательными двоичными кодами RZ как с фиксированными, так и различными длинами, принадлежащими, например, ряду типа (1). Thus, in comparison with the prototype [1], the proposed device due to its essential features is much simpler than the prototype [1] (according to (38)) and has compared with it wider functionality both by providing the ability to receive and convert input serial information in a number of code lengths with detection of a bit synchronization failure and information error, as well as a wide variety of possible options for processing the results (33) with an increase in the time (26) for the readiness of the result several times (see. estimation (27)). In this regard, this device can be used to build hardware-simple CLSs that support, with high reliability in the local network, the exchange of self-synchronizing serial binary codes RZ with both fixed and different lengths, belonging, for example, to a series of type (1).

Источники информации
1. A.c. 1068927, M.Кл. G 06 F 3/04, СССР. Устройство для ввода информации. Горохов Л. П. , Хальфан Р. Ю. и Генина В.А. Опубл. 23.01.1984. Бюл.3 (прототип).Sources of information
1. Ac 1068927, M. Cl. G 06 F 3/04, USSR. Device for entering information. Gorokhov L.P., Khalfan R. Yu. And Genina V.A. Publ. 01/23/1984. Bull. 3 (prototype).

2. Организация последовательных мультиплексных каналов систем автоматического управления. Хвощ С.Т., Дорошенко В.В., Горовой В.В. Под общ. ред. С. Т. Хвоща. - Машиностроение. Ленингр. Отд-ние, 1989. - 271 с., ил. 2. Organization of serial multiplex channels of automatic control systems. Hvoshch S.T., Doroshenko V.V., Gorovoy V.V. Under the total. ed. S. T. Horsetail. - Engineering. Leningrad Separation, 1989 .-- 271 p., Ill.

3. Новиков Ю.В., Карпенко Д.Г. Аппаратура локальных сетей: функции, выбор, разработка. Под общей редакцией Ю.В. Новикова. - M., Издательство ЭКОМ, 1998. - 288 с.: ил. 3. Novikov Yu.V., Karpenko D.G. The equipment of local area networks: functions, selection, development. Edited by Yu.V. Novikov. - M., Publishing house ECOM, 1998. - 288 p.: Ill.

4. Каган Б.М. Электронные вычислительные машины и системы: Учебное пособие для вузов. - 3-е изд., перераб. и доп. - Энергоатомиздат, 1991. - 592 с. : ил. 4. Kagan B.M. Electronic computers and systems: Textbook for universities. - 3rd ed., Revised. and add. - Energoatomizdat, 1991 .-- 592 p. : ill.

5. Щербаков Н. С. Достоверность работы цифровых устройств. - M.: Машиностроение, 1989. - 224 с.: ил. 5. Scherbakov N. S. Reliability of digital devices. - M .: Mechanical Engineering, 1989 .-- 224 p.: Ill.

6. Контроль функционирования больших систем. Шабанов Г.П., Артеменко Е. А. , Матешин А.А., Циклинский Н.И. Под ред. заслуженного изобретателя РСФСР д.т.н. Г.П. Шибанова. M., Машиностроение, 1977, 360 с. 6. Monitoring the functioning of large systems. Shabanov G.P., Artemenko E.A., Mateshin A.A., Tsiklinsky N.I. Ed. Honored Inventor of the RSFSR Doctor of Technical Sciences G.P. Shibanova. M., Engineering, 1977, 360 pp.

7. А. с. 752317, М.Кл. 3 G 06 F 3/00, СССР. Устройство для ввода информации. Шарпило Н.Н., Щенов Э.В. и Гончарова А.М. Опубл. 30.07.1980. Бюл. 28. 7. A. p. 752317, M.C. 3 G 06 F 3/00, USSR. Device for entering information. Sharpilo N.N., Schenov E.V. and Goncharova A.M. Publ. 07/30/1980. Bull. 28.

8. А. с. 1081637, М.Кл. G 06 F 3/00, СССР. Устройство для ввода информации. Задорина В.М. и Кочетков А.В. Опубл. 23.03.1984. Бюл. 11. 8. A. p. 1081637, M.C. G 06 F 3/00, USSR. Device for entering information. Zadorina V.M. and Kochetkov A.V. Publ. 03/23/1984. Bull. eleven.

9. А. с. 1786491, M.Кл. G 06 F 13/00, СССР. Устройство для ввода информации. Гусев Д.Ю. и Крюков Ю.В. Опубл. 07.01.1993. Бюл. 1. 9. A. p. 1786491, M. C. G 06 F 13/00, USSR. Device for entering information. Gusev D.Yu. and Kryukov Yu.V. Publ. 01/07/1993. Bull. 1.

10. Угрюмов Е.П. Цифровая схемотехника. - СПб.: БХВ Петербург, 2001. - 528 с.: ил. 10. Ugryumov EP Digital circuitry. - SPb .: BHV Petersburg, 2001 .-- 528 p.: Ill.

Claims

A device for inputting information comprising a receiver-decoder, a pause detector, a shift register, an output result ready operation, a clock input and inputs of a self-synchronizing serial binary code, which are information inputs of the receiver-decoder, characterized in that it additionally contains a control element modulo two, two NOT elements, three triggers, a buffer register, a control unit, the first and second outputs of which are connected respectively to the clock input of the buffer register and the readiness output The type of operation, the programmable code input of the pause detection threshold connected to the code input of the pause detector, the output of a parallel-serial binary code fragment connected to the code input of the control element modulo two and the code output of the buffer register, inputs of the initial reset, reset of readiness of the result of the operation and strobe reading the fragment, the output of the information error and the output of the failure of bit synchronization and the readiness of the fragment, respectively connected to the third and fourth outputs of the control unit, the output of which is connected to the output of the first low order bit of the shift register, the information output of the receiver-decoder through the first element is NOT connected to the asynchronous inverse input of the installation of the first trigger, the output of which is connected to the information input of the second trigger, the clock input of which is connected to the clock input of the shift register, the output the second element NOT and the installation input to the pause detector detection mode, the first output of which is connected to the asynchronous inverse inputs of the shift register reset and the installation of the second the trigger, the output of which is connected to the serial input of the shift register and the input of the highest bit of the buffer register, the inputs of the lower bits of which are connected to the outputs of the highest bits of the shift register, the second input of the control unit is connected to the output of the lower zero bit of the shift register and the synchronous control input parallel recording / shift to the right of the shift register, the parallel information input of which is connected to the input of the constant code of the device, in which the highest order is one, and the rest bits are zero, the information input of the first trigger is connected to the logic bus "0" of the device, the clock input of which is connected to the clock input of the pause detector, the output of the information error of the device is connected to the output of the third trigger and the bit input of the control element is modulo two, the output of which is connected to the information input the third trigger, the asynchronous inverse input of the installation of which is connected to the fifth output of the control unit, the third input of which is connected to the second output of the pause detector, which contains two outputs yes, the installation inputs to the detection mode, clock, pause settings, the first AND-NOT element, a subtracting counter, three OR elements and a code input that is connected to the information parallel input of the subtracting counter, the senior bits of which are connected to the inputs of the first OR whose output is connected to the first inputs of the second and third OR elements, the second input of the second OR element is connected to the low-order output of the subtracting counter, the asynchronous inverse recording input of which is connected to the setup input and into the detector detection mode, the clock input of which is connected to the first input of the first AND element, the second input of which is connected to the output of the second OR element and the first output of the detector, the second output of which is connected to the output of the third OR element, the second input of which is connected to the output of the first element AND NOT and the counting input of the subtracting counter, the asynchronous reset input of which is connected to the installation input in the detector pause mode, the fourth input of the control unit and the input of the initial reset of the device, reset reset input in particular, the result of the operation of which is connected to the fifth input of the control unit, the sixth input of which is connected to the input of the reading gate of the device, the inverse of the enable enable code output of the buffer register and the clock input of the third trigger, the output of the bit synchronization of the receiver-decoder is connected to the input of the second element NOT, the clock input of the second trigger and the seventh input of the control unit, which contains seven inputs, five outputs, the fourth, fifth and sixth triggers, the element OR NOT, the second, third and fourth elements AND NOT, two ele And, the third element is NOT and the fourth element is OR, with the output of the second element AND NOT connected to the first input of the first element AND and the clock input of the fourth trigger, the output of the fourth element OR connected to the asynchronous inverse reset input of the fifth trigger, information inputs of the fourth and sixth triggers connected respectively to the buses of the logical "0" and logical "1" control unit, the first output of which is connected to the clock input of the sixth trigger and the output of the third AND-NOT element, the output of the fourth trigger is connected to the first the input of the second AND gate AND the second output of the control unit, the first input of which is connected to the second input of the second AND gate, the first input of the fourth OR gate is connected to the output of the third gate NOT, the input of which is connected to the first input of the fourth AND gate and the second the input of the control unit, the third input of which is connected to the second input of the fourth OR element, the asynchronous inverse input of the fourth trigger installation and the first input of the third AND-NOT element, the second input of which is connected to the output of the fourth AND-NOT element , the outputs of the fifth and sixth triggers are connected respectively to the third and fourth outputs of the control unit, the fourth and fifth inputs of which are connected to the inputs of the OR-NOT element, the output of which is connected to the asynchronous inverse input of the reset of the fourth trigger and the second input of the first element And, the output of which is connected to the asynchronous inverse input of the fifth trigger installation, the first input of the second AND element and the fifth output of the control unit, the asynchronous inverse reset input of the sixth trigger is connected to the output of the second And element, second second input coupled to a sixth input of the control unit, a seventh input coupled to a third input of the second AND-NO element and the second input of the fourth AND-NO element.