RU2118042C1

RU2118042C1 - Multiple-channel detector of single pulses

Info

Publication number: RU2118042C1
Application number: RU96104739A
Authority: RU
Inventors: Р.Ф. Зубаеров; Г.В. Даниленко; А.Я. Рыбаков; О.А. Островский
Original assignee: Министерство Российской Федерации по атомной энергии
Priority date: 1996-03-11
Filing date: 1996-03-11
Publication date: 1998-08-20

Abstract

FIELD: automation and computer engineering. SUBSTANCE: device has unit of gates, inverter, output lines and two delay gates. Goal of invention is achieved by introduced read-only memory unit, two-channel n-bit multiplexer, 2n-2 delay gates, clock pulse line and new connections. This results in possibility of pulse generation without contact chatter in devices with mechanical contacts and for generation of short single pulses at edge of long pulse or potential signals. EFFECT: increased field of application. 4 dwg, 2 tbl

Description

Изобретение относится к автоматике и вычислительной технике и может быть использовано для формирования импульсов, свободных от влияния дребезга контактов в устройствах с механическими контактами, и для формирования коротких одиночных импульсов по фронту длинных импульсных или потенциальных сигналов. The invention relates to automation and computer technology and can be used to generate pulses free of contact bounce in devices with mechanical contacts, and to generate short single pulses along the front of long pulse or potential signals.

Известен формирователь одиночных импульсов (см. авт. св. СССР N 928625, кл. H 03 K 5/01, 5/153, 27.08.80 "Формирователь одиночных импульсов с защитой от дребезга контактов", авторы Н.Н. Ведерников и Л.А. Мальщукова, опубл. в БИ N 18, 1982), содержащий переключатели, средние контакты которых подключены к общей шине, инверторы и элементы И-НЕ по количеству переключателей, триггер памяти, многовходовой элемент ИЛИ-НЕ, подключенный к нулевому входу триггера памяти, элемент И, дополнительный инвертор, дополнительный элемент И-НЕ и счетный триггер. Выход триггера памяти соединен с нулевым входом счетного триггера и с одним из входов элемента И, другие входы которого соединены с нулевым выходом счетного триггера и с шиной инверсии синхроимпульсов, а выход - со счетным входом счетного триггера и с первыми входами элементов И-НЕ. Вторые входы элементов И-НЕ подключены к нормально замкнутым контактам переключателей и через соответствующие инверторы соединены с входами многовходового элемента ИЛИ-НЕ. Нормально разомкнутые контакты переключателей объединены между собой и через дополнительный инвертор соединены с первым входом дополнительного элемента И-НЕ, второй вход которого подключен к шине синхроимпульсов, а выход - единичному входу триггера памяти. Known shaper of single pulses (see ed. St. USSR N 928625, class H 03 K 5/01, 5/153, 08.27.80 "Shaper of single pulses with protection against contact bounce", authors N.N. Vedernikov and L .A. Malschukova, published in BI N 18, 1982), containing switches, the middle contacts of which are connected to a common bus, inverters and AND-NOT elements by the number of switches, a memory trigger, a multi-input OR-NOT element connected to the zero input of the trigger memory, AND element, additional inverter, additional NAND element and counting trigger. The output of the memory trigger is connected to the zero input of the counting trigger and to one of the inputs of the AND element, the other inputs of which are connected to the zero output of the counting trigger and the inversion bus of the clock pulses, and the output is connected to the counting input of the counting trigger and the first inputs of the AND-NOT elements. The second inputs of the AND-NOT elements are connected to the normally closed contacts of the switches and, through the corresponding inverters, are connected to the inputs of the multi-input OR-NOT element. Normally open contacts of the switches are interconnected and connected through an additional inverter to the first input of the additional AND-NOT element, the second input of which is connected to the clock bus, and the output to a single input of the memory trigger.

Недостатками этого формирования являются
отсутствие возможности обеспечения гарантированной задержки и регулирования времени задержки формирования выходного импульса относительно момента замыкания нормально разомкнутых контактов переключателей;
отсутствие возможности регулирования длительности выходного импульса без изменения периода следования синхроимпульсов;
отсутствие возможности формирования импульсов разной длительности для разных переключателей (датчиков);
возможность укорочения выходных импульсов при несанкционированных переключениях счетного триггера от внутренних помех (например, от помех по шинам питания) после замыкания нормально разомкнутых контактов переключателей.The disadvantages of this formation are
the inability to provide a guaranteed delay and control the delay time of the formation of the output pulse relative to the moment of closure of the normally open switch contacts;
the inability to control the duration of the output pulse without changing the period of the synchronization pulses;
the inability to form pulses of different durations for different switches (sensors);
the possibility of shortening the output pulses during unauthorized switching of the counting trigger from internal interference (for example, from interference on the power buses) after closing normally open switch contacts.

Указанные недостатки формирователя ограничивают область его применения. These shortcomings of the shaper limit its scope.

Известен многоканальный датчик одиночных импульсов (см. авт.св. СССР N 902232, кл. H 03 K 5/01, 5/06, 04.06.80 "Многоканальный датчик одиночных импульсов", автор М.Т. Юревич, опубл. в БИ N 4, 1982), который выбран в качестве прототипа и содержит блок ключей в виде кнопок с нормально разомкнутыми контактами, счетный триггер, два элемента И, инвертор, выходные шины и устройство задержки, состоящий из двух последовательно включенных элементов задержки. Вход устройства задержки соединен с выходом счетного триггера, первый выход - непосредственно, а второй через инвертор - с входами первого элемента И. Счетный вход счетного триггера подключен к выходу второго элемента И, между входами которого и выходом первого элемента И включены кнопки блока ключей. Входы второго элемента И соединены с выходными шинами. Known multi-channel sensor of single pulses (see ed. St. USSR N 902232, class. H 03 K 5/01, 5/06, 04.06.80 "Multi-channel sensor of single pulses", author MT Yurevich, publ. In BI N 4, 1982), which is selected as a prototype and contains a key block in the form of buttons with normally open contacts, a counting trigger, two And elements, an inverter, output buses and a delay device consisting of two delay elements connected in series. The input of the delay device is connected to the output of the counting trigger, the first output is directly, and the second through the inverter is connected to the inputs of the first element I. The counting input of the counting trigger is connected to the output of the second element And, between the inputs of which and the output of the first element And the keys of the key block are turned on. The inputs of the second element And are connected to the output buses.

Данное устройство выгодно отличается от предыдущего тем, что в нем задержка выходных импульсов относительно момента замыкания контактов кнопок и длительность выходных импульсов могут, в принципе, регулироваться (путем изменения параметров элементов задержки), и это заметно расширяет область его применения. This device compares favorably with the previous one in that the delay of the output pulses relative to the moment of closing the button contacts and the duration of the output pulses can, in principle, be adjusted (by changing the parameters of the delay elements), and this significantly expands the scope of its application.

Недостатками данного многоканального датчика одиночных импульсов являются
сложность структуры выходных сигналов, заключающаяся в том, что при замыкании контактов какой-либо кнопка на соответствующем выходе датчика сначала устанавливается уровень логического нуля, затем на время длительности формируемого импульса на этом выходе устанавливается уровень логической единицы, потом до размыкания замкнутых контактов кнопки - уровень логического нуля, а после их размыкания - снова исходный уровень логической единицы; выделение формируемого датчиком импульса в нагрузке требует усложнения последней;
искажение указанного и без того достаточно сложного по структуре выходного сигнала датчика дребезгом контактов кнопок при их замыкании и размыкании, поскольку в эти моменты на контактах кнопок присутствуют разные уровни напряжения, а контакты кнопок имеют непосредственную связь с выходами датчика;
возможность искажения формируемого выходного импульса датчика при несанкционированных переключениях счетного триггера от помех (например, от помех по шинам питания) после начала формирования выходного импульса);
отсутствие возможности формирования неодинаковых задержек выходных импульсов для разных выходов датчика относительно момента замыкания контактов соответствующих кнопок и неодинаковых длительностей импульсов на выходах;
отсутствие синхронизации выходных импульсов устройства внешними тактовыми импульсами.The disadvantages of this multi-channel single pulse sensor are
the complexity of the structure of the output signals is that when a contact is closed, any button on the corresponding output of the sensor first sets the logic zero level, then for the duration of the generated pulse, this level sets the logical unit level, then, until the button contacts open, the logical level zero, and after their opening - again the initial level of the logical unit; the allocation of the pulse generated by the sensor in the load requires complication of the latter;
distortion of the already indicated rather complex in structure of the sensor output signal by the rattling of the button contacts when they are closed and opened, since at these moments on the button contacts there are different voltage levels, and the button contacts have a direct connection with the sensor outputs;
the possibility of distortion of the generated output pulse of the sensor during unauthorized switching of the counting trigger from interference (for example, from interference on the power buses) after the start of the formation of the output pulse);
the inability to generate unequal delays of the output pulses for different outputs of the sensor relative to the moment of contact closure of the corresponding buttons and unequal pulse durations at the outputs;
lack of synchronization of the output pulses of the device with external clock pulses.

Указанные недостатки устройства ограничивают область его применения. These disadvantages of the device limit its scope.

Задачей, решаемой предлагаемым техническим решением, является создание многоканального датчика одиночных импульсов, обладающего расширенной областью применения за счет упрощения структуры выходного сигнала, исключения влияния дребезга контактов ключей и помех на структуру и длительность формируемого сигнала, возможности формирования в каналах выходных импульсов неодинаковой длительности и неодинаковых задержек выходных импульсов относительно моментов включения соответствующих ключей, а также за счет синхронизации формируемых выходных импульсов внешними тактовыми импульсами. The problem solved by the proposed technical solution is the creation of a multi-channel single pulse sensor, which has an expanded scope by simplifying the structure of the output signal, eliminating the influence of key bounce and interference on the structure and duration of the generated signal, the possibility of generating uneven durations and unequal delays in the channels of the output pulses output pulses relative to the moments when the corresponding keys are turned on, as well as due to synchronization generated in output pulses by external clock pulses.

Технический результат, заключающийся в расширении области применения, достигается тем, что в многоканальный датчик одиночных импульсов, содержащий блок ключей, инвертор, выходные шины и два элемента задержки, введены постоянное запоминающее устройство, двухканальный n-разрядный мультиплексор, 2n-2 элементов задержки и шина тактовых импульсов, при этом один адресный вход постоянного запоминающего устройства подключен к шине тактовых импульсов и входу инвертора, n следующих адресных входов - к соответствующим выходам мультиплексора, m следующих адресных входов - к соответствующим выходам блока ключей, n выходов через первые n элементов задержки - к соответствующим входам первого канала мультиплексора, а m следующих выходов соединены с соответствующими выходными шинами, выходы мультиплексора через вторые n элементов задержки соединены с соответствующими входами его второго канала, а первый и второй управляющие входы подключены соответственно к выходу и входу инвертора. The technical result, which consists in expanding the scope, is achieved by the fact that a multi-channel sensor of single pulses, containing a key block, an inverter, output buses and two delay elements, has a read-only memory, a two-channel n-bit multiplexer, 2n-2 delay elements and a bus clock pulses, while one address input of the permanent storage device is connected to the bus of clock pulses and the inverter input, n of the following address inputs to the corresponding outputs of the multiplexer, m trace addressing inputs to the corresponding outputs of the key block, n outputs through the first n delay elements to the corresponding inputs of the first channel of the multiplexer, and m of the following outputs are connected to the corresponding output buses, the outputs of the multiplexer through the second n delay elements are connected to the corresponding inputs of its second channel, and the first and second control inputs are connected respectively to the output and input of the inverter.

Указанная совокупность признаков позволяет расширить область применения многоканального датчика одиночных импульсов за счет упрощения структуры выходного сигнала, исключения влияния дребезга контактов ключей и помех на структуру и длительность выходного сигнала, возможности формирования в каналах выходных импульсов неодинаковой длительности и неодинаковых задержек выходных импульсов относительно моментов включения соответствующих ключей, а также за счет синхронизации выходных импульсов внешними тактовыми импульсами. The specified set of features allows us to expand the scope of the multi-channel single pulse sensor by simplifying the structure of the output signal, eliminating the influence of key bounce and interference on the structure and duration of the output signal, the possibility of generating uneven durations and output delays in the output pulse channels with respect to the switching times of the corresponding keys , as well as due to synchronization of output pulses by external clock pulses.

На фиг. 1 приведена схема многоканального датчика одиночных импульсов при n = 3 и m = 5; на фиг. 2 - схема варианта реализации блока ключей; на фиг. 3 - схема элементов задержки; на фиг. 4 - временные диаграммы сигналов на шине тактовых импульсов, на адресных входах и выходах постоянного запоминающего устройства в процессе работы. In FIG. 1 shows a diagram of a multi-channel single pulse sensor for n = 3 and m = 5; in FIG. 2 is a diagram of an embodiment of a key block; in FIG. 3 is a diagram of delay elements; in FIG. 4 - timing diagrams of signals on the bus clock pulses, on the address inputs and outputs of a permanent storage device in the process.

Многоканальный датчик одиночных импульсов содержит блок 1 ключей, постоянное запоминающее устройство 2 (ПЗУ2), двухканальный трехразрядный (n = 3) мультиплексор 3, инвертор 4, первые три 5-1...5-3 (n = 3) элемента задержки и вторые три 6-1...6-3 элемента задержки. Один адресный вход (АО) ПЗУ2 подключен к шине 7 тактовых импульсов, три адресных входа А1, А2, А3 подключены к соответствующим выходам мультиплексора 3, пять (А4...А8) адресных входов - к соответствующим выходам блока 1 ключей, неиспользуемые адресные входы (А9, А10) - к общей шине, три выхода (D1...D3) через элементы задержки 5-1. . . 5-3 соединены с соответствующими входами (Х1...Х3) первого канала мультиплексора 3, а пять выходов (D4...D8) - с соответствующими выходными шинами 8. Выходы мультиплексора 3 через элементы задержки 6-1...6-3 соединены с соответствующими входами (Y1...Y3) его второго канала, первый управляющий вход (V_x) подключен к выходу инвертора 4, второй управляющий вход (V_y) - к шине 7 тактовых импульсов, соединенной с входом инвертора 4.The multi-channel single-pulse sensor contains a block of 1 keys, read-only memory 2 (ROM2), a two-channel three-digit (n = 3) multiplexer 3, an inverter 4, the first three 5-1 ... 5-3 (n = 3) delay elements and the second three 6-1 ... 6-3 delay elements. One address input (AO) of ROM2 is connected to a bus of 7 clock pulses, three address inputs A1, A2, A3 are connected to the corresponding outputs of multiplexer 3, five (A4 ... A8) address inputs are connected to the corresponding outputs of key block 1, unused address inputs (A9, A10) - to the common bus, three outputs (D1 ... D3) through delay elements 5-1. . . 5-3 are connected to the corresponding inputs (X1 ... X3) of the first channel of the multiplexer 3, and five outputs (D4 ... D8) are connected to the corresponding output buses 8. The outputs of the multiplexer 3 through delay elements 6-1 ... 6- 3 are connected to the corresponding inputs (Y1 ... Y3) of its second channel, the first control input (V _x ) is connected to the output of the inverter 4, the second control input (V _y ) is connected to the bus 7 clock pulses connected to the input of the inverter 4.

Блок 1 ключей выполнен по схеме фиг. 2 на ключах в виде кнопок 9...13 с резисторами привязки 14...18. Может быть выполнен на базе отдельных электронных датчиков потенциальных или относительно длинных импульсных сигналов, не содержащих механических контактов. Тогда устройство будет выполнять функцию формирования коротких одиночных импульсов по фронту входных сигналов (с требуемыми задержкой и длительностью для каждого датчика). The key block 1 is made according to the scheme of FIG. 2 on the keys in the form of buttons 9 ... 13 with binding resistors 14 ... 18. It can be made on the basis of separate electronic sensors of potential or relatively long pulse signals that do not contain mechanical contacts. Then the device will perform the function of generating short single pulses along the front of the input signals (with the required delay and duration for each sensor).

Каждый из элементов задержки 5-1...5-3, 6-1...6-3 выполнен по одинаковой схеме, приведенной на фиг. 3, содержащей резистор 19 и конденсатор 20 и представляющей собой интегрирующую RC-цепь. В отдельных случаях, например, при реализации устройства на базе КМОП-микросхем, указанные RC-цепи могут содержать на выходах дополнительные токоограничивающие резисторы. Количество RC-цепей (элементов задержки) устройства зависит от длительности (тактов) задержки одиночных импульсов и длительности этих импульсов, а постоянная RC-цепей выбирается исходя из требуемого уровня помехоустойчивости устройства. Например, ее можно выбрать такой, чтобы конденсаторы 20 элементов задержки 5-1. . .5-3 успели зарядиться или разрядиться до соответствующих логических уровней за время длительности тактовых импульсов и не успели зарядиться или разрядиться до соответствующих логических уровней от помех, а конденсаторы 20 элементов задержки 6-1...6-3 - успели зарядиться или разрядиться до соответствующих логических уровней в принятом интервале между тактовыми импульсами и не успели зарядиться или разрядиться до соответствующих логических уровней при более коротких интервалах между импульсами на шине тактовых импульсов (например, при дроблении тактового импульса помехой или при поступлении по шине тактовых импульсов помех). При выборе одинаковой постоянной для всех RC-цепей всех элементов задержки скважность тактовых импульсов принимается равной двум. Each of the delay elements 5-1 ... 5-3, 6-1 ... 6-3 is made according to the same scheme shown in FIG. 3, comprising a resistor 19 and a capacitor 20, which is an integrating RC circuit. In some cases, for example, when implementing a device based on CMOS chips, these RC circuits may contain additional current-limiting resistors at the outputs. The number of RC circuits (delay elements) of the device depends on the duration (cycles) of the delay of single pulses and the duration of these pulses, and the constant of RC circuits is selected based on the required level of noise immunity of the device. For example, it can be chosen such that the capacitors 20 of the delay elements 5-1. . .5-3 managed to charge or discharge to the corresponding logical levels during the duration of the clock pulses and did not have time to charge or discharge to the corresponding logical levels from interference, and the capacitors of the 20 delay elements 6-1 ... 6-3 - managed to charge or discharge to corresponding logical levels in the accepted interval between clock pulses and did not have time to charge or discharge to the corresponding logical levels with shorter intervals between pulses on the clock bus (for example, when a clock pulse is interfered with or when a clock pulse arrives on the bus). When choosing the same constant for all RC circuits of all delay elements, the duty cycle of clock pulses is taken equal to two.

Построение устройства с количеством каналов больше, чем показано на фиг. 1, осуществляется путем увеличения количества ключей в блоке 1 ключей и соответствующего увеличения количества выходов блока 1 ключей, количества адресных входов ПЗУ2 и выходов ПЗУ2, соединенных с выходными шинами 8 при соответствующем программировании ПЗУ2. Программой ПЗУ2 также обеспечиваются длительности задержек выходных импульсов в каждом канале устройства относительно моментов замыкания соответствующих ключей блока 1 ключей и длительности этих импульсов в каждом из каналов. При этом длительность задержки выходного импульса в конкретном канале устройства должна быть не менее максимального времени дребезга контактов соответствующего ключа блока 1 ключей. The construction of a device with more channels than shown in FIG. 1 is carried out by increasing the number of keys in the key block 1 and the corresponding increase in the number of outputs of the key block 1, the number of address inputs of ROM2 and outputs of ROM2 connected to output buses 8 with the corresponding programming of ROM2. Program ROM2 also provides the duration of the delay of the output pulses in each channel of the device relative to the moments of closure of the corresponding keys of the block 1 keys and the duration of these pulses in each channel. In this case, the duration of the delay of the output pulse in a particular channel of the device should be at least the maximum contact bounce time of the corresponding key of the key block 1.

Многоканальный датчик одиночных импульсов работает следующим образом. A multi-channel single pulse sensor operates as follows.

В исходном состоянии ключи 9...13 блока 1 ключей (фиг. 2) разомкнуты, поэтому на всех выходах последнего и на соответствующих адресных входах (А4. . . А8) ПЗУ2 (см. фиг. 1) уровни логического нуля. На шине 7 тактовых импульсов поддерживается уровень логического нуля, который присутствует также на адресном входе младшего разряда (АО) ПЗУ2, на входе инвертора 4 и на втором управляющем входе (V_y) мультиплексора 3, на первом управляющем входе (V_x) которого поддерживается уровень логической единицы с выхода инвертора. При таком сочетании уровней сигналов на управляющих входах мультиплексора 3 на его выходы выдаются уровни сигналов, присутствующие на входах его первого канала (X1, X2, X3). Так как в исходном состоянии конденсаторы 20 элементов задержки 5-1...5-3 (как и элементов задержки 6-1...6-3) разряжены (например, в обесточенном состоянии устройства), то на выходы мультиплексора 3 выдаются уровни логического нуля, которые поступают на соответствующие адресные входы (А1...А3) ПЗУ2. Следовательно, ко всем адресным входам ПЗУ2 оказываются приложенными уровни логического нуля (неиспользуемые адресные входы старших разрядов А9, А10 ПЗУ2 подключены к общей шине устройства), то есть у ПЗУ2 оказывается выбранным нулевой адрес. При этом на все выходы ПЗУ2 выдаются, в соответствии с записанной программой, уровни логического нуля, поэтому на выходных шинах 8 поддерживаются уровни логического нуля, а уровни логического нуля с соответствующих выходов ПЗУ2 (D1...D3) поддерживают разряженное состояние конденсаторов 20 элементов задержки 5-1...5-3. В результате разряженное состояние конденсаторов 20 указанных элементов задержки поддерживается по замкнутым цепям: выходы элементов задержки 5-1...5-3 - входы первого канала и выходы мультиплексора 3 - адресные входы (А1...А3) и выходы (D1... D3) ПЗУ2 - входы элементов задержки 5-1...5-3. Указанное исходное состояние устройства сохраняется до подачи последовательности тактовых импульсов по шине 7 или включения какого-либо из ключей блока 1 ключей.In the initial state, the keys 9 ... 13 of the block 1 of the keys (Fig. 2) are open, therefore, at all outputs of the latter and at the corresponding address inputs (A4... A8) of the ROM2 (see Fig. 1) there are logic zero levels. On the bus 7 clock pulses, a logic zero level is maintained, which is also present at the address input of the least significant bit (AO) of ROM2, at the input of inverter 4 and at the second control input (V _y ) of multiplexer 3, at the first control input (V _x ) of which the level is maintained logical unit from the inverter output. With this combination of signal levels at the control inputs of the multiplexer 3, the signal levels present at the inputs of its first channel (X1, X2, X3) are output to its outputs. Since in the initial state the capacitors 20 of the delay elements 5-1 ... 5-3 (as well as the delay elements 6-1 ... 6-3) are discharged (for example, in the de-energized state of the device), the outputs of the multiplexer 3 are given levels logical zero, which are received at the corresponding address inputs (A1 ... A3) of ROM2. Consequently, logic zero levels are applied to all address inputs of ROM2 (unused address inputs of the upper bits A9, A10 of ROM2 are connected to the device common bus), that is, ROM2 has a zero address selected. In this case, all the outputs of ROM2 are given, in accordance with the recorded program, logical zero levels, therefore, logic zero levels are supported on output buses 8, and logical zero levels from the corresponding ROM outputs2 (D1 ... D3) support the discharged state of the capacitors of 20 delay elements 5-1 ... 5-3. As a result, the discharged state of the capacitors 20 of the indicated delay elements is maintained in closed circuits: the outputs of the delay elements 5-1 ... 5-3 - the inputs of the first channel and the outputs of the multiplexer 3 - address inputs (A1 ... A3) and outputs (D1 .. . D3) ROM2 - inputs of delay elements 5-1 ... 5-3. The indicated initial state of the device is stored until a sequence of clock pulses is supplied via bus 7 or any of the keys of the key block 1 are turned on.

При подаче по шине 7 тактовых импульсов с уровнем логической единицы (до включения указанных ключей) в течение каждого тактового импульса на адресном входе АО младшего разряда ПЗУ2, на входе инвертора 4 и на втором управляющем входе мультиплексора 3 присутствует уровень логической единицы, на первом управляющем входе мультиплексора 3 - уровень логического нуля. При таком сочетании сигналов на управляющих входах мультиплексора 3 на его выходы выдаются уровни сигналов, присутствующие на входах его второго канала, поэтому на адресные входы А1...А3 ПЗУ2 подаются уровни логического нуля с разряженных в исходном состоянии устройства конденсаторов 20 элементов задержки 6-1. . . 6-3. В результате в течение каждого тактового импульса, поступающего по шине 7 до включения ключей блока 1 ключей, к адресным входам ПЗУ2 оказывается приложенным двоичный код числа 1, то есть выбирается адрес 1. В этом адресе на выходы D1...D3 ПЗУ2 выдаются, в соответствии с записанной программой, уровни логического нуля, которые поддерживают разряженное состояние конденсаторов 20 элементов задержки 5-1...5-3. Поэтому после окончания каждого тактового импульса устройство возвращается в описанное выше исходное состояние. Аналогично реагирует устройство и на импульсные помехи, поступающие по шине 7 тактовых импульсов. When 7 clock pulses with a logic level of a logic unit (before turning on the indicated keys) are supplied via the bus during each clock pulse at the address input of the AO of the lower order ROM2, at the input of the inverter 4 and at the second control input of the multiplexer 3 there is a logic level at the first control input multiplexer 3 - logical zero level. With this combination of signals at the control inputs of the multiplexer 3, the signal levels present at the inputs of its second channel are output to its outputs, therefore, logic zero levels from the capacitors discharged in the initial state of the device 20 delay elements 6-1 are supplied to the address inputs A1 ... A3 of the ROM2 . . . 6-3. As a result, during each clock pulse arriving on the bus 7 until the keys of the key block 1 are turned on, the binary code of the number 1 is applied to the address inputs of the ROM2, that is, the address 1 is selected. At this address, the outputs D1 ... D3 of the ROM2 are issued, in According to the recorded program, logical zero levels that support the discharged state of capacitors 20 delay elements 5-1 ... 5-3. Therefore, after the end of each clock pulse, the device returns to the initial state described above. The device reacts similarly to impulse noise coming through the bus 7 clock pulses.

Рассмотрим работу устройства при формировании одиночного импульса по одному каналу на примере, когда включается ключ 9 блока 1 ключей и при этом формируется одиночный импульс с длительностью (t_u), равной одному периоду следования тактовых импульсов (T_т), и с задержкой (t_з) относительно момента включения ключа 9, равной одному периоду следования тактовых импульсов (фактическое значение t_з может находиться, из-за ассинхронности моментов включения ключей блока 1 ключей и тактовых импульсов с длительностью t_т, в пределах от 1Т до 2Тт - t_т). Комбинации уровней сигналов на адресных входах и выходах ПЗУ2 для этого случая приведены в табл. 1.Consider the operation of the device when generating a single pulse on one channel, for example, when the key 9 of block 1 of the keys is turned on and a single pulse is formed with a duration (t _u ) equal to one period of the following clock pulses (T _t ) and with a delay (t _s ) relative to the moment the key 9 is turned on, which is equal to one period of the cycle of clock pulses (the actual value of t _s can be found, due to the asynchrony of the moments of switching on the keys of block 1 of the keys and clock pulses with a duration of t _t , ranging from 1T to 2Tt - t _t ). The combinations of signal levels at the address inputs and outputs of ROM2 for this case are given in Table. 1.

При включении ключа 9 на адресный вход А4 пятого разряда ПЗУ2 сначала поступает "пачка" коротких импульсов (амплитуда которых может достигать уровня логической единицы), обусловленных дребезгом контактов ключа (см. фиг. 4, U_1i), момент t₁). При этом в течение каждого импульса дребезга оказывается выбранным один и тот же адрес 16 - начальный адрес зоны ячеек памяти ПЗУ2, где записана программа для формирования единичного импульса по факту включения ключа 9 (в данном случае это - зона адресов с 16-го по 31-й). В этом адресе на выходы ПЗУ2 выдаются, в соответствии с записанной программой, уровни логического нуля, поэтому в течение импульсов дребезга поддерживаются исходные разряженные состояния конденсаторов 20 элементов задержки 5-1... 5-3, а после каждого из импульсов дребезга ПЗУ2 оказывается установленным в нулевой адрес. Аналогичная ситуация получается и при поступлении на адресный вход А4 ПЗУ2 помех, наводимых на соответствующей линии связи ПЗУ2 с ключом 9, в особенности в случае дистанционного размещения блока 2 ключей.When the key 9 is turned on, the fifth burst of short pulses (the amplitude of which can reach the level of a logical unit), caused by the bounce of the contacts of the key (see Fig. 4, U _1i ), moment t ₁ ) arrives at address input A4 of the fifth discharge of ROM2. At the same time, during each bounce pulse, the same address 16 is selected - the starting address of the zone of the ROM2 memory cells, where the program for generating a single pulse is recorded upon switching on the key 9 (in this case, it is the address zone from the 16th to the 31st d). In this address, the outputs of the ROM2 are, in accordance with the recorded program, logical zero levels, therefore, during the bounce pulses, the initial discharged states of the capacitors of the 20 delay elements 5-1 ... 5-3 are maintained, and after each of the bounce pulses the ROM2 is set to the zero address. A similar situation is obtained when interference is received at the address input A4 of ROM2 imposed on the corresponding communication line of ROM2 with key 9, especially in the case of remote placement of the key block 2.

Если во время дребезга контактов включаемого ключа 9 по ступает тактовый импульс, то при совпадении уровней логической единицы на адресных входах А0 и А4 ПЗУ2 каждый раз оказывается выбранным адрес 17 ПЗУ2 (табл. 1, строка третья), где на выход D1 ПЗУ2 выдается, в соответствии с записанной программой, уровень логической единицы. Однако за короткое время импульса дребезга конденсатор 20 элемента задержки 5-1 не успевает зарядиться до уровня логической единицы, а между импульсами дребезга при наличии тактового импульса оказывается выбранным адрес 1 ПЗУ2, где на выходы ПЗУ2 выдаются, в соответствии с записанной программой, уровни логического нуля, и заряженный в течение предыдущего импульса дребезга до определенного уровня конденсатор 20 элемента задержки 5-1 разряжается. If a clock pulse arrives during the bounce of the contacts of the switched-on key 9, then when the logical unit levels coincide at the address inputs A0 and A4 of the ROM2, the address 17 of the ROM2 is selected each time (Table 1, line three), where the output D1 of the ROM2 is issued, in According to the recorded program, the level of the logical unit. However, in a short time of a bounce pulse, the capacitor 20 of the delay element 5-1 does not have time to charge to the level of a logical unit, and between the bounce pulses in the presence of a clock pulse, address 1 of ROM2 is selected, where the logic zero levels are output to the outputs of ROM2, in accordance with the recorded program , and the capacitor 20 of the delay element 5-1 charged during the previous pulse of bounce to a certain level is discharged.

При поступлении очередного (первого после установления постоянного уровня логической единицы на адресном входе А4 ПЗУ2 при включении ключа 9) тактового импульса по шине 7 (см. фиг. 4, U₇, момент t₂) уровень логической единицы устанавливается (на время длительности этого импульса) также на адресном входе А0 младшего разряда ПЗУ2. В результате к адресным входам ПЗУ2 оказывается приложенным двоичный код числа 17 (табл. 1, третья строка), то есть выбирается адрес 17 ПЗУ2. В этом адресе на выход D1 ПЗУ2 выдается, в соответствии с записанной программой, уровень логической единицы, который поступает на вход элемента задержки 5-1. При этом начинается процесс заряда конденсатора 20 этого элемента задержки через соответствующий резистор 19 (заряд указанного конденсатора до уровня логической единицы должен завершиться до окончания первого тактового импульса). Одновременно в течение тактового импульса на втором управляющем входе мультиплексора 3 будет присутствовать уровень логической единицы, а на первом управляющем входе - уровень логического нуля с выхода инвертора 4. При таком сочетании сигналов на управляющих входах на выходы мультиплексора 3 выдаются уровни сигналов, присутствующие на входах его второго канала, то есть, в данном случае, уровни логического нуля с разряженных конденсаторов 20 элементов задержки 6-1... 6-3. Эти уровни логического нуля поступают на адресные входы А1....А3 ПЗУ2 и обеспечивают сохранение на адресных входах ПЗУ2 выбранного адреса 17 до окончания первого тактового импульса.Upon receipt of the next (the first after establishing a constant level of a logical unit at address input A4 ROM2 when turning on the key 9) clock pulse on bus 7 (see Fig. 4, U ₇ , time t ₂ ) the level of the logical unit is set (for the duration of this pulse ) also at the address input A0 of the least significant bit of ROM2. As a result, the binary code of 17 (table 1, third line) is attached to the address inputs of ROM2 (that is, the address 17 of ROM2 is selected. In this address, the output D1 ROM2 is issued, in accordance with the recorded program, the level of the logical unit, which is input to the delay element 5-1. At the same time, the process of charging the capacitor 20 of this delay element through the corresponding resistor 19 begins (the charge of the indicated capacitor to the level of a logical unit should be completed before the end of the first clock pulse). At the same time during the clock pulse at the second control input of the multiplexer 3 there will be a logic unit level, and at the first control input - the logic zero level from the output of the inverter 4. With this combination of signals at the control inputs to the outputs of the multiplexer 3 the signal levels present at its inputs the second channel, that is, in this case, the levels of logical zero from the discharged capacitors 20 delay elements 6-1 ... 6-3. These levels of logical zero go to the address inputs A1 .... A3 of the ROM2 and ensure that the address 17 of the ROM2 stores the selected address 17 until the end of the first clock pulse.

Аналогично работает устройство и при поступлении первого тактового импульса одновременно с поступлением уровня логической единицы на адресный вход А4 ПЗУ2 от ключа 9 блока 1 ключей, а также при поступлении сигнала на вход А4 ПЗУ2 с задержкой относительно фронта первого тактового импульса. Некоторое отличие будет состоять только в том, что в первом случае на адресные входы ПЗУ сразу поступает код адреса 17, а во втором случае сначала устанавливается код адреса 1, затем (после поступления сигнала от ключа 9) - код адреса 17. При этом если во втором случае времени нахождения ПЗУ2 в адресе 17 не хватит для заряда конденсатора 20 элемента задержки 5-1, то на адресных входах ПЗУ2 после окончания первого тактового импульса установится код нулевого адреса, то есть привязка к тактовому импульсу в данном случае не произойдет. The device works similarly when the first clock pulse arrives at the same time as the logical unit level arrives at address input A4 of ROM2 from key 9 of key block 1, and also when a signal arrives at input A4 of ROM2 with a delay relative to the front of the first clock pulse. Some difference will only consist in the fact that in the first case, the address inputs of the ROM immediately receive the address code 17, and in the second case, the address code 1 is first set, then (after the signal from the key 9 is received) the address code 17. in the second case, the time spent in ROM2 at address 17 is not enough to charge the capacitor 20 of the delay element 5-1, then the address inputs of ROM2 will set the zero address code after the end of the first clock pulse, that is, binding to the clock pulse in this case will not occur.

После окончания первого тактового импульса на шине 7 и на адресном входе А0 ПЗУ2 восстанавливается исходный уровень логического нуля, на первом и втором управляющих входах мультиплексора 3 восстанавливаются исходные уровни логической единицы и логического нуля соответственно. Это приводит к тому, что на выходы мультиплексора 3 выдаются уровни сигналов, присутствующие на входах его первого канала. В рассматриваемом случае на выходы 2 и 3 мультиплексора 3 выдаются уровни логического нуля с разряженных конденсаторов 20 элементов задержки 5-2 и 5-3, а на выход 1 - уровень логической единицы с заряженного в течение первого тактового импульса конденсатора 20 элемента задержки 5-1. В результате после окончания первого тактового импульса, привязка к которому состоялась, на адресных входах ПЗУ2 устанавливается двоичный код числа 18 (см. табл. 1, четвертая строка сверху), то есть адрес 18. В данном случае на выход D1 ПЗУ2 выдается так же, как и в адрес 17, уровень логической единицы, а на выходах D2, D3 ПЗУ2 сохраняются уровни логического нуля. Указанные уровни сигналов на выходах ПЗУ2 поддерживают заряженное состояние конденсатора 20 элемента задержки 5-1 и разряженное состояние конденсаторов 20 элементов задержки 5-2, 5-3. Таким образом, после первого тактового импульса (в интервале между первым и вторым тактовыми импульсами) заряженное состояние конденсатора 20 элемента задержки 5-1 разряженное состояние конденсаторов 20 элементов задержки 5-2, 5-3 поддерживаются по замкнутым цепям: выходы элементов задержки 5-1...5-3 - входы первого канала и выходы мультиплексора 3 - адресные входы А1...А3 и выходы D1...D3 ПЗУ2 - входы элементов задержки 5-1...5-3. After the end of the first clock pulse on the bus 7 and at the address input A0 of the ROM2, the initial level of logical zero is restored, at the first and second control inputs of multiplexer 3, the initial levels of the logical unit and logical zero are restored. This leads to the fact that the outputs of the multiplexer 3 are given signal levels present at the inputs of its first channel. In this case, logic zero levels from discharged capacitors 20 of delay elements 5-2 and 5-3 are output to outputs 2 and 3 of multiplexer 3, and output 1 is the level of a logic unit from the capacitor 20 of delay element 5-1 charged during the first clock pulse . As a result, after the end of the first clock pulse, the binding to which took place, the binary code of the number 18 is installed on the address inputs of ROM2 (see table 1, the fourth line above), that is, address 18. In this case, the output D1 of ROM2 is issued in the same way as in address 17, the level of the logical unit, and at the outputs D2, D3 of ROM2 logic zero levels are stored. The indicated signal levels at the outputs of the ROM2 support the charged state of the capacitor 20 of the delay element 5-1 and the discharged state of the capacitors 20 of the delay element 5-2, 5-3. Thus, after the first clock pulse (in the interval between the first and second clock pulses), the charged state of the capacitor 20 of the delay element 5-1 the discharged state of the capacitors 20 of the delay element 5-2, 5-3 are maintained in closed circuits: outputs of the delay elements 5-1 ... 5-3 - inputs of the first channel and outputs of the multiplexer 3 - address inputs A1 ... A3 and outputs D1 ... D3 ROM2 - inputs of delay elements 5-1 ... 5-3.

Одновременно идет процесс заряда конденсатора 20 элемента задержки 6-1, который должен завершиться до поступления следующего (второго) тактового импульса. При этом уровни логического нуля с выходов 2, 3 мультиплексора 3 поддерживают разряженное состояние конденсаторов 20 элементов задержки 6-2, 6-3. At the same time, there is a process of charging the capacitor 20 of the delay element 6-1, which should be completed before the next (second) clock pulse arrives. Moreover, the levels of logical zero from the outputs 2, 3 of the multiplexer 3 support the discharged state of the capacitors 20 delay elements 6-2, 6-3.

До первого тактового импульса, в течение этого тактового импульса и после него на выходах D4...D8 ПЗУ2, следовательно, и на выходных шинах 8 сохраняются, в соответствии с записанной программой, исходные уровни логического нуля. Prior to the first clock pulse, during and after this clock pulse, the outputs D4 ... D8 of the ROM2, therefore, on the output buses 8 are stored, in accordance with the recorded program, the initial levels of logical zero.

Если бы первый тактовый импульс был коротким (например, длительность его уменьшилась из-за помехи или перед тактовым импульсом по шине 7 поступила помеха), то в течение такого короткого тактового импульса конденсатор 20 элемента задержки 5-1 не успел бы зарядиться до уровня логической единицы и после окончания такого импульса (или помехи) на адресных входах ПЗУ2 оказался бы установленным двоичный код числа 16 (см. табл. 1, вторая строка), то есть устройство после короткого тактового импульса (или помехи) возвращается в состояние, в котором находилось до этого. If the first clock pulse was short (for example, its duration was reduced due to interference, or interference occurred on bus 7 before the clock pulse), then during such a short clock pulse the delay element capacitor 20 would not have time to charge to the level of a logical unit and after the end of such a pulse (or interference) at the address inputs of ROM2, the binary code of the number 16 (see Table 1, second line) would be set, that is, the device after a short clock pulse (or interference) returns to the state in which you find to this axis.

При поступлении второго тактового импульса по шине 7 (фиг. 4, U₇, момент t₃) к адресному входу А0 младшего разряда ПЗУ2 вновь оказывается приложенным (на время длительности этого импульса) уровень логической единицы. Одновременно на первом и втором управляющих входах мультиплексора 3 устанавливаются уровни логического нуля и логической единицы соответственно. В результате в течение второго тактового импульса на выходы мультиплексора 3 выдаются логические уровни, присутствующие на входах его второго канала, то есть логические уровни с конденсаторов 20 элементов задержки 6-1...6-3. В рассматриваемом случае на выход 1 мультиплексора выдается уровень логической единицы, а на выходы 2, 3 - уровни логического нуля. В результате в течение второго тактового импульса на адресных входах ПЗУ2 оказываются установленным двоичный код числа 19 (табл. 1, пятая строка), то есть выбирается адрес 19 ПЗУ2. В этом адресе на выход D2 ПЗУ выдается, в соответствии с записанной программой, уровень логической единицы, на выходы D1 и D3 - уровни логического нуля (табл. 1, пятая строка). При этом начинается заряд конденсатора 20 элемента задержки 5-2, разряд конденсатора 20 элемента задержки 5-1 и сохраняется (поддерживается) разряженное состояние конденсатора 20 элемента задержки 6-3. Процессы перезаряда указанных конденсаторов до соответствующих логических уровней завершаются до окончания второго тактового импульса.When a second clock pulse arrives via bus 7 (Fig. 4, U ₇ , moment t ₃ ), the logical unit level is again applied to the address input A0 of the least significant bit of ROM2 (for the duration of this pulse). At the same time at the first and second control inputs of the multiplexer 3 sets the levels of logical zero and logical units, respectively. As a result, during the second clock pulse, the logic levels present at the inputs of its second channel are output to the outputs of the multiplexer 3, that is, the logic levels from the capacitors 20 of the delay elements 6-1 ... 6-3. In this case, the logic unit level is output to output 1 of the multiplexer, and logic zero levels are output to outputs 2, 3. As a result, during the second clock pulse at the address inputs of ROM2, the binary code of the number 19 appears (Table 1, fifth line), that is, address 19 of ROM2 is selected. In this address, the output of D2 ROM is issued, in accordance with the recorded program, the level of the logical unit, the outputs D1 and D3 - the levels of logical zero (table. 1, fifth line). This starts the charge of the capacitor 20 of the delay element 5-2, the discharge of the capacitor 20 of the delay element 5-1, and the discharged state of the capacitor 20 of the delay element 6-3 is maintained (maintained). The processes of recharging these capacitors to the corresponding logical levels are completed before the end of the second clock pulse.

Одновременно после поступления второго тактового импульса, то есть когда выбирается адрес 19 ПЗУ2, на выходе D4 последнего появляется, в соответствии с записанной программой, уровень логической единицы - фронт одиночного импульса, формируемого при включении ключа 9 блока 1 ключей (фиг. 4, U₂ (D4), момент t₃).Simultaneously after the receipt of the second clock pulse, that is, when address 19 of ROM2 is selected, at the output D4 of the latter appears, in accordance with the recorded program, the level of the logical unit is the front of a single pulse generated when the key 9 of block 1 of the keys is turned on (Fig. 4, U ₂ (D4), moment t ₃ ).

После окончания второго тактового импульса на шине 7 и на адресном входе А0 ПЗУ2 восстанавливается исходный уровень логического нуля, на первом и втором управляющем входах мультиплексора 3 восстанавливаются исходные уровни логической единицы и логического нуля соответственно. Это приводит к тому, что на выходы мультиплексора 3 выдаются, как и после первого тактового импульса, уровни сигналов, присутствующие на входах его первого канала. В данном случае на выход 2 мультиплексора 3 выдается уровень логической единицы с заряженного в течение второго тактового импульса конденсатора 20 элемента задержки 5-2, а на выходы 1 и 3 - уровни логического нуля с разряженных конденсаторов 20 элементов задержки 5-1 и 5-3. В результате после окончания второго тактового импульса на адресных входах ПЗУ2 устанавливается двоичный код числа 20 (см. табл. 1, шестая строка), то есть адрес 20. В данном адресе на выход D2 ПЗУ2 выдается, как и в адресе 19, уровень логической единицы, а на выходе D1 и D3 - уровни логического нуля. Указанные уровни сигналов на выходах ПЗУ2 поддерживают заряженное состояние конденсатора 20 элемента задержки 5-2 и разряженное состояние конденсаторов 20 элементов задержки 5-1 и 5-3, и эти состояния конденсаторов 20 элементов задержки 5-1...5-3 поддерживаются, как и после первого тактового импульса, по замкнутым цепям, выходы элементов задержки 5-1...5-3 - входы первого канала и выходы мультиплексора 3 - адресные входы А1...А3 и выходы D1...D3 ПЗУ2 - входы элементов задержки 5-1. . . 5-3. Одновременно идет процесс перезаряда конденсатора 20 элементов задержки 6-1, 6-2 и сохраняется (поддерживается) разряженное состояние конденсатора 20 элемента задержки 6-3. Уровень логической единицы на выходе D4 ПЗУ2 после снятия второго тактового импульса сохраняется. After the end of the second clock pulse on the bus 7 and on the address input A0 of the ROM2, the initial level of logic zero is restored, at the first and second control inputs of the multiplexer 3, the original levels of the logical unit and logical zero are restored. This leads to the fact that the outputs of the multiplexer 3 are issued, as after the first clock pulse, the signal levels present at the inputs of its first channel. In this case, the output of multiplexer 3 is the level of the logical unit from the capacitor 20 of the delay element 5-2 charged during the second clock pulse, and the outputs of 1 and 3 are the levels of logical zero from the discharged capacitors of the 20 delay elements 5-1 and 5-3 . As a result, after the end of the second clock pulse, the binary code of the number 20 is set at the address inputs of ROM2 (see table 1, sixth line), that is, address 20. At this address, output D2 of ROM2 is issued, as in address 19, the level of a logical unit , and at the output D1 and D3 - logical zero levels. The indicated signal levels at the outputs of the ROM2 support the charged state of the capacitor 20 of the delay element 5-2 and the discharged state of the capacitors 20 of the delay elements 5-1 and 5-3, and these states of the capacitors 20 of the delay elements 5-1 ... 5-3 are supported as and after the first clock pulse, in closed circuits, the outputs of the delay elements 5-1 ... 5-3 are the inputs of the first channel and the outputs of the multiplexer 3 are the address inputs A1 ... A3 and the outputs D1 ... D3 ROM2 are the inputs of the delay elements 5-1. . . 5-3. At the same time, there is a process of recharging the capacitor 20 of the delay elements 6-1, 6-2 and the discharged state of the capacitor 20 of the delay element 6-3 is maintained (maintained). The level of the logical unit at the output D4 of the ROM2 after the removal of the second clock pulse is maintained.

При поступлении третьего тактового импульса по шине 7 к адресному входу А0 младшего разряда ПЗУ2 снова оказывается приложенным (на время длительности тактового импульса) уровень логической единицы. Одновременно с выходов мультиплексора 3 на соответствующие адресные входы ПЗУ2 поступают логические уровни, соответствующие состояниям конденсаторов 20 элементов задержки 6-1.. . 6-3. В результате в течение третьего тактового импульса на адресных входах ПЗУ2 оказывается установленным двоичный код числа 21 (табл. 1, седьмая строка), то есть выбирается адрес 21 ПЗУ2. В этом адресе на выходы D1, D2 ПЗУ2 выдаются, в соответствии с записанной программой, уровни логической единицы, на выходе D3 сохраняется уровень логического нуля. При этом начинается заряд конденсатора 20 элемента задержки 5-1, сохраняются заряженное состояние конденсатора 20 элемента задержки 5-2 и разряженное состояние конденсатора 20 элемента задержки 5-3, процесс заряда конденсатора 20 элемента задержки 5-1 завершается до окончания третьего тактового импульса. When a third clock pulse arrives via bus 7 to the address input A0 of the least significant bit of ROM2, the logic level is again applied (for the duration of the clock pulse). Simultaneously, from the outputs of the multiplexer 3 to the corresponding address inputs of the ROM2 logic levels are received corresponding to the states of the capacitors 20 delay elements 6-1 ... 6-3. As a result, during the third clock pulse, the binary code of the number 21 appears on the address inputs of the ROM2 (Table 1, seventh line), that is, the address 21 of the ROM2 is selected. In this address, the outputs of D1, D2 ROM2 are issued, in accordance with the recorded program, the levels of the logical unit, the output D3 stores the level of logical zero. In this case, the charge of the capacitor 20 of the delay element 5-1 starts, the charged state of the capacitor 20 of the delay element 5-2 and the discharged state of the capacitor 20 of the delay element 5-3 are stored, the charging process of the capacitor 20 of the delay element 5-1 is completed before the end of the third clock pulse.

В момент установления адреса 21 на адресных входах ПЗУ2 (при поступлении третьего тактового импульса) на выходе D4 ПЗУ2 восстанавливается исходный уровень логического нуля (фиг. 4, U₂ (D₄), момент t₄), то есть формируется срез одиночного импульса устройства, формируемого при включении ключа 9 блока 1 ключей 1.At the moment of setting address 21 at the address inputs of ROM2 (upon receipt of the third clock pulse), the output level D4 of ROM2 restores the initial level of logical zero (Fig. 4, U ₂ (D ₄ ), moment t ₄ ), that is, a slice of a single pulse of the device is formed, generated when you turn on the key 9 block 1 keys 1.

После окончания третьего тактового импульса на шине и на адресном входе А0 ПЗУ2 восстанавливается исходный уровень логического нуля, на первом и втором управляющих входах мультиплексора 3 - уровень логической единицы и логического нуля соответственно. При этом на выходы мультиплексора выдаются, как было изложено выше, уровни сигналов с конденсаторов 20 элементов задержки 5-1. ..5-3. В результате после окончания третьего тактового импульса на адресных входах ПЗУ2 устанавливается адрес 22 (табл. 1, восьмая строка). В указанном адресе как выходы D1, D2 ПЗУ2 выдаются, как и в адресе 21, уровни логической единицы, на выход D3 - уровень логического нуля, которые поддерживают заряженное состояние конденсаторов 20 элементов задержки 5-1, 5-2 и разряженное состояние конденсатора 20 элемента задержки 5-3, и указанные состояния конденсаторов 20 элементов задержки 5-1...5-3 поддерживаются до поступления четвертого тактового импульса по замкнутым цепям: выходы элементов задержки 5-1...5-3 - входы первого канала и выходы мультиплексора 3 - адресные входы А1...А3 и выходы D1...D3 ПЗУ2 - входы элементов задержки 5-1...5-3. Одновременно идет процесс заряда конденсатора 20 элемента задержки 6-1 при сохранении заряженного и разряженного состояния конденсаторов 20 элементов задержки 6-2 и 6-3 соответственно. After the end of the third clock pulse on the bus and on the address input A0 of the ROM2, the initial level of logical zero is restored, at the first and second control inputs of multiplexer 3 - the level of the logical unit and logical zero, respectively. In this case, the outputs of the multiplexer are issued, as described above, the signal levels from the capacitors 20 delay elements 5-1. ..5-3. As a result, after the end of the third clock pulse, address 22 is set at the address inputs of ROM2 (table 1, eighth line). At the indicated address, both outputs D1, D2 of ROM2 are issued, as at address 21, logical unit levels, output D3 - logic zero level, which support the charged state of the capacitors 20 delay elements 5-1, 5-2 and the discharged state of the capacitor 20 elements delays 5-3, and the indicated states of the capacitors 20 delay elements 5-1 ... 5-3 are supported until the fourth clock pulse arrives in closed circuits: outputs of delay elements 5-1 ... 5-3 - inputs of the first channel and outputs of the multiplexer 3 - address inputs A1 ... A3 and outputs D1 ... D3 ROM2 - input s delay elements 5-1 ... 5-3. At the same time, the process of charging the capacitor 20 of the delay element 6-1 while maintaining the charged and discharged state of the capacitors 20 of the delay elements 6-2 and 6-3, respectively.

При поступлении четвертого тактового импульса функциональные элементы устройства работают аналогично (как и при поступлении предыдущих тактовых импульсов). При этом в течение четвертого тактового импульса на адресных входах ПЗУ2 устанавливается адрес 23, а после окончания этого тактового импульса - снова адрес 22 (табл. 1, десятая строка), то есть адрес предшествовавший четвертому тактовому импульсу. При поступлении последующих тактовых импульсов устройство работает аналогично, при этом в течение каждого тактового импульса на адресных входах ПЗУ2 устанавливается адрес 23, после окончания тактового импульса - адрес 22, то есть устройство как бы блокируется. Из указанного состояния устройство выходит после выключения включенного ключа 9 блока 1 ключей, то есть после снятия уровня логической единицы с адресного входа А4 ПЗУ2. Если ключ 9 выключается между тактовыми импульсами, то на адресных входах ПЗУ2 сразу устанавливается адрес 6 (см. табл. 1, строка девятая), а если ключ 9 выключается при наличии тактового импульса на шине 7 - адрес 7 (см. табл. 1, строка десятая). В адрес 6 на выходы D1, D2 ПЗУ2 выдаются, в соответствии с программой, уровни логической единицы, которые поддерживают заряженное состояние конденсатора 20 элементов задержки 5-1, 5-2, а на выход D3 выдается уровень логического нуля, который поддерживает разряженное состояние конденсатора 20 элемента задержки 5-3. When the fourth clock pulse arrives, the functional elements of the device work similarly (as with the previous clock pulses). At the same time, during the fourth clock pulse, address 23 is set at the address inputs of ROM2, and after the end of this clock pulse, address 22 is again set (Table 1, tenth line), that is, the address preceding the fourth clock pulse. Upon receipt of subsequent clock pulses, the device operates in a similar manner, with each clock pulse at address inputs of ROM2 set to address 23, after the end of the clock pulse to address 22, that is, the device is blocked. The device exits from this state after turning off the on key 9 of the key block 1, that is, after removing the level of the logical unit from the address input A4 of the ROM2. If key 9 is turned off between clock pulses, then address 6 is immediately set at the address inputs of ROM2 (see table 1, line nine), and if key 9 is turned off when there is a clock pulse on bus 7, address 7 (see table 1, line ten). In address 6, the outputs of D1, D2 of ROM2 are, in accordance with the program, logic unit levels that support the charged state of the capacitor 20 delay elements 5-1, 5-2, and output D3 is issued a logic zero level that supports the discharged state of the capacitor 20 delay elements 5-3.

В адрес 7 на выходы D1...D3 ПЗУ2 выводятся, в соответствии с записанной программой, уровня логического нуля, поэтому в течение указанного тактового импульса разряжаются конденсаторы 20 элементов задержки 5-1, 5-2 и поддерживается разряженное состояние конденсатора 20 элемента задержки 5-3. Ввиду того, что при выключении ключа 9 уровень логического нуля на адресном входе А4 ПЗУ2 из-за дребезга контактов ключа 9 устанавливается не сразу, то при отсутствии тактового импульса на адресных входах ПЗУ2 попеременно будут устанавливаться адреса 6 и 22 (при наличии импульса дребезга), а при наличии тактового импульса - адреса 7 и 23 (при наличии импульса дребезга). To the address 7, the outputs D1 ... D3 of the ROM2 output, in accordance with the recorded program, a logic zero level, therefore, during the indicated clock pulse, the capacitors 20 of the delay elements 5-1, 5-2 are discharged and the discharged state of the capacitor 20 of the delay element 5 is maintained -3. Due to the fact that when the key 9 is turned off, the logic zero level at the address input A4 of the ROM2 is not immediately set due to the bounce of the contacts of the key 9, then in the absence of a clock pulse, the addresses 6 and 22 will be set alternately on the address inputs of the ROM2 (if there is a bounce pulse), and in the presence of a clock pulse - addresses 7 and 23 (in the presence of a bounce pulse).

После окончания указанного тактового импульса и дребезга контактов ключа 9 на адресных входах ПЗУ2 устанавливается нулевой адрес. В этом адресе на выходы D1. . .D3 ПЗУ2 выдаются уровни логического нуля (см. табл. 1, первая строка), которые поддерживают разряженное состояние конденсаторов 20 элементов задержки 5-1...5-3. Одновременно разряжаются конденсаторы 20 элементов задержки 6-1 и 6-2, после чего устройству возвращается описанное выше исходное состояние. After the end of the specified clock pulse and the bounce of the contacts of the key 9 at the address inputs of the ROM2, a zero address is set. At this address, outputs D1. . .D3 ROM2 logical zero levels are given (see Table 1, first line), which support the discharged state of the capacitors 20 delay elements 5-1 ... 5-3. At the same time, the capacitors 20 of the delay elements 6-1 and 6-2 are discharged, after which the above-described initial state is returned to the device.

При включении какого-либо другого ключа блока 1 ключей устройство работает аналогично. При этом каждым из этих ключей выбирается начальный адрес соответствующей зоны адресов ПЗУ2, например для ключа 10 это адрес 32 (зона адресов 32...47), для ключа 11-64 (зона адресов 64...79) и т.д. Для примера в табл. 2 приведены логические уровни сигналов на адресных входах и выходах ПЗУ2 для формирования на выходе второго канала устройства импульса с t_u = 2Т и t_з = 3Т при включении ключа 10 блока 1 ключей (см. фиг. 4, U₂ (D5)).When you turn on any other key block 1 keys, the device works similarly. In this case, each of these keys selects the starting address of the corresponding address zone of ROM2, for example, for key 10 it is address 32 (address zone 32 ... 47), for key 11-64 (address zone 64 ... 79), etc. For an example in tab. Figure 2 shows the logical levels of signals at the address inputs and outputs of ROM2 for generating an pulse with t _u = 2T and t _s = 3T at the output of the second channel when the key 10 of key block 1 is turned on (see Fig. 4, U ₂ (D5)).

При необходимости путем соответствующего программирования ПЗУ2 параметры (t_u, t_з) формируемых в каналах устройства одиночных импульсов могут быть изменены произвольным образом. При этом для варианта реализации устройства (с n = 3), приведенного на фиг. 1, общее количество тактов в каждом канале для формирования длительности импульса и его задержки относительно момента включения соответствующего ключа не должно превышать восьми, для варианта реализации с n = 4 не должно превышать шестнадцати, для варианта реализации с n = 5 не должно превышать тридцати двух и т.д.If necessary, by appropriate programming of ROM2, the parameters (t _u , t _s ) of single pulses generated in the device channels can be changed arbitrarily. Moreover, for the embodiment of the device (with n = 3) shown in FIG. 1, the total number of ticks in each channel for forming the pulse duration and its delay relative to the moment of switching on the corresponding key should not exceed eight, for an implementation with n = 4 it should not exceed sixteen, for an implementation with n = 5 it should not exceed thirty two and etc.

Таким образом, предлагаемый многоканальный датчик одиночных импульсов при включении того или иного ключа блока 1 ключей формирует (после окончания дребезга контактов ключа) и выдает на выход соответствующего канала простой по структуре выходной сигнал - синхронизированный тактовыми импульсами одиночный импульс с временными параметрами (t_u, t_з), определяемыми программой, записанной в ПЗУ2. Устройство осуществляет допусковый контроль (по минимуму) длительности присутствия и длительности отсутствия сигналов, поступающих от блока 1 ключей и по шине 7 тактовых импульсов, и запускается на формирование требуемых длительности задержки выходного сигнала относительно момента включения соответствующего ключа n длительности самого импульса, если указанные параметры управляющих сигналов больше минимальных допустимых значений, которые определяются постоянной RC-цепей элементов задержки 5-1... 5-3 и 6-1...6-3, и легко могут регулироваться путем изменения сопротивлений резисторов или (и) емкостей конденсаторов указанных элементов задержки. Длительности задержек выходных одиночных импульсов в каналах устройства относительно моментов замыкания соответствующих ключей блока 1 ключей и длительности самих импульсов могут быть одинаковыми или различными, что задается программой, записанной в ПЗУ2. При необходимости может быть повышена устойчивость устройства при запуске к многократным помехам ("качкам" помех), поступающим на адресные входы ПЗУ2 от блока 1 ключей или по шине 7 тактовых импульсов, путем использования первых нескольких тактов работы устройства (при соответствующем программировании ПЗУ) после запуска для задержки формирования выходного одиночного сигнала.Thus, the proposed multi-channel sensor of single pulses when you turn on a key of block 1 of the keys generates (after the end of the bounce of the contacts of the key) and outputs to the output of the corresponding channel a simple structure signal - a single pulse synchronized by clock pulses with time parameters (t _u , t _h ) defined by the program recorded in ROM2. The device carries out tolerance control (at a minimum) of the duration of presence and absence of signals from the key block 1 and via the bus 7 clock pulses, and starts to generate the required delay time of the output signal relative to the moment of switching on the corresponding key n of the pulse duration, if the specified control parameters signals are greater than the minimum allowable values, which are determined by the constant RC-circuits of delay elements 5-1 ... 5-3 and 6-1 ... 6-3, and can easily be adjusted by changing the resistances of resistors or (and) the capacitors of said delay elements. The duration of the delays of the output single pulses in the channels of the device relative to the moments of closure of the corresponding keys of the key block 1 and the duration of the pulses themselves can be the same or different, which is set by the program recorded in ROM2. If necessary, the device stability at startup to repeated interference (“jamming” of interference) arriving at the address inputs of the ROM2 from the key block 1 or via the bus 7 clock pulses can be increased by using the first few clock cycles of the device (with the appropriate ROM programming) after startup to delay the formation of the output single signal.

Преимуществами заявляемого многоканального датчика одиночных импульсов перед прототипом являются простая структура выходного сигнала, наличие защиты искажения структуры и длительности выходного импульса от дребезга контактов ключей и от помех (как внешних, так и от внутренних), возможность формирования неодинаковых длительностей выходных импульсов в каналах и неодинаковых задержек этих импульсов относительно моментов включения соответствующих ключей блока 1 ключей, а также наличие синхронизации выходных импульсов тактовыми импульсами. Кроме того, заявляемое устройство, в отличие от прототипа, может быть использовано также для формирования одиночных импульсов по фронту потенциальных сигналов. The advantages of the inventive multi-channel single pulse sensor over the prototype are the simple structure of the output signal, the presence of protection for distortion of the structure and duration of the output pulse from the bounce of the key contacts and interference (both external and internal), the possibility of generating unequal durations of the output pulses in the channels and unequal delays of these pulses with respect to the moments of switching on the corresponding keys of the key block 1, as well as the presence of synchronization of output pulses with clock pulses themselves. In addition, the inventive device, in contrast to the prototype, can also be used to generate single pulses along the front of potential signals.

Указанные преимущества заявляемого многоканального датчика одиночных импульсов перед прототипом расширяют область его применения. The indicated advantages of the inventive multi-channel single pulse sensor over the prototype expand its scope.

В целях подтверждения осуществимости заявляемого объекта и достигнутого технического результата в институте построен и испытан в диапазоне температур от - 50 до 50^oC лабораторный макет, выполненный по схеме фиг. 1 на базе интегральных микросхем серии 564, резисторов С2-33Н, кнопок ПКн-105 и конденсаторов К10-17. При этом ПЗУ2 был реализован на ППЗУ М1623 РТ1А, мультиплексор 3 - на микросхеме 564ЛС2. Проведенные испытания показали осуществимость заявляемого многоканального датчика одиночных импульсов и подтвердили его практическую ценность.In order to confirm the feasibility of the claimed object and the achieved technical result, a laboratory model was constructed and tested in the institute in the temperature range from -50 to 50 ^o C, made according to the scheme of FIG. 1 based on 564 series integrated circuits, C2-33H resistors, PKN-105 buttons and K10-17 capacitors. At the same time, ROM2 was implemented on the M1623 RT1A ROM, multiplexer 3 - on the 564LS2 chip. The tests showed the feasibility of the inventive multi-channel single pulse sensor and confirmed its practical value.

Claims

A multi-channel single pulse sensor containing a block of keys, an inverter, output buses and two delay elements, characterized in that it has a read-only memory, a two-channel n-bit multiplexer, 2n-2 delay elements and a clock bus, with one address input a permanent storage device is connected to the clock bus and the inverter input, n of the following address inputs - to the corresponding outputs of a two-channel n-bit multiplexer, m of the following address inputs - to correspond the output outputs of the block of keys, n outputs through the first n delay elements to the corresponding inputs of the first channel of the two-channel n-bit multiplexer, and m of the following outputs are connected to the corresponding output buses, the outputs of the two-channel n-bit multiplexer through the second n delay elements are connected to its corresponding inputs the second channel, and the first and second control inputs of the two-channel n-bit multiplexer are connected respectively to the output and input of the inverter.